JPS5818803B2 - デジタル正弦波発生回路 - Google Patents

Description

【発明の詳細な説明】 本発明は、正弦波の等間隔標本値を記憶回路に納め、順
次標本値を読み出すことにより、デジタル正弦波を発生
させるデジタル信号発生装置ｔこ関する。

従来、このような記憶回路を用いた正弦波発生器として
は、 ■ 正弦波一周期分の標本値を記憶回路に納め、番地指
定入力部に計数器を設け、計数器を１づつ歩進すること
によって正弦波の値を順次読み出す方法（１） ■ 第１図ａに示すように正弦波の絶対値を考えると、
（０，−）までの値と（π、百π〕とはπ２ 一致し、（−２π〕、（旦π、２π〕までの値π２２ は（０，−Ｈ）までの値と対称となる。

このため、記憶回路には（０，−ｚ）までの正弦波の標
本値を納め、番地指定入力部にはアップ、ダウン計数器
を置き、任意の整数ｋに対して、（２にπ。

２にπ＋７〕の区間では１づつ歩進させ、（２にππ ＋百、（２に＋１）π〕の区間では−１づつ歩進させる
ことにより完全な正弦波を得る方法（２）の２つが知ら
れていた。

これらの方式において、計数器を動作させるクロック周
波数を固定させ、記憶回路の読出し方法を変えて、記憶
回路に納められた正弦波のｎ次高調波を発生させるには
前記、公知例■、■において、各々次のように金物を変
更しなければいけない。

■ １づつ歩進する計数器を、ｎづつ歩進する計数器と
する。

■ 基本波に対してはアップ、ダウン計数器出力をその
まま、また高調波に対しては次に読み出すべき番地を格
納している記憶回路を経て、正弦波標本値を格納してい
る記憶回路の番地指定入力部へ接続する。

またこの場合、正弦波の標本点は、 ２にπ／Ｎ（ｋ＝
ｏ、１．・・・Ｎ／４）でなければならない。

つまり、従来の方法によると、■の方式ではｎ次高調波
の発生は容易であるが、記憶回路が大きくなる欠点を有
し、■の方式では記憶回路は小さいが、ｎ次高調波の発
生は複雑となった。

本発明の目的は上述のごとき欠点を除去した、記憶回路
が小さく、かつ、ｎ次高調波の発生が容易なデジタル正
弦波発生装置を得ることにある。

本発明によるデジタル正弦波発生回路では、記憶回路に
は、ｍを任意の整数とし、角度 （２に−１）π／’４ｍ（ｋ＝１ ｐ ２ 、 ” ｐ
ｍ ）におけるｍ個の正弦波の値を記憶させ、その番
地指定入力部には、自然二進符号をｍ−１とｍとの間で
反射性をもつ符号に変換する符号変換回路を接続し、ま
た符号変換回路の入力部にはＯから４ｍ−１までで環を
なす計数器を置く。

本回路の出力はｍが２のべき乗の場合は計数器の最上位
ビット、またｍが２のベキ乗でない場合は計数器がｍよ
り犬の数を示す時、ｅｌ Ｉ ＩＩを出力する比較器の
出力を符号ビットとし、記憶回路の出力を絶対値として
、デジタル正弦波を表わす。

以上のように構成されたデジタル正弦波発生回路の原理
を次に示す。

■の方式において制御が複雑となった理由は標本値とし
て、Ｋπ（ｋ＝ｏ。

１、・・・）を含むようにしたためで、もし、この点を
含まぬよう正弦波の標本化をすれば以下のように制御が
きわめて容易になる。

前記の符号変換回路入力部に一つづつ歩進する計数器を
接続し、計数器がＯからｍ−１まで順次計数して行く時
の符号変換回路出力を０〜ｍ−１と重みづけした場合、
計数器がＯから４ｍ−１まで計数すると第１図すを得る
。

第１図ａ−および第１図すより計数器がｉ（５ｍ−１）
を示した時の符号変換回路出力に対する記憶回路の番地
に角度（２ｉ＋’ｌ）π／４ｍに対する正弦波の値を格
納するようにすれば、計数器が０から４ｍ−１まで計数
すると、記憶回路の出力は、標本化された絶対値正弦波
となっている。

また第１図ａの正弦波の符号は第１図Ｃのようになるた
め、計数器出力を比較器に入力し、もし計数器が２ｍよ
り犬なる値を示すと”１°′を出力するようにすれば、
正弦波の符号を示し得る。

つまり、比較器出力が符号を、記憶回路出力が絶対値を
取る符号として正弦波を発生できる。

このような回路において、計数器が一度にｎ歩進するよ
うにすれば記憶回路の出力もｎ個おきの正弦波標本値の
絶対値を出力し、その場合の符号も、計数器の内容が（
２ｍ、４ｍ−１：ｌにあるなら負を出力するため、正し
い値を与える。

本発明の第１の実施例としてｍが２のべき乗の場合（４
ｍ＝２ ｐ、ｐは自然数）を第２図に示す。

第２図において、１は計数の増分ｎであり、２はクロッ
ク信号、３はクロックパルスによりｎづつ歩進する計数
器であり、４は計数器の出力をｍ−１、ｍの間を軸とす
る反射性符号に変換する符号変換回路、５は角度（２ｉ
＋１）π／２ｐ（ｉ＝０，１゜・・・、ｍ−１）におけ
る正弦波の標本値を格納した記憶回路である。

６は記憶回路の出力、７は計数器３の２ｐ １の重みを
もつビットで、計数器の内容が２ｍを越えると、このビ
ットは１°“となる。

以上の回路により、本デジタル正弦波発生回路の原理に
従って７を符号ビット、６を絶対値ビットとする正弦波
発生回路が構成できる。

以上の回路において、３で示す計数器の具体的な構成の
一例は第３図で与えられる。

第３図において、１は計数の増分ｎを与え、２はり田ン
ク信号、９はＥ入力信号とＤ入力信号からその和信号を
Ｆに出力する並列加算器、１０はクロック端子Ｃにクロ
ックパルスが加わった時にＧへ入力されている信号を蓄
えるレジスタ、１１および１２は本計数器の出力で、各
々第２図３で示す計数器の端子Ａ、Ｂに対応する。

つまり、本回路ではレジスタ１０の内容に、ｎ加算され
た値がつねに並列加算器９の出力に現われているため、
クロックパルスがレジスタ１０のクロック端子Ｃに人力
される毎にｎづつ歩進する計数器となっている。

また金物的にｐビット長以上の加算器、レジスタを置い
ておけば、下位ｐビットのみ利用することで２ｐ＝１
（＝４ｍ−１）の環をなす計数器となっている。

また、第２図において４で示した符号変換回路の一例を
第４図ａ、ｂにｍ ＝ ８の場合を例にとって示す。

第４図ａの回路は自然二進数をグレイ符号に変換する一
般的な回路で、グレイ符号の反射性より明らかに変換さ
れた符号は７と８の間を軸に反射性を有する。

第４図すはａの変形で、２４の重みを持つビットが１に
なれば、２°から２３までの重みをもつビットが反転し
て出力され１’ＳＣｏｍｐｌｅｍｅｎｔを取られ）この
ため、二進符号で７と８の間を軸とした反射性を有する
符号に変換される。

第５図は本発明の第２の実施例で、ｍが一般の自然数の
場合を示す。

第５図において、５１は任意に外部から与える計数の増
分ｎであり、５２は２ｍなる値である。

５３は正弦波の標本化周期と等しい周期をもつクロック
信号で、５４はクロック端子Ｃにクロックパルスが入力
される毎にｎ歩進する４ｍで環をなす計数器である。

５５は計数器５４の自然二進符号出力をｍ−１とｍの間
で反射性を有する符号に変換する符号変換回路であり、
５６は正弦波の角度（２ｉ＋１）π／４ｍ （ｉ ＝
０ 。

・・・ｍ−１）毎の標本値を反射符号に対応した番地に
格納した記憶回路で、番地指定入力部に符号変１換回路
５６の出力が入力される。

５７は計数器５４の出力と、外部で設定された２ｍなる
値とを比較し、計数器５４の出力が２ｍより大きい場合
”１°′を示すような比較口、路である。

このようにして得られる比較回路５７の出力５９および
記憶。

回路の出力５８は、本方式の原理の説明で述べたように
、各々、標本化正弦波の符号ビット、絶対値ビットを示
す。

以上の説明において、５４で示される増分ｎの４ｍで環
をなす計数器は第３図のようなものでは実現できず、そ
の−具体例を第６図に示す。

第６図において、６１は計数器の増分ｎであり、６２は
４ｍなる値の２の補数表示されたもの、６３は４ｍなる
値、６４はクロック信号である。

６５はＤ入力、Ｂ入力のどちらか一方だけを、：Ｍの指
定により出力Ｃに伝達する選択回路であり、Ｍに”０°
′が入力される場合りがＯに現われる。

６６は並列加算器でＥ入力とＦ入力の加算結果をＧに出
力し、６７は４ｍの値以上を格納できるレジスタでクロ
ック端子Ｃにクロックパルスが入力。

される毎にＨに入力されている信号を蓄える。

６８は比較器で入力端子ＪとＫの内容を比較し、Ｋの内
容の方が大きい場合、出力端子Ｏに１゛′を出力する。

６９はアンド、ゲート、７０はオア・ゲート、７１は遅
延素子、７２は６７と同様のし。

ジスタで、７３が本計数器の出力である。

通常、比較器６８の出力は“０°゛でこのため１に与え
られた計数の増分ｎは選択回路６５を経て、並列加算器
のＥ入力に加わる。

また、並列加算器６６とレジスタ６７は第３図と同様の
構成をもつためクロック・パルスがレジスタ６７の端子
Ｃに加えられる毎にｎづつ歩進する計数器をなす。

６７の出力は比較器６８に入力され、６３によって与え
られる４ｍなる値と比較されレジスタ６７の出力が４ｍ
より小の場合は、次のクロックでレジスタ６７の出力が
レジスタ７２へ移され、レジスタ６７はレジスタ７２へ
移された値にｎを加えたものを蓄える。

また、レジスタ６７の出力が４ｍより犬となった場合は
、比較器の出力が”１°′となり、加算器６６のＥ入力
には選択回路６５を経て６２で与えられる４ｍの２の補
数が加えられ、また、アンドゲート６９が導通するため
、クロックパルスが７１の遅延素子により遅延させられ
、オアゲート７１を通ってレジスタ６７のクロック端子
にクロック信号を伝える。

このため、レジスタ６７の内容は、６４に次のクロック
パルスが加えられる前に、今レジスタ６７が蓄えている
内容から４ｍ引き去った値に変更される。

以上により、４ｍで猿をなす増分ｎの計数器が構成でき
る。

また、第５図の５５で示される符号変換回路も第４図で
示すような簡単な回路では発生できず、このため、５５
を実現するには流出専用記憶回路を利用し、ｍ−１とｍ
の間に軸をもつ反射符号を記憶させておく方法が考えら
れる。

【図面の簡単な説明】

第１図は本発明の基本原理を示すもので、ａが一周期分
の正弦波、ｂはａなる正弦波一周期分を４ｍ’（図示の
例では２４）点で標本化するとして、ｍ−１とｍの間で
反射性を有する符号の、０から４ｍまでの二進数に対す
る値を示し、Ｃはａなる正弦波の符号（Ｓｉｇｎ）であ
る。 第２図は本発明の第１の実施例として、ｍが２のべき乗
で表わされる場合のもので、１は計数の増分ｎ、２はク
ロック信号、３は増分ｎの計数器、４はｍ−１とｍの間
で反射性を有する符号変換回路、５は記憶回路、６は絶
対値ビット、７は符号ビットである。 第３図は第２図の３で示される計数器の具体的構成を示
す一例で、９は並列加算器、１０はレジスタである。 第４図は第２図の４で示される符号変換回路の一例で、
ａおよびｂ２つの実現法を示している。 第５図は本発明の第２の実施例で、ｍが２のべき乗で表
わされない場合のもので、５４は増分ｎで４ｍ−１の環
をなす計数器、５５は符号変換回路、５６は記憶回路、
５７は比較回路である。 第６図は第５図の５４で示される計数器の具体例で、６
５は選択回路、６６は並列加算器、６７；および７２は
レジスタ、６８は比較器、７１は遅延回路である。 参考文献 （１）Ｊｏｓｅｐｈ Ｔｉｅｒｎｅｙ ｃｔ、ａｌ、ａ
ＤｉｇｉｔａｌＦｒｅｑｕｅｎｃｙ ５ｙｎｔｈｃｓ
ｉｚｅｒ”ＩＥＥＥ Ｔｒａｎｓ。 Ａｎｄ、Ｖｏｌ ＡＵ−１９、ＮＯＩ 、Ｍａｒｃｈ
１９７１ 。 （２）丸田力男、「符号化正弦波の発生に関する検討」
昭和４８年 信学全犬 １８２５

Claims (1)

【特許請求の範囲】
1. １ ｍを任意の整数とし、角度（２に−１）π／４ｍ（
   ｋ＝１，２．・・・・・・、ｍ）における正弦波の値を
   格納した記憶回路と、前記記憶回路の番地指定入力部に
   接続され、自然二進符号をｍ−１とｍの間で反射性を有
   するイ号に変換する符号変換回路と、前記符号変換回路
   の入力部に接続された計数器と、前記計数器の内容が２
   ｍ以上であることを検出する手段とによって構成され、
   前記検出手段の出力を符号とし、前記記憶回路の出力を
   絶対値として、符号および絶対値で正弦波標本値を出力
   することを特徴としたデジタル正弦波発生回路。