KR20000035114A

KR20000035114A - 직접 디지털 신시사이저

Info

Publication number: KR20000035114A
Application number: KR1019990047534A
Authority: KR
Inventors: 존슨로버트에버레스트
Original assignee: 루센트 테크놀러지스 인크
Priority date: 1998-10-29
Filing date: 1999-10-29
Publication date: 2000-06-26
Also published as: CA2281407A1; EP0997809A2; TW507424B; JP3413137B2; US6539411B1; JP2000151284A; EP0997809A3; CN1253332A; BR9904737A

Abstract

디지털 신시사이저는, 사인파와 같은 신호의 진폭을 나타내는 값을 포함하는 메모리, 메모리로부터의 출력을 아날로그 신호로 변환하는 디지털/아날로그 변환기, 및 매우 정밀한 주파수 파형의 발생을 가능하게 하도록 고주파수에서 동작하는, 소정의 고정된 증분으로 카운트하는 카운터를 포함한다. 디지털 신시사이저는 다수의 실용적인 응용들을 포함하며, 이러한 응용은 입력 무선 주파수 신호들로부터 정보를 추출하기 위한 정확한 신호의 발생, 로우-코스트 클럭으로부터의 정확한 주파수의 획득, 및 어떠한 위상 불연속성도 없이 다중 주파수 신호들 간에 선택을 허용하도록 FSK 변조기의 성분으로서 사용을 포함한다. 마지막으로, 디지털 신시사이저는 디지털-아날로그 변환기로 입력되는 10-비트를 발생하도록 8-비트 메모리와 조합하여 이용될 수 있다.

Description

직접 디지털 신시사이저{Direct digital synthesizer}

본 발명은 개선된 직접 디지털 신시사이저에 관한 것이다.

직접 디지털 신시사이저(DDS)는 주기적 파형을 발생하는데 이용되는 전자 회로 기술이다. 직접 디지털 신시사이저는 디지털-아날로그 변환기(DAC)에 의해 아날로그 파형으로 변환되는 디지털 데이터 스트림을 발생한다. 직접 디지털 신시사이저는 고주파수(예컨대, 〉100 Mhz)에서 2진 누산기(일반적으로, 24 비트 이상)를 클럭킹함으로써 동작한다.

누산기는 기본적으로 하나의 입력과 하나의 출력을 갖는 가산기 회로가 된다. 매 클럭 신호에서, 입력값은 현재의 출력값에 가산되고, 누산기의 출력는 새로운 합을 취한다. 통상 제어 워드로서 참조되는 입력은 카운트 증분의 크기를 지정한다. 제어 워드가 250 이라면, 누산기는 롤 오버되어 지속될 때까지 0, 250, 500, 750, 1000 ... 시퀀스로 카운트한다.

도 1에는 공지된 직접 디지털 신시사이저(1)가 도시되어있다. 본질적으로 가변 제어 워드가 되는 값 "N"은 마이크로프로세서(μP)(3)로부터 제어 레지스터(2)로 로딩된다. 예컨대 250과 같은 가변 값 "N"을 갖는 제어 워드는 누산기(4)에 입력된다. 누산기(4)는 현재의 카운트 값 A를 이전의 카운트 값 B에 가산하며, 결합된 카운트 또는 출력 합을 룩업 테이블(6)에 출력한다. 룩업 테이블(6)은 디지털-아날로그 변환기(DAC)(8)에 출력을 제공한다. 이러한 직접 디지털 신시사이저(1)의 동작은 다음에 기술된다.

카운트 값 A 및 이전의 카운트 값 B로 구성되는 누적된 출력을 수신하는 룩업 테이블(6)은 예컨대, 사인파 신호일 수 있는 합성된 신호의 진폭들을 나타내는 값을 기억한다. 누산기(4)는 그 카운트 범위를 통해 진행함으로, 룩업 테이블(6)은 예컨대 사인파 또는 다른 파형 형태의 디지털 표현을 출력한다. 다음, 룩업 테이블(6)로부터의 출력은 DAC(8)로 입력된다. DAC(8)는 누산기(4)의 최대 카운트(예컨대, 클럭 주파수로 승산된 24-비트 카운터의 2²⁴)로 분할된 제어 워드의 크기에 의해 설정된 주파수로 아날로그 파형을 출력한다. 따라서, 제어 워드 "N"가 250의 값을 갖고, 60 MHz의 클럭 레이트가 24-비트 누산기(4)를 클럭한다면, 출력 신호의 주파수는 894.1 Hz가 될 것이다. 251의 제어 워드 "N"은 897.6 Hz의 주파수로 출력 신호를 발생한다. 따라서, 하나의 고주파수 클럭으로부터, 직접 디지털 신시사이저(1)는 넓은 범위의 정확하게 제어된 주파수의 주기적인 아날로그 신호들을 발생한다.

효율적인 DDS를 발생하는 것은 회로 속도, 복잡성 및 기능의 상충하는 요구를 조율하는 것을 필요로 한다. 누산기에 기초한 DDS는 어떠한 수를 그 현재 입력에 가산할 수 있기 때문에 일반적인 용도의 기능을 제공한다. 이러한 보편성은 회로를 느리고 복잡하게 한다. 과거, DDS(1)의 잠재적인 응용 범위를 확장하려는 시도로 동작 주파수를 높이도록, 파이프라인 가산기 회로들이나 또는 이미터 결합 논리 회로에 기초한 회로들과 같은 더욱 값비싼 디지털 논리 프로세스들이 이용되었다. 파이프라인 가산기 회로들은 제어 워드가 현재 카운트에 가산되는 속도를 증가시키지만, 회로는 더욱 복잡하게 되고 비용이 증가하게 된다.

누산기(4)와 같은 그러한 용도의 누산기를 실행하는데 요구되는 디지털 논리 방정식의 예시하려는 일환으로, Cypress Inc. WARP2 VHDL(very high speed intergrated circuit Hardware Descriptor Language) 컴파일러, 버전 4.2가 이용되었다. 이러한 것은 클럭 신호의 상승 에지상에서 24-비트 입력 값 N[23:0]을 현재 입력 D[23:0]에 가산하는 24-비트 가산기에 대해 필요한 논리 방정식들을 발생한다. 다음의 코드는 24-비트 누산기를 열거하는데 필요한 VHDL 문장을 나타낸다.

------------------------------------------------------------

library ieee;

use ieee.std_logic_1164.all;

use work.std_arith.all;

entity countby_N is port (

clock: in std_ligic;

N: in std_logic_vector (23 downto 0);

D: buffer std_logic_vector (23 downto 0);

end countby_N;

architecture DDS of countby_N is begin

accumulator: process (clock)

begin

if (clock' event and clock = '1') then

D 〈= D+N;

end if;

end process accumulator;

end DDS.

상술한 코드를 활용하여, VHDL 컴파일러는 24-비트 누산기를 합성한다. 24-출력들 D[23:0]의 방정식들은 본 명세서에 첨부된 부록 A에 도시되어 있다. Cypress Incorporated Programmable Logic (CIPL) 장치의 목표하는 결과적 논리는 128 마이크로셀들 및 640 곱의 항들을 포함한다. 마이크로셀들 및 곱의 항들은 복잡한 프로그램가능한 논리 장치들의 특성을 나타내는데 이용되는 복잡성의 공약수가 된다. 가장 빠른 회로 속도에 대해 최적화가 될 때, 128 마이크로셀들 중 55가 요구되고, 640 유일 곱의 항들 중 210이 요구되며, 최대 클럭 속도는 52.6 MHz가 된다. 가장 작은 회로 영역에 대해 최적화가 될 때, 128 마이크로셀들 중 55가 요구되고, 640 유일 곱의 항들 중 165가 요구되며, 최대 클럭 속도는 14.5 MHz가 된다.

속도 또는 사이즈에 대해 최적화가 된다고 하더라도, 누산기에 기초한 DDS는 여전히 느리고 복잡하다. 또한, 속도에 최적화가 될 경우는 극도로 복잡하게 되고, 사이즈에 대해 최적화가 되는 경우에는 극도로 느리게 된다. 따라서, 보다 양호한 DDS 가 필요하게 된다.

도 1은 공지된 직접 디지털 신시사이저를 도시하는 도면.

도 2는 본 발명의 적절한 실시예의 카운트-바이-C 카운터를 이용하는 직접 디지털 신시사이저를 도시하는 도면.

도 3은 본 발명의 다른 적절한 실시예의 클럭 발생 회로를 도시하는 도면.

도 4는 본 발명의 또 다른 적절한 실시예의 클럭 발생 회로를 도시하는 도면.

도 5는 직접 디지털 신시사이저가 FSK 변조기의 성분으로서 이용되는, 본 발명의 또 다른 실시예를 도시하는 도면.

도 6은 도 5의 FSK 변조기의 결합된 파형 출력을 도시하는 도면.

도 7은 8-비트 PROM 및 10-비트 DAC를 활용하는 본 발명의 또 다른 적절한 실시예의 디지털 신시사이저를 도시하는 도면.

도 8은 도 7의 8-비트 PROM에 기억된 정보를 설명하는 도면.

도 9는 도 7의 10-비트 DAC의 효과적 출력을 도시하는 도면.

* 도면의 주요 부분에 대한 부호의 설명 *

10 : 카운터 11 : 프로그래밍 장치

12 : 메모리 14 : 디지털-아날로그 변환기

18 : 디지털 신시사이저

개선된 직접 디지털 신시사이저는 소정의 고정된 증분으로 카운트(C 카운트 카운터)하는 가산기를 활용함으로써 요구된 디지털 회로를 간단하게 한다. 그러한 카운터는 비휘발성의 재구성가능 복합 프로그램가능 논리 장치(CPLD) IC를 사용하여 적절하게 설계된다. 디지털 회로 구성은 CPLD에 로딩된 요구된 증분에서만 카운트하도록 설계된다. 그러한 규정된 증분 카운터는 범용 누산기를 활용하는 유사한 DDS 보다 상당히 높은 주파수에서 동작하는 DDS를 제공한다.

본 발명의 특징, 관점 및 이점들은 다음의 설명, 첨부된 특허청구범위 및 동일 참조 번호는 동일 성분을 나타내는 첨부된 도면과 관련하여 보다 명확하게 이해될 것이다.

본 발명은 도 2의 디지털 신시사이저(18)에 대한 것이며, 바람직하게는 매우 높은 주파수에서 동작할 수 있는 직접 디지털 신시사이저에 대한 것이다. 도 2에 도시된 바와 같이, 디지털 신시사이저(18)는 클럭 입력 수신시 소정의 고정된 증분 "C" ("C"는 정수) 로 카운트하는 카운터(10); 카운터(10)로부터의 입력 수신시 디지털 파형 값들을 기억하여 출력하는, 프로그램가능 판독 전용 메모리(PROM)와 같은, 메모리(12); 및 메모리(12)로부터 출력된 디지털 파형 값들을 아날로그 파형으로 변환하는 디지털-아날로그 변환기(14)를 포함한다.

바람직하게는, 카운터(10)는 비휘발성의 재구성가능 복합 프로그램가능 논리 장치(CPLD) IC가 된다. 직접 디지털 신시사이저(18) 외부에 소정의 고정된 증분 "C"로 증분할 수 있는 프로그래밍 장치(11)는 디지털 신시사이저(18)의 카운터(10)의 회로 구성을 적절하게 로딩한다. 그러한 카운터(10)는 범용 가산기 보다 상당히 높은 주파수에서 동작한다.

도 2에 도시된 디지털 신시사이저(18)의 이점을 설명하기 위한 일환으로, Cypress Inc. WARP 2 VHDL 컴파일러 버전 4.2 가 전형적인 고정된 증분으로서 이용된, 13,981,013(십진수)의 고정된 증분으로 카운트하는 24-비트 카운터(10)에 대한 논리 방정식을 발생하는데 이용되었다. 어떠한 고정된 증분도 이용될 수 있으며, 본 명세서에 기술된 특정의 고정된 증분은 어떠한 방법으로든 본 발명을 제한하는 것은 아니다. 또한, 24-비트 카운터가 되는 카운터(10)는 전형적인 것이며, 어떠한 고정된 증분으로 카운트하는 어떠한 적절한 크기의 카운터도 이용될 수 있다.

다음의 코드는 요구되는 모든 것이 된다.

------------------------------------------------------------------

Count_by_C is a 24-bit counter that counts by a fixed number C.--

library ieee;

use ieee.std_logic_1164.all;

use work.std_arith.all;

entity countby_C is port (

clock: in std_logic;

D: buffer std_logic_vector (23 downto 0));

constant C: std_logic_vector (23 downto 0) : =

b" 110101010101010101010101;

-- 110101010101010101010101 (binary) equals 13,981,013

decimal.

end count by_C;

architecture DDS of countby_C is

begin

accumulator: process (clock)

begin

if (clock'event and clock = '1') then

D 〈= D+C;

end if;

end process accumulator;

end DDS.

------------------------------------------------------------------

상술한 코드를 사용하면, VHDL 컴파일러는 13,981,013으로 카운트하는 24-비트 C 카운트 카운터(10)를 합성하여, 24-비트 출력에 대한 가장 복잡한 논리 방정식들을 발생하도록 결정하고, 그러므로 범용 누산기에 대한 방정식들과 비교하여 "최악의 경우"를 나타낸다. 이러한 최악의 경우 C 값은 모든 가능한 C의 24-비트 값이 시도되는 컴퓨터 프로그램에 의해 결정된다. D[23:0]에 대한 방정식들은 부록 B에 도시된다. 이러한 논리 방정식들은 디지털 신시사이저(18)에 있어서 C 카운트 카운터(10)를 활용하는 회로 크기 및 속도 항목의 이점을 설명한다. 결과적인 논리는 CLPL 장치에 대한 것이 된다. 이용되는 자원의 일람이 여기에 표시된다.

C = 13,981,013의 경우에 대하여, 컴파일러는 다음의 결과를 발생하며, 이는 가장 빠른 속도 또는 가장 작은 회로 영역에 대해 최적화되도록 설정되었는지와 상관없이 동일하다:

요구치 최대치(이용가능한)

이용된 마이크로셀 24 128

유일 곱 항 155 640

최대 클럭 속도(MHz) 125.0

또한, C-카운트 카운터(10)를 활용하는 설계는 표준 누산기(4) 보다 적은 입력 핀들을 필요로 하며, 보다 작고, 보다 값싸며, 143.0 MHz의 최대 클럭 속도를 갖는 보다 빠른 CPLD 로 적합될 수 있다.

다음의 설명은 C-카운트 카운터(10)를 사용하는 구성에 의해 제공되는 속도 이점에 대한 논리적 원리를 제공한다. 두 2진 숫자들 다음과 같이 가산될 때:

01111 (15)

+00001 (+1)

10000 (=16)

"1"에서 "0"으로 또는 "0"에서 "1"로의 합 변경 또는 "토글링"의 비트는 가산되는 양쪽 수의 적은 유효 비트들 모두에 종속하게 된다. 위쪽 수 (01111)의 최좌측의 "0"은 위쪽 수의 네 개의 우측 비트들 (1111)과, 두 번째 수의 네 개의 우측 비트들 (0001)의 상태에 기인하여 "1"로 토글된다. 그러므로, 범용 누산기(4) 회로의 디자인에 있어서, 최좌측에 대한 방정식은 이들 여덟 비트들 모두의 상태를 포함한다.

하지만, C-카운트 카운터(10)에서, 비트 토글은 현재의 합 만의 적은 유효 비트들에만 종속하게 된다. 상술한 예에 있어서, C = 1 인 경우에 대하여, 낮은 순위 비트들이 1인 경우 어떠한 비트 위치가 토글한다. 어떠한 C 값에 대하여, 방정식 세트는 동일 비트수에 대한 범용 누산기(4) 보다 항상 간단한 C-카운트 카운터(10)에 대해 밝혀졌다.

소정의 고정된 증분(C-카운트 카운터(10) 사용)에 의한 카운트로 또다른 간단한 설명이 가능하게 되며, C 의 2진 값이 다수의 트레일링 0들을 포함하는 경우(예컨대, C = 240 십진수 또는 11110000 이진수), 이들은 결코 출력 합을 달성할 수 없으므로 최하위 4 비트들에 대한 방정식은 요구되지 않는다. 그러므로, 본 발명의 직접 디지털 신시사이저(18)에 C-카운트 카운터(10)를 사용하여 방정식의 수가 감소되고, 따라서 속도는 증가되고 크기는 감소된다.

C-카운트 방정식 생성

출력 합의 각 비트에 대한 방정식은 C 값의 함수가 된다. 부록 A 및 B의 방정식에서와 같이, 방정식은 일반적으로 다음의 형태를 취한다:

D[X].T = D[#]^*D[#]^*D[#]^*D[#]^*D[#]

+ D[#]^*D[#]^*D[#]

다른 곱 항들은 여기서

+D[X-1]

여기서, D[X]는 24-비트 출력 합에 대한 X = 0 내지 23을 갖는 출력 비트들의 어떤 것이든 된다. "#"는 어떠한 하위 비트 위치가 된다. "T"는 방정식의 조건이 합치될 때, 출력 비트가 다른 이진 상태로 토글되는 것을 나타낸다. "*"는 AND 연산자이다. 비트들의 AND로 합친 형태는 곱 항이 된다. "+"는 OR 연산자이다. 곱 항들의 OR로 합쳐진 리스트는 "곱의 합" 형태가 된다. 상기 방정식은, 비트[X]가 제 1 라인에 규정된 모든 비트가 "1"로 설정될 경우 토글되고, 제 2 라인에 규정된 비트들이 "1"로 설정될 경우 OR, 비트[X-1]이 "1"로 설정될 경우 OR이 되는 것을 나타낸다.

C-카운트 카운터에 대한 방정식들은 다음의 두 규칙에 의해 발생된다.

(1) If C[X]=1, D[X] should toggle If D[(X-1):0]＜2^X-C[(X-1):0].

(2) If C[X]=0, D[X] should toggle If D[(X-1):0] ＞＝2^X-C[(X-1):0].

C 의 값이 방정식 세트를 어떻게 결정하는지를 설명하는 일환으로, 예컨대 41의 값이 C에 대해 이용된다. 이러한 C의 값은 00101001(32+8+1 = 41(십진수))로서 8비트 C[7:0]을 갖는 이진수로 표시된다. 출력 D[7:0]의 어떤 특정 비트에 대한 방정식은 상술한 방정식 (1) 또는 (2) 중 하나를 만족하는 곱 항들의 합을 찾아냄으로써 밝혀진다.

프로세스의 설명을 위해 D[7]을 사용하면, "X"는 7의 값을 갖는다. C[7] = 0 이므로, 두 번째 방정식 (2)이 이용된다. 출력 비트들 D[6:0]＞＝2^X-C[6:0] 인지를 식별하는 곱 항들의 합의 세트가 밝혀져야 한다. 2⁷-C[6:0] 은 87과 같거나 또는 이진 표기로 1010111 이 된다.

첫 번째 곱 항, 식(1)은 1로 설정(비트 6,4,2,1,0)되는 D의 항들을 포함한다. 다음의 곱의 항은 우측에서 좌측으로 스캐닝하여 0으로 설정된 최우측 비트를 식별하고 이를 1로 설정함으로써 밝혀진다. 이러한 비트의 우측 비트들은 이제 고려되지 않으며, X들로 교체된다. 두 번째 곱 항은 다시 1(1011XXX)로 설정된 D의 항들을 포함하는 것으로 기록된다. 이러한 처리를 다시 계속하면 최종 곱 항을 제공하는 11XXXXX를 생성한다.

D[7].T = D[6]^*D[4]^*D[2]^*D[1]^*D[0]

+ D[6]^*D[4]^*D[3]

+ D[6]^*D[5]

C[X]=1 인 다른 경우를 고려하면, X=5일 때 비트 D[X]에 대한 방정식과 같이, 첫 번째 방정식(1) D[4:0]＜2⁵-C[4:0] 이 만족되어야 한다. 2⁵-C[4:0] 은 23과 동일하게 되어, D[5]에 대한 방정식들은 D[4:0]이 이진수 10111 인 23 보다 적다는 것을 식별하는 곱 항들을 포함해야 한다. 이러한 방정식 세트를 찾기 위하여, 01001 인 마이너스 (-)23으로서 비트들 [4:0]의 이진 값을 기록하는 것이 편리하다. 이전과 동일한 프로세스의 결과로, 1로 설정된 비트들을 포함하는 D의 항들이 밝혀진다. 이어서 좌측에 대한 스캐닝이 최초 0을 찾는다. 이러한 최초 0은 1로 교체되고, 그 하위 비트들은 X로 설정된다. 이러한 프로세스는 다음의 시퀀스를 생성한다: 01001, 0101X, 011XX, 1XXXX. 이러한 ＞＝ 부등식에 대해, D 항이 방정식을 만족하도록 0으로 되어야 한다는 것을 나타내기 위해 각각의 항 이전에 / 이 위치되어야 한다.

D[5].T = /D[3]^*/D[0]

+ /D[3]^*/D[1]

+ /D[3]^*/D[2]

+ /D[4]

포함되지 않은 각각의 항은 0 또는 1이 될 수 있다.

이들 방정식들이 D[4:0]은 23 보다 적다는 것을 식별하는 것을 검증하기 위해, 곱 항들의 합을 만족하는 모든 값들이 표로 만들어졌다. 살펴보면, 23 보다 적은 D[4:0]의 모든 값들은 상술한 곱 항들의 합으로 식별된다.

D[4]	D[3]	D[2]	D[1]	D[0]	X를 0 및 1로 교체함으로써 얻어진 값들
X	0	X	X	0	0, 2, 4, 6, 16, 18, 20, 22
X	0	X	0	X	0, 1, 4, 5, 16, 17, 20, 21
X	0	0	X	X	0, 1, 2, 3, 16, 17, 18, 19
0	X	X	X	X	0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 10, 11, 12, 13, 14, 15

따라서, 디지털 신시사이저(18)에 C-카운트 카운터(10)를 활용하면, C에 최하위 셀정 비트 보다 낮은 유의값의 비트 위치에 대해 방정식은 기록되지 않는다. C = 11110000 라면, 비트들 D[3:0] (최종 4 비트들)에 대해 방정식은 생성되지 않는다. 그러므로, 보다 적은 방정식들이 이용되며, 속도가 증가된다. 이러한 것은 방정식 (1) 및 (2)에 의해 제공된다. 예컨대, C[3] - 0,D[3]은, if D[2:0]＞＝8 과 동등시되는, D[2:0]＞＝2³-C[2:0]라면 토클된다. 이러한 것은 결코 참이될 수 없다. 부가하여, (C에 설정된 첫 번째 비트 설정 위치가 어느 쪽이던지) D[4]에 대한 방정식은 D[4].T=1로 이해한다. 그러므로, D[4]는 항상 토글된다. C[4]=1, D[4]는, if D[3:0]＜16 과 동등시되는 D[D:0]＜2⁴라면 토글된다. 이러한 것은 항상 참이다. 부록 A 및 B의 방정식을 발생하는데 이용되는 Warp2 컴파일러는 동일한 의미를 갖는 D[4].D=D/D[4]로서 이러한 방정식을 기록한다.

C-카운트 디지털 신시사이저에 대한 응용

다른 적절한 실시예에 있어서, C-카운트 형의 디지털 신시사이저(18)는 입력 신호로부터 소정의 정보를 추출하는데 이용된다. 도 3에 도시된 바와 같이, 클럭(16)은 디지털 신시사이저(18)의 입력으로 클럭 주파수를 발생한다. 저역 필터(20)에 접속된 디지털 신시사이저(18)는 혼합기(22)에 대한 입력으로 정밀한 주파수 신호를 발생한다. 혼합기(22)는, 예컨대 입력 RF 신호로부터 소정의 정보 즉, 입력 RF 신호의 소정 부분을 추출하도록 저역 필터(20)로부터의 신호를 입력 무선 주파수(FR) 신호와 혼합한다. 저역 필터(24)를 통한 출력후, 소정의 신호가 추출된다. 도 3에 도시된 장치의 동작은 다음과 같다.

예컨대 49.97 MHz 신호와 같은 정밀한 신호가 클럭(16), 디자탈 신시사이저(18) 및 저역 필터(20)를 이용하여 발생되고, 혼합기(22)로 입력된다. 입력 RF 신호는 합 및 차 주파수들과 다른 주파수 부산물들을 포함하는 신호 스텍트럼을 생성하도록 상기 신호와 혼합된다. 예컨대, 30 KHz 대역폭 신호가 RF 신호 입력의 50 MHz 캐리어 상에 존재한다면, 이러한 신호는 소정의 또는 원하는 신호(50MHz - 30KHz)를 추출하는데 필요한 정밀한 49.97 MHz 신호와 혼합되어, 필터링되고, 원신호 또는 소정의 30 KHz 신호는 저역 필터(24)의 출력으로부터 복원된다. 바람직하게, 원하는 30 KHz 신호는 입력 RF 신호의 반송파로 구현된다. 디지털 신시사이저(18)를 이용하는 혼합 주파수를 설정함으로써, 혼합기(22)는 넓은 범위의 주파수에서 원하는 신호를 추출하도록 동조된다.

도 4에 도시된 바와 같은 다른 적절한 실시예에 있어서, 본 응용의 C-카운트 형의 디지털 신시사이저(18)는 정밀한 제어를 갖는 프로그램가능한 저주파수 클럭을 발생하는데 이용된다. 발진기 성분(26)과 같은 외부 소스로부터 고주파수 클럭 소스가 입력된다. C-카운트 디지털 신시사이저(18)는 이러한 클럭 신호를 수신하여, 카운터(10) 출력의 최상위 비트에 접속된 출력 신호를 발생한다.

이러한 기술의 유틸리티를 설명하기 위하여, 부정확할 수 있는 외부 클럭으로부터 유도되도록 예컨대 333 Hz 클럭의 가정이 요구된다. 예컨대, 클럭 소스(발진기 성분(26))이 공칭적으로 20 MHz가 되지만, 한 실례로 20.2 MHz가 되는 것으로 측정된다면, 정밀한 333 Hz 출력 클럭이 여전히 발생될 수 있다. 디지털 신시사이저(18)의 36-비트 C-카운트 실행(36-비트 C-카운트 카운터(10))을 이용하면, C는 (2^36*333)/20200000 = 1,132,851로서 계산된다.

library ieee;

use ieee.std_logic_1164.all;

use work.std_arith.all;

entity square_wave is port (

clock: in std_logic;

count_out: buffer std_logic);

end square_wave;

architecture NCO of square_wave is

signal counter: std_logic_vector (35 downto 0);

begin

accumulator: process (clock)

begin

if (clock'event and clock = '1') then

begin

counter＜＝ counter + 1132851;

end if;

end process accumulator;

count_out ＜＝ counter(35);

end DDS.

구성 파일을 발생하는 프로세스는 WARP2 개발 소프트웨어를 통해 자동화된다. 소정의 주파수를 얻고 부정확하게 특정된 외부 클럭을 적합시키는데 요구되는 CDML 어떠한 특정값에 대한 요구된 CPLD 프로그래밍 파일 요구물을 발생하는 것이 가능하다. 정확하다면, C-카운트 디지털 신시사이저(18)의 CPLD를 클럭하도록 정밀한 발진기가 외부 클럭으로서 이용되며, 출력 주파수를 나타내는 파일 이름들을 갖는 CPLD 구성 파일들이 비축되며 소정의 출력 주파수를 얻도록 필요에 따라 로딩된다.

또다른 적절한 실시예에 있어서, 본 발명의 디지털 신시사이저(18)는 주파수 시프트 키잉 (FSK) 변조기(32)의 성분으로서 이용된다. 이러한 것은 도 5에 도시된다.

특히, FSK 변조기(32)는 클럭 주파수 신호를 발생하는 클럭(30)과 클럭 수파수 신호를 수신하는 디지털 신시사이저(18)를 구비하여 C-카운트 카운터(10)를 클럭한다.

디지털 신시사이저(18)는 또한 도 5에 도시된 바와 같이 입력 주파수 선택 신호를 수신한다. 주파수 선택 신호는 비교적 고주파수 또는 비교적 저주파수 신호와 같은 두 이산 신호들 중 하나(또는 다수의 이산 신호들 중 하나)가 되며, 이들 각각은 두 개의 소정의 고정된 증분, C1 또는 C2 중 하나(또는 다수의 소정의 고정된 이산 증분들 중 하나)로 카운트하도록 C-카운트 카운터(10)를 트리거한다. 이러한 것은 차례로 디지털 신시사이저(18)가 두 개의 (또는 다수의) 이산 주파수들 중 하나의 출력 신호를 발생하게 하여, 그에 다라 FSK 변조기(32)의 출력을 제공한다.

C-카운트 형의 디지털 신시사이저(18)의 사용은 두 (또는 다수의) 주파수들의 신호들 간에 평활하게 전이하는 FSK 변조기(32)의 출력을 제공한다. 다시말해서, 디지털 신시사이저(18)를 사용하여, FSK 변조기(32)는 위상 불연속성 없이 둘 또는 그 이상의 주파수들의 신호들 간에 용이하게 전이된다.

디지털 신시사이저(18)를 사용하여, VHDL 코드는 둘 (또는 그 이상) 주파수들 중 한 신호가 입력 주파수 선택 신호에 의해 제어되는 FSK 변조기(32)로부터 출력되도록 용이하게 변환된다. 이러한 VHDL 코드의 선택은, 예컨대 하나의 전형적인 상수 C1이 167772 이거나 2²⁴/10 이고 다른 전형적인 상수 C2가 83886 이거나 2²⁴/20임을 나타내는, 예컨대 100 MHz 클럭을 이용하는 두 주파수들 사이를 교호하는 FSK 변조기(32)의 출력 신호를 생성하도록 적합될 수 있는 방법을 설명한다.

---------------------------------------------------------------

library ieee;

use ieee.std_logic_1164.all;

use work.std_arith.all;

entity countby_C is port (

clock: in std_logic;

F_select: in std_logic;

count_out: buffer std_logic_vector (23 downto 0)

constant C1: integer: =167772; -- Gives clock/10 output

frequency.

constant C2: integer: =083886; -- Gives clock/20 output

frequency

end countby_C;

architecture FSK of countby_C is

begin

accumulator: process (clock)

begin

if (clock'event and clock = '1') then

if (F_select = '0') then

count_out＜＝ count_out + C1;

else

count_out＜＝ count_out + C2;

end if;

end process accumulator;

end FSK;

---------------------------------------------------------------

FSK 변조기(32)의 성분으로서 디지털 신시사이저(18)를 이용하면, 두 주파수들의 신호들 사이 또는 다수의 주파수들의 신호들 사이의 출력 선택은 어떠한 위상 불연속성 없이 발생된다. 도 6에 도시된 바와 같이, 두 주파수들 사이에 선택된 출력 신호에 기초하여 FSK 변조기(32)에 의해 발생된 출력 신호는 어떠한 위상 불연속성도 피하게 된다.

마지막으로, 도 7에 도시된 또다른 적절한 실시예에 있어서, 본 응용의 디지털 신시사이저(18)는 프로그램가능한 판독 전용 메모리(PROM)(44) 및 10-비트 DAC(46)과 같은 단일 8-비트 메모리로 이용된다. 도 7에 도시된 바와 같은 디지털 신시사이저를 생성하기 위해, 예컨대 병렬 포트(40A)를 갖는 마이크로프로세서(40)가 C-카운트 카운터(10)로서 이용되는 프로그램가능한 논리 장치(PLD)에 접속된다. PLD(42)는 PROM(44) 및 DAC(46) 양쪽 모두에 접속되고, DAC(46)는 PROM(44)으로부터 8 비트 입력을 수신하고 PLD(42)로부터 2 비트 입력을 수신한다. 70 MHz 클럭과 같은 공통 클럭이 C-카운트 카운터(10)로서의 PLD(42), PROM(44) 및 DAC(46) 각각에 대해 이용된다. 도 7에 도시된 바와 같은 PLD(42), PROM(44) 및 DAC(46)을 이용하는 디지털 신시사이저의 동작이 이후 설명된다.

일반적으로, 디지털 신시사이저에 있어서, PROM(44)과 같은 메모리는 발생될 모든 파형 성분들을 기억하여, 예컨대 사인파의 디지털 표현이 메모리로부터 출력된다. 하지만, 도 7에 도시된 바와 같은 성분들 PLD(42), PROM(44) 및 DAC(46)을 이용하는 디지털 신시사이저에 있어서, PROM(44)은 필수적으로 오프-더-셀프 PROM이 되고, 그와 같이 8-비트 장치가 된다. 따라서, PROM(44)은 단지 사인파와 같은 파형의 여덟 개의 최하위 비트들(LSBs)만을 기억한다. 이러한 사인파의 여덟 LSBs의 아날로그 표현은 예컨대 도 8에 도시된다.

많은 응용에 있어서 적절한 해상도에 대해 10-비트 DAC이 요청되므로, DAC(46)은 10-비트 장치가 된다. 그러므로, 단일의 PROM(44)는 단지 8 비트들 만을 기억하므로. 일반적으로 두 8-비트 PROMs이 10-비트 DAC(46)으로 이용되는 10 비트들을 제공하여 변경되도록 요청된다.

이후 기술될 바와 같이 VHDL 코드를 활용하여 프로그램된 PLD(42)를 이용하면, 완전한 사인파 신호를 발생하기 위해 DAC(46)에 10-비트 출력을 제공하도록 PROM(44)으로부터의 8 비트 출력과 결합하여, 두 출력들이 PLD(42)로부터 이용된다. PROM(44)는 여덟 LSBs의 사인파 Sine_out[7:0]을 출력하고, PLD(42)는 두 최상위 비트(MSBs) bits Sine_out[9:8]을 출력한다. 두 최상위 비트의 사인파는 이들 사인파의 각도 값, 0°,30°,150°,180°,210° 및 330°에서 변경된다. PLD(42)는 PROM(44)에 대한 어드레스 출력을 평가함으로써 출력되고 따라서 bits Sine_out[9:8]을 설정하는 각도 범위를 계산한다. PROM(44)은 예컨대, MSBs가 인수분해되는, 도 8에 도시된 바와 같은 패턴을 기억한다.

PLD(42)에 기억된 VHDL 코드는 다음과 같이 Sine_out[9] 및 Sine_out[8]을 발생하도록 수정된다.

--------------------------------------------------------------

library ieee;

use ieee.std_logic_1164.all;

use work.std_arith.all;

entity dds is port (

clock: in std_logic;

sineout: out std_logic_vector(9 downto 8);

EPROM_addr: buffer std_logic_vector(10 downto 0)

);

constant C: integer: =10000;

end dds;

architecture Countby_C of dds is begin

signal count: std_logic_vector (21 downto 0);

-----------------------------------------------------------------

accumulator: process (reset, clock)

begin

if (clock'event and clock = '1') then

count ＜＝ count + C;

end if;

end process accumulator;

-----------------------------------------------------------------

calc_sine_msb: process (count)

begin

if (count 10 downto 0) ＜＝ 170) then

sineout ＜＝ "10"

elsif (count(10 downto 0)＞170) and (count(10 downto

0)＜＝853) then sineout ＜＝ "11";

elsif (count(10 downto 0)＞853) and (count(10 downto

0)＜＝1024) then sineout ＜＝ "10";

elsif (count(10 downto 0)＞1024) and (count(10 downto

0)＜＝1195) then sineout ＜＝ "1";

elsif (count(10 downto 0)＞1195) and (count(10 downto

0)＜＝1876) then sineout ＜＝ "0";

else sineout ＜＝ "1";

end if;

end process calc_sine_msb;

EPROM_addr(10 downto 0) ＜＝ count(21 downto 11);

end Countby_C;

-------------------------------------------------------------

전술한 바와 같이, 이러한 VHDL 코드는 예컨대 WARP2 VHDL 컴파일러에 의해 PLD(42)로 로딩되는 (C-카운트 카운터(10)에 대한 방정식들로 다운로드되는 전형적인 방법) CPLD 구성 파일로 변환된다.

도 7에 도시된 바와 같은 회로를 이용하면, 단지 단일의 8-비트 PROM(44)만이 이용되므로, 상당한 비용 절감이 달성된다. 또한, 이러한 기술은 10-비트 DAC(46)으로 이용되는 것으로 제한되지 않으며, 또한 예컨대 11 또는 12-비트 DAC으로 이용하여 3 또는 4 어드레스 비트들을 발생하는데 활용될 수 있다. 바람직하게는, 클럭은 70 MHz 클럭이 되고, PLD(42)는 개인 컴퓨터(도시되지 않음)의 마이크로프로세서(40)로부터 그 프로그래밍을 수신하는 복합 PLD(CPLD)가 된다.

본 발명은 본 응용의 디지털 신시사이저에 대한 다양한 응용과 관련하여 상세히 기술되었으나, 본 발명은 본 응용의 디지털 신시사이저에 의해 발생될 수 있는 정밀한 주파수들을 이용하는 어떠한 장치에서도 적용할 수 있다는 것을 이해해야 한다. 또한 당 기술 분야에 숙련된 당업자는 본 발명을 다른 디지털 신시사이저 응용들에 용이하게 적용할 수 있다는 것이 명백하다. 따라서, 본 발명의 정신 및 범위는 본 명세서에 포함된 실시예들의 설명에 제한되어서는 안 된다. 기술된 본 발명은 다양한 방법으로 변경이 가능하며, 그러한 변경은 본 발명의 정신 및 범위를 벗어나는 것이 아니다. 당 기술 분야에 숙련된 당업자들에게 명백한 바와 같이, 모든 그러한 변경들은 첨부된 특허청구범위의 범위내에 포함되는 것이다.

Claims

디지털 신시사이저에 있어서:

소정의 고정된 증분으로 카운트하도록 적합된 카운터;

카운터로부터의 입력 수신시 디지털 파형 값들을 기억 및 출력하도록 적합된 메모리; 및

메모리로부터 출력된 디지털 파형 값들을 아날로그 파형 값들로 변환하도록 적합된 디지털-아날로그 변환기를 구비하는, 디지털 신시사이저.
제 1 항에 있어서, 카운터는 복합 프로그램가능한 논리 장치(CPLD)인, 디지털 신시사이저.
제 1 항에 있어서, 카운터가 카운터하는 소정의 고정된 증분은 소정의 정수인, 디지털 신시사이저.
제 1 항에 있어서, 메모리는 룩-업 테이블을 포함하는, 디지털 신시사이저.
디지털 신시사이저에 있어서:

소정의 고정된 증분으로 카운트하는 카운트 수단;

카운트 수단으로부터의 입력 카운트 수신시 디지털 파형 값들을 기억 및 출력하는 기억 수단; 및

메모리 수단으로부터 출력된 디지털 파형들을 아날로그 파형 값들로 변환하는 변환 수단을 구비하는, 디지털 신시사이저.
제 5 항에 있어서, 카운트 수단은 복합 프로그램가능한 논리 장치(CPLD)인, 디지털 신시사이저.
제 5 항에 있어서, 기억 수단은 룩-업 테이블(L.U.T.)을 포함하는, 디지털 신시사이저.
제 5 항에 있어서, 변환 수단은 디지털-아날로그 변환기를 포함하는, 디지털 신시사이저.
제 1 항의 디지털 신시사이저를 구비하는 신호 추출 장치에 있어서:

수신된 입력 신호를 디지털 신시사이저로부터의 아날로그 출력 신호와 혼합하도록 적합된 혼합 회로; 및

수신된 입력 신호의 소정의 부분을 복원하도록 혼합 회로로부터 수신된 출력을 필터링하도록 적합된 필터를 구비하는, 신호 추출 장치.
제 9 항에 있어서, 입력 신호의 소정의 부분은 반송파 신호로 구현되는, 신호 추출 장치.
제 10 항에 있어서, 아날로그 출력 신호는 입력 신호의 소정의 부분과 반송파 간의 차와 동등한 정밀 신호인, 신호 추출 장치.
프로그램가능한 저주파수 클럭 신호를 발생하기 위해 제 1 항의 디지털 신시사이저와 발진기를 구비하는 장치.
제 1 항의 디지털 신시사이저를 구비하는 주파수 선택기에 있어서, 카운터는 수신된 입력 선택 신호에 종속하는 다른 소정의 고정된 증분들로 카운트하는, 주파수 선택기.
제 13 항의 주파수 선택기를 구비하는 주파수 시프트 키잉 (FSK) 변조기에 있어서, 입력 선택 신호에 종속하여 발생되는 디지털 신시사이저의 출력 신호들은 가변 주파수들의 합성 신호들인, 주파수 시프트 키잉 변조기.
제 5 항의 디지털 신시사이저를 구비하는 신호 추출 장치에 있어서:

수신된 입력 신호를 디지털 신시사이저로부터의 아날로그 출력 신호와 혼합하는 혼합 수단; 및

입력 신호의 소정의 부분을 복원하도록 발진 수단으로부터 수신된 출력을 필터링하는 필터링 수단을 구비하는, 신호 추출 장치.
제 15 항에 있어서, 입력 신호의 소정의 부분은 반송파 신호로 구현되는, 신호 추출 장치.
제 16 항에 있어서, 아날로그 출력 신호는 입력 신호의 소정의 부분과 판송파 간의 차와 동등한 정밀 신호인, 신호 추출 장치.
제 5 항의 디지털 신시사이저를 구비하는 주파수 선택기에 있어서, 카운트 수단은 수신된 입력 선택 신호에 종속하는 다른 소정의 고정된 증분들로 카운트하는, 주파수 선택기.
제 18 항의 주파수 선택기를 구비하는 주파수 시프트 키잉 (FSK) 변조기에 있어서, 입력 선택 신호에 종속하여 발생되는 디지털 신시사이저로부터의 출력들은 가변 주파수들의 합성 신호들인, 주파수 시프트 키잉 변조기.
정밀 주파수 신호를 발생하기 위해 제 5 항의 디지털 신시사이저와 발진기를 구비하는 장치.
신시사이저에 있어서:

소정의 고정된 증분으로 카운트하도록 적합된 카운터;

카운터로부터의 입력 수신시 디지털 파형 값들을 기억 및 출력하도록 적합된 메모리; 및

카운터 및 메모리에 접속되어, 출력 아날로그 파형을 발생하도록 수신된 디지털 파형 값들을 카운터로부터 수신된 입력과 결합하도록 적합된, 디지털-아날로그 변환기를 구비하는, 신시사이저.
제 21 항에 있어서, 디지털-아날로그 변환기는 메모리로부터의 다수의 비트들과 카운터로부터의 다수의 비트들을 수신하는, 신시사이저.
제 22 항에 있어서, 카운터로부터 수신된 두(2) 비트들은 최상위 비트들인, 신시사이저.
제 22 항에 있어서, 디지털-아날로그 변환기는 메모리로부터 여덟(8) 비트들과 카운터로부터 두(2) 비트들을 수신하는, 신시사이저.
제 21 항에 있어서, 메모리는 여덟(8) 비트 프로그램가능한 판독 전용 메모리(PROM)인, 신시사이저.
제 21 항에 있어서, 디지털-아날로그 변환기(DAC)는 열(10) 비트 DAC인, 신시사이저.
제 21 항에 있어서, 디지털-아날로그 변환기(DAC)는 열두(12) 비트 DAC인, 신시사이저.
제 25 항에 있어서, 디지털-아날로그 변환기(DAC)는 열(10) 비트 DAC인, 신시사이저.
제 25 항에 있어서, 디지털-아날로그 변환기(DAC)는 열두(12) 비트 DAC인, 신시사이저.