FR2763450A1 - Boucle a phase asservie numerique d'un systeme de commutation de signaux a basse vitesse et a hierarchie numerique plesiochrone - Google Patents
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Abstract
Un circuit de débourrage utilisant une DPLL (boucle à phase asservie numérique) de système secondaire complète permet au circuit de DPLL qui peut être appliqué à une unité d'interface de signaux à basse vitesse à PDH (hiérarchie numérique plésiochrone) d'un appareil de communication et de transmission d'être partagé. Un signal de commutation issu d'un sélecteur (10) amène un filtre à cheminement aléatoire principal (5), un filtre à cheminement aléatoire secondaire (6) et un nombre d'étages de compteur d'un compteur de Q (7) à être modifiés, et, également, il amène le taux de cadencement d'un multiplieur de cadence (8) à être modifié, rendant ainsi possible l'obtention d'un circuit de DPLL requis pour une interface de signaux à basse vitesse et à PDH respective.
Description
BOUCLE A PHASE ASSERVIE NUMERIQUE D'UN SYSTEME DE
COMMUTATION DE SIGNAUX A BASSE VITESSE ET A HIÉRARCHIE
NUMERIQUE PLESIOCHRONE
ARRIERE-PLAN DE L'INVENTION
La présente invention se rapporte à un circuit de débourrage de réception qui est destiné à être utilisé dans un réseau à SDH (à hiérarchie numérique synchrone). Plus particulièrement, cette invention se rapporte à une DPLL (boucle à phase asservie numérique) qui est destinée à fonctionner pour une
synchronisation de bourrage d'un réseau à SDH.
Description de l'art antérieur
Concernant le réseau à SDH (à hiérarchie numérique synchrone), grâce à des moyens régulateurs de fréquence d'une horloge du côté basse vitesse, une opération de pointeur qui fait usage d'un bourrage d'octets a été adaptée. A savoir, une impulsion de bourrage est bourrée sur un côté de transmission de données et l'impulsion bourrée est débourrée sur un côté de réception de données. Les données transmises sont temporairement mémorisées dans une mémoire sur le côté de réception de données, puis sont extraites par le signal du côté basse vitesse sur le côté de
réception de données.
Dans l'opération de pointeur, un écart de phase
peut survenir consécutivement au bourrage d'octets.
Des écarts de phase de 8 [UI/temps] à chaque opération de pointeur sont générées. Afin d'obtenir un signal d'horloge du côté basse vitesse à partir d'un signal d'horloge du côté haute vitesse, l'écart de phase provoqué par l'opération de pointeur, c'est-à-dire, le bourrage et le débourrage de l'impulsion de bourrage, doit être supprimé. Ainsi, le signal d'horloge du côté basse vitesse dans lequel l'écart de phase est supprimé, est utilisé pour extraire les données de la mémoire. A savoir, de manière à obtenir un signal d'horloge du côté basse vitesse à partir d'un signal d'horloge du côté haute vitesse, il est nécessaire de prévoir un circuit de débourrage pour supprimer l'écart de phase provoqué par l'opération de pointeur, à savoir, l'insertion ou l'élimination de l'impulsion
de bourrage.
De façon générale, une PLL (boucle à phase asservie) est en fonctionnement dans le circuit de débourrage. Cependant, lorsque le signal comportant un écart de phase est entré dans la PLL (boucle à phase asservie), lors de la comparaison de phase temporelle avec le signal qui ne comporte pas d'écart de phase du côté de sortie, une erreur de phase survient. A savoir, en général, lorsque les données sont extraites de la mémoire, le circuit de débourrage utilisant la
PLL (boucle à phase asservie) a été employé.
Toutefois, lorsqu'un signal comportant un écart de phase est entré dans la PLL, une erreur de phase survient lorsqu'on le compare à un signal de sortie ne
comportant pas d'écart de phase.
Une DPLL de système secondaire complète adaptée à un circuit de débourrage peut être obtenue grâce à un
procédé permettant de réduire l'erreur de phase.
La figure 1 est une vue montrant la constitution de la DPLL de système secondaire complète adaptée à un circuit de débourrage classique. En se référant à la figure 1, la DPLL de système secondaire complète adaptée à un circuit de débourrage comprend une boucle principale qui inclut un régulateur de fréquence 1 pour réguler une fréquence en ajoutant une impulsion à un signal d'horloge de référence ou en la retranchant de celui-ci, un diviseur de fréquence par R 2 pour diviser la fréquence de l'horloge de référence régulée par fréquence par R afin de la délivrer au moyen d'un signal d'horloge du côté basse vitesse, des diviseurs de fréquence par N 3-1 et 3-2 pour diviser les fréquences d'un signal d'horloge du côté haute vitesse et d'un signal d'horloge du côté basse vitesse, respectivement, par N, un comparateur de phase multivalent 4 pour comparer les phases délivrées par les diviseurs de fréquence par N 3-1 et 3-2 de manière à délivrer une impulsion de phase en avance qui indique de combien une phase est en avance par rapport à une différence de phase de 180 et une impulsion de phase en retard qui indique de combien une phase est en retard par rapport à une différence de phase de 180 , un filtre à cheminement aléatoire principal 5 pour diviser la différence entre le nombre d'impulsions de la phase en avance et celui de la phase en retard délivrés par le comparateur de phase à
valeur multiple 4 par Nl, et un circuit additionneur-
soustracteur 9 pour transmettre au régulateur de
fréquence 1 une impulsion de commande.
De plus, la DPLL de système secondaire complète comprend, en outre, une boucle secondaire qui inclut un filtre à cheminement aléatoire secondaire 6 pour diviser le nombre d'impulsions délivrées par le filtre à cheminement aléatoire primaire 5 par N2, un compteur de Q 7 pour mémoriser le signal de sortie du filtre à cheminement aléatoire secondaire 6, un multiplieur de cadence 8 pour produire certaines impulsions d'accroissement ou impulsions de décroissement en fonction du signal d'horloge du côté basse vitesse et pour sélectionner une impulsion d'accroissement ou une impulsion de décroissement correspondant à une fréquence centrale du système de certaines des impulsions d'accroissement et des impulsions de décroissement, délivrant ainsi une impulsion sélectionnée selon la valeur mémorisée dans le
compteur de Q 7, et le circuit additionneur-
soustracteur 9 pour accroître ou réduire le signal de sortie du filtre à cheminement aléatoire principal 5 et le signal de sortie du multiplieur de cadence 8 afin de transmettre au régulateur de fréquence 1 une
impulsion de commande.
La DPLL de système secondaire complète adaptée à un circuit de débourrage classique, est un système dans lequel la boucle secondaire amène la fréquence centrale du système à y être mémorisée pour sa mise en oeuvre. Le circuit de débourrage décrit ci-dessus ne génère pas d'erreur de phase en régime permanent au cours du fonctionnement, tout en mémorisant la
fréquence centrale du système.
A savoir, l'erreur de phase en régime permanent est générée du fait que, lorsque la fréquence du signal d'horloge du côté haute vitesse est décalée vers la fréquence du signal d'horloge de référence de la PLL (boucle à phase asservie), l'erreur de phase en régime permanent amène la PLL à se fixer à la
fréquence du signal d'horloge du côté haute vitesse.
L'erreur de phase en régime permanent est générée lorsque la boucle principale amène l'impulsion de commande à être appliquée au contrôleur de fréquence 1. Cependant, l'erreur de phase en régime permanent n'est pas générée par l'impulsion de commande de la boucle principale car la boucle secondaire applique l'impulsion de commande au régulateur de fréquence 1 au cours du fonctionnement tout en mémorisant la
fréquence centrale du système.
Cependant, apparaissent des problèmes selon lesquels le coût de développement dépensé pour les unités d'interface respectives, le programme de développement quotidien, etc., sont accrus du fait que le circuit de DPLL ne peut pas être utilisé en commun avec ces unités, dès lors qu'il est nécessaire de concevoir le circuit de DPLL séparément pour 2M et pour 1,5M, dans l'unité d'interface constituant une interface de 2M et une interface de 1,5M de l'appareil de communication et de transmission destiné à la DPLL de système secondaire complète classique adaptée au
circuit de débourrage.
RESUME DE L'INVENTION
Au vu de ce qui précède, un objet de l'invention est de réaliser une DPLL (boucle à phase asservie numérique) de système de commutation de signaux à faible vitesse et à PDH (hiérarchie numérique plésiochrone), telle qu'il sera inutile de concevoir de manière individuelle le circuit de DPLL pour des unités d'interface respectives, dans une DPLL de système secondaire complète adaptée à un circuit de débourrage qui peut être appliquée à une unité d'interface de signaux à faible vitesse et à PDH de
l'appareil de communication et de transmission.
Dans un agencement qui sera décrit ci-après à titre d'exemple pour illustrer l'invention, une DPLL de système de commutation de signaux à faible vitesse à PDH est une DPLL de système secondaire complète utilisant un circuit de débourrage comprenant une boucle principale qui inclut un régulateur de fréquence pour réguler la fréquence de manière à ajouter une impulsion à un signal d'horloge de référence ou à en éliminer une de celui-ci, un diviseur de fréquence par R pour délivrer un signal d'horloge du côté basse vitesse tout en divisant le signal d'horloge de référence qui est soumis à une régulation en fréquence par R, un premier et second diviseurs de fréquence par N pour diviser un signal d'horloge du côté haute vitesse et un signal d'horloge du côté basse vitesse, respectivement, par N, un comparateur de phase multivalent pour comparer la phase délivrée par les premier et second diviseurs de fréquence par N afin de délivrer une impulsion de phase en avance qui indique de combien une phase est en avance par rapport à une différence de phase de et une impulsion de phase en retard qui indique de combien une phase est en retard par rapport à une différence de phase de 180 , un filtre à cheminement aléatoire principal pour diviser la différence entre le nombre d'impulsions de la phase en avance et celui de la phase en retard délivrés par le comparateur de
phase multivaluée, par Ni, et un circuit additionneur-
soustracteur pour transmettre au régulateur de fréquence une impulsion de commande, auquel s'ajoute une DPLL de système de commutation de signaux à faible vitesse à PDH, qui est une DPLL de système secondaire complète utilisant un circuit de débourrage qui comprend une boucle secondaire qui inclut un filtre à cheminement aléatoire secondaire pour diviser un nombre d'impulsions délivrées par le filtre à cheminement secondaire principal par N2, un compteur de Q pour mémoriser le signal de sortie du filtre à cheminement aléatoire secondaire, un multiplieur de cadence pour produire certaines impulsions d'accroissement ou d'impulsions de décroissement en fonction du signal d'horloge du côté à faible vitesse et pour sélectionner une impulsion d'accroissement ou une impulsion de décroissement correspondant à une fréquence centrale du système de certaines des impulsions d'accroissement et des impulsions de décroissement, délivrant ainsi une impulsion sélectionnée en fonction de la valeur écrite dans le compteur de Q, et l'additionneur-soustracteur pour accroître ou réduire le signal de sortie du filtre à cheminement aléatoire principal et le signal de sortie du multiplieur de cadence afin de transmettre au régulateur de fréquence une impulsion de commande, dans laquelle le circuit de débourrage inclut un sélecteur qui met en oeuvre des variations de valeurs de compteur du filtre à cheminement aléatoire principal, de valeurs de compteur du filtre à cheminement aléatoire secondaire, des nombres d'étages de compteur du compteur de Q, et une variation du taux de cadencement du multiplieur de cadence, provoquées par le signal qui met en oeuvre la commutation du
paramètre de DPLL pour des signaux à PDH respectifs.
Dans un agencement particulier qui sera décrit pour illustrer la présente invention, à titre d'exemple, une DPLL de système de commutation de signaux à faible vitesse à PDH, est une DPLL de système secondaire complète utilisant un circuit de débourrage, et comprend une boucle principale incluant un régulateur de fréquence pour réguler la fréquence de manière à ajouter une impulsion à un signal de référence d'horloge ou à éliminer une impulsion de celui-ci, un diviseur de fréquence par R pour délivrer un signal d'horloge du côté à faible vitesse tout en divisant le signal d'horloge de référence qui est soumis à une régulation de fréquence, par R, un premier et un second diviseurs de fréquence par N pour diviser un signal d'horloge du côté haute vitesse et un signal d'horloge du côté basse vitesse, respectivement, par N, un comparateur de phase multivalent pour comparer la phase délivrée par les premiers et seconds diviseurs de fréquence par N afin de délivrer une impulsion de phase en avance qui indique de combien une phase est en avance par rapport à une différence de phase de 180 et une impulsion de phase en retard qui indique de combien une phase est en retard par rapport à une différence de phase de , un filtre à cheminement aléatoire principal pour diviser la différence entre le nombre d'impulsions de la phase en avance et celui de la phase en retard délivrés par le comparateur de phase multivaluée, par N1, et un circuit additionneur-soustracteur pour transmettre au régulateur de fréquence une impulsion de commande, une DPLL de système de commutation de signaux à faible vitesse à PDH qui est une DPLL de système secondaire complète utilisant un circuit de débourrage qui comprend une boucle secondaire incluant un filtre à cheminement aléatoire secondaire pour effectuer le comptage croissant/le comptage décroissant d'une impulsion d'accroissement/d'une impulsion de décroissement qui est une impulsion de commande délivrée par le filtre à cheminement aléatoire principal afin de diviser la différence des nombres de comptage respectifs, un compteur de Q pour compter ladite impulsion d'accroissement/impulsion de décroissement qui est délivrée par le filtre à cheminement aléatoire secondaire en vue de sa mémorisation, un multiplieur de cadence pour produire certaines impulsions d'accroissement ou impulsions de décroissement en fonction du signal d'horloge du côté basse vitesse et pour sélectionner une seconde impulsion d'accroissement ou une seconde impulsion de décroissement correspondant à une fréquence centrale du système de certaines impulsions d'accroissement et d'impulsions de décroissement, délivrant ainsi l'impulsion sélectionnée en fonction de la valeur
écrite dans le compteur de Q, et l'additionneur-
soustracteur pour accroître ou réduire le signal de sortie du filtre à cheminement aléatoire principal et le signal de sortie du multiplieur de cadence pour transmettre au régulateur de fréquence une impulsion de commande, dans laquelle sont prévus des moyens de modification pour modifier le filtre à cheminement aléatoire principal, le filtre à cheminement aléatoire secondaire, la valeur de compteur du compteur de Q et du taux de cadencement du multiplieur de cadence, qui amènent un paramètre du système de la DPLL à être déterminé comme le paramètre de DPLL pour les signaux à PDH respectifs en fonction du signal de commande de commutation. D'autres caractéristiques et avantages de l'invention ressortiront plus clairement à la lecture
de la description détaillée ci-après, faite en
référence aux dessins annexés. Il doit être expressément compris, cependant, que les dessins n'ont qu'un but d'illustration et n'ont pas pour vocation de
définir les limites de l'invention.
BREVE DESCRIPTION DES DESSINS
La figure 1 est un schéma fonctionnel montrant une structure d'un circuit de débourrage dans lequel fonctionne une DPLL de système secondaire complète classique; et la figure 2 est un schéma fonctionnel montrant une structure de la DPLL de système de commutation de signaux à faible vitesse à PDH selon un mode de
réalisation de la présente invention.
DESCRIPTION DETAILLEE DES MODES DE REALISATION
PREFERES
Un mode de réalisation préféré de la présente invention sera à présent décrit. Le mode de réalisation préféré de la présente invention, dans un circuit de débourrage utilisant une DPLL complète de système secondaire, amène un filtre à cheminement aléatoire principal (5 sur la figure 2), un filtre à cheminement aléatoire secondaire (6 sur la figure 2), un nombre d'étages de compteur d'un compteur de Q (7 sur la figure 2) à être modifiés et amène, en outre, le taux de cadencement d'un multiplieur de cadence (8 sur la figure 2) à être modifié en fonction d'un signal de commutation issu d'un sélecteur (10 sur la figure 2), de sorte qu'est réalisé un circuit de DPLL (boucle à phase asservie numérique) requis pour une interface de signaux à faible vitesse à PDH (à
hiérarchie numérique plésiochrone).
Selon le mode de réalisation de la présente invention, la valeur de compteur qui amène le paramètre de système de la DPLL à être déterminé, peut être fixée à des valeurs respectives d'un paramètre d'une interface de 2M et d'un paramètre d'une interface de 1, 5M selon la commutation opérée par le sélecteur. Il est inutile de concevoir de façon séparée un circuit de DPLL pouvant être appliqué à un ensemble de 2M ou à un ensemble de 1,5M. Le fonctionnement du sélecteur de l'invention permet au circuit de DPLL d'être partagé, respectivement, par
l'ensemble de 2M et l'ensemble de 1,5M.
Le mode de réalisation concret de la présente invention sera décrit, en se référant au dessin d'accompagnement. La figure 2 est un schéma fonctionnel montrant un circuit de débourrage dans lequel fonctionne une DPLL (boucle à phase asservie numérique) de système secondaire complète ayant une fonction de détection d'une anomalie de signal d'horloge du côté haute vitesse, qui est un mode de réalisation de la présente invention. En se référant à présent à la figure 2, le circuit de débourrage du présent mode de réalisation comprend un régulateur de fréquence 1 pour réguler une fréquence par accroissement d'une impulsion à un signal d'horloge de référence ou par diminution d'une impulsion de celui-ci, un diviseur de fréquence par R 2 pour diviser la fréquence du signal d'horloge de référence régulé en fréquence par R afin de le délivrer en tant que signal d'horloge du côté basse vitesse, des diviseurs de fréquence par N 3-1 et 3-2 pour diviser les fréquences du signal d'horloge du côté haute vitesse et du signal d'horloge du côté basse vitesse, respectivement, par N, un comparateur de phase multivalent 4 pour comparer les phases délivrées par les diviseurs de fréquence par N 3-1 et 3-2 afin de délivrer une impulsion de phase en avance qui indique de combien une phase est en avance par une différence de phase de 180 et une impulsion de phase en retard qui indique de combien une phase est en retard par rapport à une différence de phase de 180 , un filtre à cheminement aléatoire principal 5 pour diviser la différence entre le nombre d'impulsions de la phase en avance et celui de la phase en retard délivrés par le comparateur de phase multivaluée, par Ni, un filtre à cheminement aléatoire secondaire 6 pour diviser un nombre d'impulsions délivré par le filtre à cheminement aléatoire principal par N2, un compteur de Q 7 pour mémoriser le signal de sortie du filtre à cheminement aléatoire secondaire 6, un multiplieur de cadence 8 pour produire certaines impulsions d'accroissement ou impulsions de décroissement en fonction du signal d'horloge du côté basse vitesse et pour délivrer une impulsion correspondant à une fréquence centrale du système de l'impulsion d'accroissement et de l'impulsion de décroissement en fonction de la valeur mémorisée dans le compteur de Q, un circuit additionneur-soustracteur 9 pour accroître ou réduire le signal de sortie du filtre à cheminement aléatoire principal et le signal de sortie du multiplieur de cadence afin de transmettre au régulateur de fréquence une impulsion
de commande, et un sélecteur.
Dans ce cas, une boucle principale se compose du régulateur de fréquence 1, du diviseur 2 de fréquence par R, des diviseurs 3-1 et 3-2 de fréquence par N, du comparateur de phase multivalent 4, du filtre à cheminement aléatoire principal 5 et du circuit additionneur- soustracteur 9. Une boucle secondaire se compose du filtre à cheminement aléatoire secondaire 6, du compteur de Q 7, du multiplieur de cadence 8 et du circuit additionneur-soustracteur 9 qui est commun
à la boucle principale.
Le régulateur de fréquence 1 régule la fréquence de manière à accroître d'une impulsion un signal d'horloge de référence ou à diminuer d'une impulsion celui-ci, qui est un signal d'oscillation ayant une
fréquence de récurrence prédéterminée.
Le diviseur 2 de fréquence par R divise le signal d'horloge de référence qui est régulé en fréquence par R afin de délivrer un signal d'horloge du côté basse vitesse. Les diviseurs de fréquence par N, 3-1 et 3-2, divisent les fréquences du signal d'horloge du côté haute vitesse et du signal du côté basse vitesse, respectivement, par N. Le comparateur de phase multivalent 4 compare une
phase délivrée par les diviseurs de fréquence par N 3-
1 et 3-2 afin de délivrer une impulsion de phase en avance qui indique de combien une phase est en avance par rapport à une différence de phase de 180 et une impulsion de phase en retard qui indique de combien une phase est en retard par rapport à une différence
de phase de 1800.
Le filtre à cheminement aléatoire principal 5 est un compteur progressif. Le filtre à cheminement aléatoire principal 5 met en oeuvre un comptage croissant du nombre d'impulsions d'une phase en avance qui est un signal de sortie du comparateur de phase multivalent. Tandis que le filtre à cheminement aléatoire principal 5 met en oeuvre le comptage décroissant du nombre d'impulsions d'une phase en retard qui est un signal de sortie du comparateur de phase multivalent. Le filtre à cheminement aléatoire principal 5 divise la différence entre le nombre d'impulsions de l'impulsion en avance et celui de l'impulsion en retard délivrés par le comparateur de phase multivalent 4 par Nl, transmettant ainsi une
impulsion de commande au contrôleur de fréquence 1.
Concernant les impulsions de commande, deux impulsions sont possibles. L'une des impulsions de commande est une impulsion d'accroissement (qui est une impulsion représentée par plus dans la valeur de comptage du filtre à cheminement aléatoire principal 5) tandis que l'autre des impulsions de commande est une impulsion de décroissement (qui est une impulsion représentée par moins dans la valeur de comptage du filtre à
cheminement aléatoire principal 5).
Le filtre à cheminement aléatoire secondaire 6 est un compteur progressif-régressif. Le filtre à cheminement aléatoire secondaire 6 met en oeuvre un comptage croissant du nombre d'impulsions d'une phase en avance qui est un signal de sortie du filtre à cheminement aléatoire principal 5. Tandis que le filtre à cheminement aléatoire secondaire 6 met en oeuvre un comptage décroissant du nombre d'impulsions d'une phase en retard qui est un signal de sortie du filtre à cheminement aléatoire principal 5. Le filtre à cheminement aléatoire secondaire 6 divise la différence entre le nombre d'impulsions de l'impulsion en avance et celui de l'impulsion en retard délivrés par le filtre à cheminement aléatoire principal 5, par N2. Le compteur de Q 7 calcule le nombre d'impulsions d'accroissement ou le nombre d'impulsions de décroissement qui sont délivrés par le filtre à cheminement aléatoire secondaire 6, avant de mémoriser
le nombre d'impulsions calculé.
Le multiplieur de cadence 8 produit certaines impulsions d'accroissement ou impulsions de décroissement avec des fréquences différentes en fonction du signal d'horloge du côté basse vitesse. Le multiplieur de cadence 8 sélectionne l'une des impulsions d'accroissement ou d'impulsions de décroissement en fonction de la valeur mémorisée dans le compteur de Q 7, commandant ainsi le contrôleur de fréquence 5 en utilisant l'une des impulsions d'accroissement ou des impulsions de décroissement en tant que seconde impulsion d'accroissement ou impulsion de décroissement correspondant à une
fréquence centrale du système.
Le circuit additionneur-soustracteur 9 effectue l'addition-soustraction de l'impulsion d'accroissement Il et de l'impulsion de décroissement Dl à partir du filtre à cheminement aléatoire principal 5, et de l'impulsion d'accroissement I2 et de l'impulsion de
décroissement D2 à partir du multiplieur de cadence 8.
Au cours d'une période prescrite, (a) lorsque l'impulsion d'accroissement Il et l'impulsion d'accroissement I2 apparaissent, deux impulsions d'accroissement sont amenées à être délivrées, (b) lorsque l'impulsion de décroissement Dl et l'impulsion de décroissement D2 apparaissent, deux impulsions de décroissement sont amenées à être délivrées, (c) lorsque l'impulsion d'accroissement Il ou l'impulsion d'accroissement I2 apparaît, une impulsion d'accroissement est amenée à être délivrée, (d) lorsque l'impulsion de décroissant D1 ou l'impulsion de décroissement D2 apparaît, une impulsion de décroissement est amenée à être délivrée, ou (e) lorsque l'impulsion d'accroissement Il et l'impulsion de décroissement Dl, ou bien lorsque l'impulsion d'accroissement Il et l'impulsion de décroissement D2, ou encore l'impulsion d'accroissement I2 et l'impulsion de décroissement Dl, ou lorsqu'enfin l'impulsion d'accroissement I2 et l'impulsion de décroissement D2 apparaissent, l'impulsion d'accroissement ou l'impulsion de
décroissement est amenée à ne pas être délivrée.
Ci-après, le fonctionnement du sélecteur 10 sera décrit. Sur la figure 2, le sélecteur 10 du présent mode de réalisation établit "1" et "0" en tant qu'entrée, lorsqu'une unité d'interface est 2M, le sélecteur 10 sélectionne "1" à la sortie, tandis que lorsque l'unité d'interface est 1,5M, le secteur 10 sélectionne "0" à la sortie, selon le signal de
commutation 2M/1,5M.
Puis, le signal de sortie du sélecteur 10 est entré dans le filtre à cheminement aléatoire principal , le filtre à cheminement aléatoire secondaire 6, le compteur de Q 7 et les multiplieurs de cadence 8, respectivement. Le signal de sortie du sélecteur amène la valeur de compteur du filtre à cheminement aléatoire principal 5 à être mis à la valeur de compteur (Nl-1) pour 1,5M ou à la valeur de compteur (N1-2) pour 2M. Le signal de sortie du sélecteur amène la valeur de compteur du filtre à cheminement aléatoire secondaire 6 à être mise à la valeur de compteur (N2-1) pour 1,5M ou bien à la valeur de compteur (N2-2) pour 2M. Le signal de sortie du sélecteur amène la valeur de compteur du compteur de Q 7 à être mis à la valeur de compteur (Q-1) pour 1,5M ou à la valeur de compteur (Q-2) pour 2M. Le signal de sortie du sélecteur amène le taux de cadencement du multiplieur de cadence 8 à être mis au taux cadencement (M1) pour 1,5M ou au taux de cadencement
(M-2) pour 2M.
Selon ce qui vient d'être décrit ci-dessus, la DPLL permet à la valeur de paramètre de système de la DPLL d'être prise pour 2M et 1,5M, respectivement. Il est inutile de concevoir, de façon séparée, un circuit de DPLL qui puisse être appliqué à un ensemble de 2M ou à un ensemble de 1,5M. Il est possible de partager
le circuit pour 2M et 1,5M.
Dans le mode de réalisation décrit ci-dessus, sont décrits les cas dans lesquels la DPLL amène le signal à faible vitesse à PDH de 2M et de 1,5M à être employé, toutefois, la présente invention n'est pas limitée à ce cas, mais peut être appliquée à divers
signaux à faible vitesse à PDH.
Comme décrit ci-dessus, la DPLL de système de commutation de signaux à faible à PDH selon la présente invention permet au sélecteur de commuter les nombres d'étages de compteur du filtre à cheminement aléatoire principal, du filtre à cheminement aléatoire secondaire et du compteur de Q au sein du circuit de DPLL, ou de commuter le taux de cadencement dumultiplieur de cadence, avec pour résultat qu'il est inutile de préparer de façon séparée le circuit des unités d'interface de signaux à faible vitesse à PDH respectives, de sorte qu'il est possible de réduire fortement le coût de développement dans le cas du développement d'un circuit LSI. L'effet obtenu est qu'il est possible d'utiliser le circuit de DPLL en commun avec une pluralité d'unités d'interface de
signaux à faible vitesse à PDH.
Bien que des modes de réalisation particuliers illustrant l'invention aient été décrits à titre d'exemple, il sera compris que des variations et des modifications apportées à celle-ci, ainsi que d'autres modes de réalisations, peuvent être conçues dans
l'étendue des revendications.
Claims (4)
1. DPLL (boucle à phase asservie numérique) de système de commutation de signaux à faible vitesse à PDH (hiérarchie numérique plésiochrone) en tant que circuit de débourrage utilisant une DPLL de système secondaire complète constituée d'une boucle principale et d'une boucle secondaire ladite boucle principale comprenant: un régulateur de fréquence (1) pour réguler la fréquence de manière à ajouter une impulsion à un signal d'horloge de référence ou à en éliminer une de celui-ci; un diviseur de fréquence par R (2) pour délivrer un signal d'horloge du côté basse vitesse tout en divisant le signal d'horloge de référence qui est soumis à une régulation en fréquence par R; un premier et un second diviseurs de fréquence par N (3-1, 3-2) pour diviser un signal d'horloge du côté haute vitesse et un signal d'horloge du côté basse vitesse, respectivement, par N; un comparateur de phase multivalent (4) pour comparer la phase délivrée par les premier et second diviseurs de fréquence par N (3-1, 3-2) afin de délivrer une impulsion de phase en avance qui indique de combien une phase est en avance par rapport à une différence de phase de 180 et une impulsion de phase en retard qui indique de combien une phase est en retard par rapport à une différence de phase de 180 ; un filtre à cheminement aléatoire principal (5) pour diviser la différence entre le nombre d'impulsions de la phase en avance et celui de la phase en retard délivrés par le comparateur de phase multivalent (4), par Ni; et un circuit additionneur-soustracteur (9) pour transmettre au régulateur de fréquence (1) une impulsion de commande, ladite boucle secondaire comprenant: un filtre à cheminement aléatoire secondaire (6) pour diviser un nombre d'impulsions délivrées par ledit filtre à cheminement principal (5) par N2; un compteur de Q (7) pour mémoriser le signal de sortie du filtre à cheminement aléatoire secondaire
(6);
un multiplieur de cadence (8) pour produire certaines impulsions d'accroissement ou impulsions de décroissement en fonction du signal d'horloge du côté à faible vitesse et pour sélectionner une impulsion d'accroissement ou une impulsion de décroissement correspondant à une fréquence centrale du système de certaines des impulsions d'accroissement et des impulsions de décroissement, délivrant ainsi une impulsion sélectionnée en fonction de la valeur écrite dans le compteur de Q (7); et ledit additionneur-soustracteur (9) pour accroître ou réduire le signal de sortie du filtre à cheminement aléatoire principal (5) et le signal de sortie du multiplieur de cadence (8) afin de transmettre au régulateur de fréquence (1) une impulsion de commande, dans lequel ledit circuit de débourrage inclut un sélecteur (10) qui met en oeuvre des variations de valeurs de compteur dudit filtre à cheminement aléatoire principal (5), de valeurs de compteur dudit filtre à cheminement aléatoire secondaire (6), des nombres d'étages de compteur du compteur de Q (7), et une variation du taux de cadencement dudit multiplieur de cadence (8), provoquées par le signal qui met en oeuvre la commutation du paramètre de DPLL pour des
signaux à PDH respectifs.
2. DPLL (boucle à phase asservie numérique) de système de commutation de signaux à faible vitesse à PDH (hiérarchie numérique plésiochrone) en tant que circuit de débourrage utilisant une DPLL de système secondaire complète constituée d'une boucle principale et d'une boucle secondaire ladite boucle principale comprenant: un régulateur de fréquence (1) pour réguler la fréquence de manière à ajouter une impulsion à un signal d'horloge de référence ou à en éliminer une de celui-ci; un diviseur de fréquence par R (2) pour délivrer un signal d'horloge du côté basse vitesse tout en divisant le signal d'horloge de référence qui est soumis à une régulation en fréquence par R; un premier et un second diviseurs de fréquence par N (3-1, 3-2) pour diviser un signal d'horloge du côté haute vitesse et un signal d'horloge du côté basse vitesse, respectivement, par N; un comparateur de phase multivalent (4) pour comparer la phase délivrée par les premier et second diviseurs de fréquence par N (3-1, 3-2) afin de délivrer une impulsion de phase en avance qui indique de combien une phase est en avance par rapport à une différence de phase de 180 et une impulsion de phase en retard qui indique de combien une phase est en retard par rapport à une différence de phase de 180 ; un filtre à cheminement aléatoire principal (5) pour diviser la différence entre le nombre d'impulsions de la phase en avance et celui de la phase en retard délivrés par le comparateur de phase multivaluée (4), par Ni; et un circuit additionneur-soustracteur (9) pour transmettre au régulateur de fréquence (1) une impulsion de commande, ladite boucle secondaire comprenant: un filtre à cheminement aléatoire secondaire (6) pour effectuer le comptage croissant/le comptage décroissant d'une impulsion d'accroissement/d'une impulsion de décroissement qui est une impulsion de commande délivrée par ledit filtre à cheminement aléatoire principal (5) afin de diviser la différence des nombres de comptage respectifs; un compteur de Q (7) pour compter ladite impulsion d'accroissement/impulsion de décroissement qui est délivrée par ledit filtre à cheminement aléatoire secondaire (6) en vue de sa mémorisation; un multiplieur de cadence (8) pour produire certaines impulsions d'accroissement ou impulsions de décroissement en fonction du signal d'horloge du côté basse vitesse et pour sélectionner une seconde impulsion d'accroissement ou une seconde impulsion de décroissement correspondant à une fréquence centrale du système de certaines impulsions d'accroissement et d'impulsions de décroissement, délivrant ainsi l'impulsion sélectionnée en fonction de la valeur écrite dans le compteur de Q (7); et ledit additionneur-soustracteur (9) pour accroître ou réduire le signal de sortie du filtre à cheminement aléatoire principal (5) et le signal de sortie du multiplieur de cadence (8) pour transmettre au régulateur de fréquence (1) une impulsion de commande, dans lequel sont prévus des moyens de modification pour modifier ledit filtre à cheminement aléatoire principal (5), ledit filtre à cheminement aléatoire secondaire (6), la valeur de compteur dudit compteur de Q (7) et le taux de cadencement dudit multiplieur de cadence (8), qui amènent un paramètre du système de la DPLL à être déterminé comme le paramètre de ladite DPLL pour lesdits signaux à PDH respectifs en fonction du signal de commande de commutation.
3. Procédé de commutation de signaux d'une DPLL (boucle à phase asservie numérique) de système de commutation de signaux à faible vitesse à PDH (hiérarchie numérique plésiochrone) en tant que circuit de débourrage utilisant une DPLL de système secondaire complète constituée d'une boucle principale et d'une boucle secondaire, dans ladite boucle principale, ledit procédé de commutation de signaux comprenant les étapes consistant: à réguler la fréquence de manière à ajouter une impulsion à un signal d'horloge de référence ou à en éliminer une de celui-ci par un régulateur de fréquence (1); à délivrer un signal d'horloge du côté basse vitesse tout en divisant ledit signal d'horloge de référence qui est soumis à une régulation en fréquence par R au moyen d'un diviseur de fréquence par R (2); à diviser un signal d'horloge du côté haute vitesse et un signal d'horloge du côté basse vitesse, respectivement, par N au moyen d'un premier et d'un second diviseurs de fréquence par N (3-1, 3-2); à comparer la phase délivrée par les premier et second diviseurs de fréquence par N (3-1, 3- 2) afin de délivrer une impulsion de phase en avance qui indique de combien une phase est en avance par rapport à une différence de phase de 180 et une impulsion de phase en retard qui indique de combien une phase est en retard par rapport à une différence de phase de 180 au moyen d'un comparateur de phase multivalent (4); à diviser la différence entre le nombre d'impulsions de la phase en avance et celui de la phase en retard délivrés par le comparateur de phase multivalent (4), par Ni au moyen d'un filtre à cheminement aléatoire principal (5); et à transmettre audit régulateur de fréquence (1) une impulsion de commande au moyen d'un circuit additionneur- soustracteur (9), et dans ladite boucle secondaire, ledit procédé de commutation de signaux comprenant les étapes consistant: à diviser un nombre d'impulsions délivrées par ledit filtre à cheminement principal (5) par N2 au moyen d'un filtre à cheminement aléatoire secondaire
(6);
à mémoriser le signal de sortie dudit filtre à cheminement aléatoire secondaire (6) au moyen d'un compteur de Q (7); à produire certaines impulsions d'accroissement ou d'impulsions de décroissement en fonction du signal d'horloge du côté à faible vitesse et sélectionner une impulsion d'accroissement ou une impulsion de décroissement correspondant à une fréquence centrale du système de certaines des impulsions d'accroissement et des impulsions de décroissement, délivrant ainsi une impulsion sélectionnée en fonction de la valeur écrite dans le compteur de Q (7) au moyen d'un multiplieur de cadence (8); et à accroître ou à décroître le signal de sortie du filtre à cheminement aléatoire principal (5) et le signal de sortie du multiplieur de cadence (8) afin de transmettre au régulateur de fréquence (1) une
impulsion de commande au moyen dudit additionneur-
soustracteur (9), dans lequel ledit circuit de débourrage inclut un sélecteur (10) qui met en oeuvre des variations de valeurs de compteur dudit filtre à cheminement aléatoire principal (5), de valeurs de compteur dudit filtre à cheminement aléatoire secondaire (6), des nombres d'étages de compteur du compteur de Q (7), et une variation du taux de cadencement dudit multiplieur de cadence (8), provoquées par le signal qui met en oeuvre la commutation du paramètre de DPLL pour des
signaux à PDH respectifs.
4. Procédé de commutation de signaux d'une DPLL (boucle à phase asservie numérique) de système de commutation de signaux à faible vitesse à PDH (hiérarchie numérique plésiochrone) en tant que circuit de débourrage utilisant une DPLL de système secondaire complète constituée d'une boucle principale et d'une boucle secondaire, dans ladite boucle principale, ledit procédé de commutation de signaux comprenant les étapes consistant: à réguler la fréquence de manière à ajouter une impulsion à un signal d'horloge de référence ou à en éliminer une de celui-ci par un régulateur de fréquence (1); à délivrer un signal d'horloge du côté basse vitesse tout en divisant ledit signal d'horloge de référence qui est soumis à une régulation en fréquence par R au moyen d'un diviseur de fréquence par R (2); à diviser un signal d'horloge du côté haute vitesse et un signal d'horloge du côté basse vitesse, respectivement, par N au moyen d'un premier et d'un second diviseurs de fréquence par N (3-1, 3-2); à comparer la phase délivrée par les premier et second diviseurs de fréquence par N (3-1, 3-2) afin de délivrer une impulsion de phase en avance qui indique de combien une phase est en avance par rapport à une différence de phase de 180 et une impulsion de phase en retard qui indique de combien une phase est en retard par rapport à une différence de phase de 180 au moyen d'un comparateur de phase multivalent (4); à diviser la différence entre le nombre d'impulsions de la phase en avance et celui de la phase en retard délivrés par le comparateur de phase multivalent (4), par N1 au moyen d'un filtre à cheminement aléatoire principal (5); et à transmettre audit égulateur de fréquence (1) une impulsion de commande au moyen d'un circuit additionneur-soustracteur (9), et dans ladite boucle secondaire, ledit procédé de commutation de signaux comprenant les étapes consistant: à effectuer le comptage croissant/le comptage décroissant d'une impulsion d'accroissement/d'une impulsion de décroissement qui est une impulsion de commande délivrée par ledit filtre à cheminement aléatoire principal (5) afin de diviser la différence des nombres de comptage respectifs au moyen d'un filtre à cheminement aléatoire secondaire (6); à compter ladite impulsion d'accroissement/impulsion de décroissement qui est délivrée par ledit filtre à cheminement aléatoire secondaire (6) en vue de sa mémorisation au moyen d'un compteur de Q (7); à produire certaines impulsions d'accroissement ou impulsions de décroissement en fonction du signal d'horloge du côté basse vitesse et pour sélectionner une seconde impulsion d'accroissement ou une seconde impulsion de décroissement correspondant à une fréquence centrale du système de certaines impulsions d'accroissement et d'impulsions de décroissement, délivrant ainsi l'impulsion sélectionnée en fonction de la valeur écrite dans le compteur de Q (7) au moyen d'un multiplieur de cadence (8); et à accroître ou réduire le signal de sortie du filtre à cheminement aléatoire principal (5) et le signal de sortie du multiplieur de cadence (8) pour transmettre au régulateur de fréquence (1) une
impulsion de commande au moyen dudit additionneur-
soustracteur (9), dans lequel on prévoit des moyens de modification pour modifier ledit filtre à cheminement aléatoire principal (5), ledit filtre à cheminement aléatoire secondaire (6), la valeur de compteur dudit compteur de Q (7) et le taux de cadencement dudit multiplieur de cadence (8), qui amènent un paramètre du système de ladite DPLL à être déterminé comme le paramètre de ladite DPLL pour lesdits signaux à PDH respectifs en
fonction du signal de commande de commutation.
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