JP3546324B2 - ビット位相制御装置 - Google Patents
ビット位相制御装置 Download PDFInfo
- Publication number
- JP3546324B2 JP3546324B2 JP36840498A JP36840498A JP3546324B2 JP 3546324 B2 JP3546324 B2 JP 3546324B2 JP 36840498 A JP36840498 A JP 36840498A JP 36840498 A JP36840498 A JP 36840498A JP 3546324 B2 JP3546324 B2 JP 3546324B2
- Authority
- JP
- Japan
- Prior art keywords
- count value
- output
- selector
- data
- sub
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、通信システム等に用いられる、ビット位相制御装置及び制御方法に関する。
【０００２】
【従来の技術】
近年通信システムの高速化が進んでいる。それに伴って、機器間での同期確立が、技術開発の重要なテーマになっている。特に、シリアルデータ受け入れの場合は、データの両端に存在する不定領域が、問題になりやすい。この不定領域を避けて、正確なデータを取り込むためには、正確な位相同期が必要とされる。
この問題を解決するための技術として、特開平９−２４７１３３号（発明の名称、ディジタル信号再生装置、出願人、日本電信電話株式会社、株式会社日立製作所）が開示されている。
【０００３】
【発明が解決しようとする課題】
ところで、上記、従来の技術においても、正確な位相同期を確立するために、無視できない程度の、制御時間が必要とされていた。
通常、データの伝送速度に比して位相同期制御の速度は極めて遅い。その結果、位相同期を確立するまでの間、かなりのデータ量が、廃棄される場合も発生した。
この問題を解決するための、制御時間短縮化が、大きな解決課題として残されていた。
【０００４】
【課題を解決するための手段】
本発明は、以上の点を解決するために、次の構成を採用する。
〈構成１〉
本発明は、入力データを一定時間で順次遅延させ、各遅延させた入力データを現用系データ及び予備系データとして選択出力可能な可変位相遅延部を制御して前記現用系データのいずれかをクロックに同期させて出力するためのビット位相制御装置であって、
前記クロックに同期する現用系データを出力させるべく該データの選択を示す初期メインカウント値γを前記可変位相遅延部に供給するメインカウンタと、
遅延量に対応して変化するサブカウント値ｘを出力するサブカウンタと、
前記変化するサブカウント値ｘを受信する毎にカウント値γ±ｘを前記可変位相遅延部に供給して前記予備系データの遅延量を指定するプラス・マイナス演算器と、
前記サブカウント値ｘの変化による前記予備系データの両側エッジを検出し、検出された両側エッジ位置に基づいて前記クロックに同期する次の現用系データを選択するためのメインカウント値γを前記メインカウンタに設定する制御部とを備えるビット位相制御装置において、
前記制御部は、前記メインカウンタに仮の初期メインカウント値γ’を設定すると共に前記サブカウンタに補正用サブカウント値ｘ’を設定して前記プラス・マイナス演算器から補正用カウント値γ’±ｘ’を出力させ、前記可変位相遅延部から前記仮の初期メインカウント値γ’に対応して選択出力された予備系データの両側エッジに対し前記補正用カウント値γ’±ｘ’に対応して選択出力された予備系データの両側エッジが同一であると前記仮の初期メインカウント値γ’を前記初期カウント値γとして前記メインカウンタに設定し、
前記選択出力された両予備系データの両側エッジが相違すると、前記メインカウンタに再度、異なる仮の初期メインカウント値γ’を設定して初期カウント値の設定動作を繰り返すことを特徴とする。
【０００５】
〈構成２〉
請求項１に記載されたビット位相制御装置において、
前記制御部は、前記プラス・マイナス演算器の出力するカウント値γ＋ｘ又はγ−ｘのいずれかが前記可変位相遅延部のデータ選択の限界値と判定すると、該プラス・マイナス演算器を制御して非限界のカウント値のみを出力させることを特徴とするビット位相制御装置。
【０００７】
【発明の実施の形態】
〈具体例１の構成〉
外部からジッタ成分を含んだ入力データを受け入れて、この入力データを、現実の受信データとして外部に出力する現用系データと、この現用系データの位相制御に用いる予備系データに２分割し、その位相を別々に可変させる可変位相遅延部と、装置内部のクロック信号と、上記現用系データと、上記予備系データとを受け入れて、その位相差を検出する位相比較部と、上記現用系データと、上記予備系データを切り替えて出力データとして出力するデータ出力制御部とを備えた、例えば、上記特開平９−２４７１３３号に開示されているビット位相同期回路に本発明によるビット位相制御装置が配置される。
【０００８】
本発明によるビット位相制御装置は、上記可変位相遅延部の、遅延量の初期値を選択するメインカウント値γをメインカウンタに設定して、動作を開始する。この初期値は通常全遅延量のほぼ中心値に定められる。同時にサブカウント値χをサブカウンタに設定する。プラス・マイナス演算器を用いて、メインカウント値γを中心にして、現用系データに対する、予備系データの位相差を交互にγ＋χと、γ−χに切り替えながら、χを増加させる。この動作によってクロック信号に対する現用系データの位相変化を監視する。位相変化が検出された時は、メインカウント値γを変更して、クロック信号に対する現用系データの位相差を正常に維持する。
【０００９】
メインカウント値γが変化して、上記全遅延量の片方、例えば、遅延量の少ない方に偏ったと想定する。この状態で上記予備系データの位相差を前記γ−χに設定したときに、サブカウント値χの限界が検出されたとする。この時プラス・マイナス演算器のマイナス演算を停止させて、そのままサブカウント値χを逐次増加させる。その結果予備系データの位相は、上記全遅延量の中心値に向けて戻り始める。ついに予備系データの位相が現用系データの位相に対して、所定の位相差を持つ状態になったとき、上記メインカウント値γに、上記サブカウント値χを加算し、サブカウント値χを０にリセットする。その後切替スイッチを切り替えて現用系データと、予備系データを切り替える。
【００１０】
以下、本発明を図示の実施の形態について詳細に説明する。
図１は、本発明のビット位相制御装置のブロック図である。
本発明の説明をする前に、本発明によるビット位相制御装置が、構成要素の一つとして配置される、ビット位相同期回路の概要について図を用いて説明する。
図２は、ビット位相同期回路のブロック図である。
図より、ビット位相同期回路は、ビット位相制御装置１と、可変位相遅延部２１と、位相比較部２２と、データ出力制御部２３を備える。
【００１１】
可変位相遅延部２１は、外部から入力データＤinを受け入れて、その位相を遅延させる部分である。その内部に、セレクタＡ１と、セレクタＡ２と、ＤＬＹ−１〜ＤＬＹ−ｎまでｎ個従属接続された遅延線を備える。従属接続された遅延線は、入力データＤinを受け入れてＤＬＹ−１〜ＤＬＹ−ｎまで、遅延時間ｔｄずつ加算して遅延させる。セレクタＡ１と、セレクタＡ２は、従属接続された遅延線の個々の接続部から、それぞれ、遅延時間が加算されたデータＤ０〜Ｄｎの、いずれか一つを受け入れる。このデータの選択は、ビット位相制御装置１の制御に基づいて行われる。このデータをそれぞれ、現用系データＤｒ、または、予備系データＤｐとして出力する。ここで現用系データＤｒとは、実際に受信データとして、ビット位相同期回路から出力される信号である。また予備系データＤｐとは、位相同期制御のために、このビット位相同期回路内部で使われる信号である。後に説明するが、セレクタＡ１と、セレクタＡ２の出力は状況に応じて適宜、現用系データＤｒ、または予備系データＤｐに変更して使われる。
【００１２】
位相比較部２２は、可変位相遅延部２１から、現用系データＤｒ、予備系データＤｐに２分割された入力データＤinと、内部クロックＣＬＫを受け入れて、入力データＤinと内部クロックＣＬＫの位相差を検出する部分である。その内部に、Ｆ−１〜Ｆ−７まで７個のフリップフロップとＥＯ−１〜ＥＯ−３まで３個の排他的論理和回路を備える。フリップフロップＦ−１、Ｆ−３と、フリップフロップＦ−２とＦ−４は、セレクタＡ１とセレクタＡ２から現用系データＤｒまたは、予備系データＤｐを受け入れて、内部クロックＣＬＫのタイミングに併せてデータをラッチする部分である。排他的論理和回路ＥＯ−１〜ＥＯ−３は、上記Ｆ−１〜Ｆ−４がラッチしたデータを比較して、入力データＤinと内部クロックＣＬＫの位相差を検出する部分である。
フリップフロップＦ−５〜Ｆ−７は、上記検出結果をラッチしてビット位相制御装置１へ転送する部分である。
【００１３】
データ出力制御部２３は、ビット位相制御装置１の制御に基づいて、適宜、現用系データＤｒと予備系データＤｐを変更する部分である。更に、ビット位相制御装置１の制御に基づいてデータを１クロック分増加したり削除したり、する部分でもある。
以上の構成、機能、動作は、上記特開平９−２４７１３３号と全く同様である。
ビット位相制御装置１は、本発明による制御装置であり、ビット位相同期回路全体を制御する部分である。
【００１４】
図１に戻って本発明によるビット位相制御装置１の構成について説明する。
図１より、本発明によるビット位相制御装置１は、メインカウンタ１１と、サブカウンタ１２と、切替スイッチ１３と、プラス・マイナス演算器１４と、制御部１５を備える。
【００１５】
メインカウンタ１１は、制御部１５の制御に基づいて、メインカウント値γをセレクタＡ１とセレクタＡ２のうち現用系データを受け持つセレクタ（以後現用系セレクタと記す）とへ転送する。同時に、メインカウント値γをプラス・マイナス演算器１４へも転送する部分である。現用系セレクタに転送されるγを現用系選択信号Ｓｒと定義する。現用系セレクタは、この現用系選択信号Ｓｒを受け入れて、上記Ｄ０〜Ｄｎの中から対応するデータＤγを選択する。遅延線ＤＬＹ−１〜ＤＬＹ−ｎの出力Ｄ１〜Ｄｎは、それぞれ順番にメインカウント数γ（１〜ｎ）に対応させてある。
【００１６】
サブカウンタ１２は、制御部１５の制御に基づいてサブカウント値χをプラス・マイナス演算器１４または、セレクタＡ１とセレクタＡ２のうち予備系データを受け持つセレクタ（以後予備系セレクタと記す）へ転送する部分である。
プラス・マイナス演算器１４は、メインカウンタ１１と、サブカウンタ１２から、それぞれ、メインカウント値γとサブカウント値χを受け入れる。この値から、制御部１５の制御に基づいて、Ｓｐ＝γ±χを演算して予備系セレクタへ転送する部分である。ここでＳｐを予備系選択信号と定義する。
【００１７】
切替スイッチ１３は、制御部１５の制御に基づいて、セレクタＡ１とセレクタＡ２をそれぞれ、現用系セレクタ、あるいは、予備系セレクタに切り替える部分である。
制御部１５は、フリップフロップＦ−５〜Ｆ−７を介して排他的論理和回路ＥＯ−１〜ＥＯ−３が出力する位相比較結果を受け入れてビット位相制御装置全体を制御する部分である。
【００１８】
〈具体例１の動作〉
次に、図を用いて本発明によるビット位相制御装置の制御動作について説明する。前提条件として以下の条件を定める。
即ち、遅延線ＤＬＹ−１〜ＤＬＹ−ｎ（図２）の段数をｎ＝１６とし、その各々の遅延時間ｔｄは等しく、５ｔｄ＝Ｔ（データ１個の時間長）とする。又、クロックＣＬＫ（図２）の１周期は、Ｔに等しくフリップフロップＦ１〜Ｆ４（図２）は、クロックＣＬＫの立上がり部分でラッチするものとする。更に、初期状態では、セレクタＡ１が現用系セレクタとして選択されているものとする。
尚、本発明によるビット位相制御装置によって制御されるビット位相同期回路の動作は、上記特開平９−２４７１３３号と全く同様とする。
【００１９】
図３は、ビット位相制御装置の動作説明図（その１）である。
（ａ）は、クロックＣＬＫ（図２）の連続状態を示している。（ｂ）は、メインカウント値γを表している。横軸上の数値γはそのまま、従属接続された遅延線（図２）個々の接続部から出力されるデータＤ０〜Ｄｎに相当する。上記前提条件によりγの初期値は８に設定される。即ちセレクタＡ１は、データＤ８を受け入れる。（ｃ）は、セレクタＡ１の出力を表している。理解を容易にするためにデータ信号を、HighレベルとLowレベルを繰り返すパルス信号に置き換えて表している（排他的論理和回路ＥＯ−１〜ＥＯ−３によって位相差を検出しているので、この置き換えが可能になる）。（ｄ）はセレクタＡ２の出力を表している。
【００２０】
（ｅ）と（ｆ）は、メインカウント値γを８に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。同様に（ｇ）と（ｈ）、（ｉ）と（ｊ）、（ｋ）と（ｌ）は、χをそれぞれ２、３、４にしたときのセレクタＡ２の出力を表している。（ｍ）と（ｎ）は、メインカウンタ１１（図１）のカウント値γを＋１したとき、即ちセレクタＡ１が、データＤ９を受け入れたときの出力を上記（ａ）〜（ｌ）と、同一時間軸上に表している。
【００２１】
図３の上から順を追ってビット位相制御装置の制御動作について説明する。
位相同期の前提条件を以下のように定める。
即ち、図３上でメインカウント値８に最も近いクロックパルスをＣＬＫ−０とする。このＣＬＫ−０の立上がり部分がデータ出力の中心（時間的に）に一致した状態を位相一致状態、と定める。
更に、初期状態では、セレクタＡ１を現用系セレクタとし、セレクタＡ２を予備系セレクタとして動作しているものとする。
【００２２】
以下に動作をＳ１〜Ｓ１２までの段階に分けて、それぞれ図３の（ａ）〜（ｎ）に対応させて説明する。
Ｓ１．制御部１５（図１）が、切替スイッチ１３（図１）をａに接続し、メインカウンタ１１（図１）をγ＝８に、サブカウンタをχ＝０にリセットして制御を開始する。
この状態では、現用系選択信号Ｓｒ＝８、予備系選択信号Ｓｐ＝８（χ＝０）となる。このとき、セレクタＡ１の出力の位相が、クロックパルス（ＣＬＫ−０）の立上がり部分に対し、データ出力の中心がα（＝−１）進んだ状態であったとする（ｃ）。従って、セレクタＡ２出力の位相もα（＝−１）進んだ状態であり（ｄ）となる。排他的論理和回路ＥＯ−１〜ＥＯ−３（図１）は、フリップフロップＦ１（図１）、Ｆ２（図１）、及び、Ｆ３（図１）、Ｆ４（図１）の出力を監視してその変化点を測定する。Ｆ１（図１）、Ｆ２（図１）の測定点はＣＬＫ−０の立上がり部分であり、Ｆ３、Ｆ４の測定点はＣＬＫ＋１の立上がり部分になる。（ｃ）、（ｄ）では、それぞれ、HighとLowを示している。図上にＨ、Ｌとして示した。
【００２３】
Ｓ２．制御部１５（図１）が、γ＝８のまま、プラス・マイナス演算器１４（図１）を＋（プラス）にして、サブカウンタをχ＝１にする。
Ｓｒ＝８、Ｓｐ＝９になる。その結果セレクタＡ２の出力は１Ｔｄ遅れて（ｅ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化なし。
【００２４】
Ｓ３．制御部１５（図１）が、γ＝８、χ＝１のまま、プラス・マイナス演算器１４（図１）を−（マイナス）にする。
Ｓｒ＝８、Ｓｐ＝７になる。その結果セレクタＡ２の出力は１Ｔｄ進んで（ｆ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化なし。
【００２５】
Ｓ４．制御部１５（図１）が、γ＝８のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝２にする。
Ｓｒ＝８、Ｓｐ＝１０になる。その結果セレクタＡ２の出力は２Ｔｄ遅れて（ｇ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化なし。
【００２６】
Ｓ５．制御部１５（図１）が、γ＝８、χ＝２のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝８、Ｓｐ＝６になる。その結果セレクタＡ２の出力は２Ｔｄ進んで（ｈ）になる。この状態でＦ２、Ｆ４の出力は、それぞれＬ、Ｈとなり変化を検出する。
このとき、制御の一方法としては、制御部１５（図１）が、メインカウント値をγ＋１＝９に変更すると同時に、サブカウント値をχ＝０にリセットして、メインカウント値γ＝９で、上記Ａ２．からの動作を開始する方法がある。
更に、別の方法を示すと、Ｆ２、Ｆ４の出力が、それぞれＬ、Ｈとなり変化を検出した後、制御部１５（図１）は、このときのサブカウント値χ１（＝２）を記憶する。ここでは、後者に従う。
【００２７】
Ｓ６．制御部１５（図１）が、γ＝８のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝３にする。
Ｓｒ＝８、Ｓｐ＝１１になる。その結果セレクタＡ２の出力は３Ｔｄ遅れて（ｉ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化なし。
【００２８】
Ｓ７．制御部１５（図１）が、γ＝８、χ＝３のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝８、Ｓｐ＝５になる。その結果セレクタＡ２の出力は３Ｔｄ進んで（ｊ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＬ、Ｈとなり変化した状態のままである。
【００２９】
Ｓ８．制御部１５（図１）が、γ＝８のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝４にする。
Ｓｒ＝８、Ｓｐ＝１２になる。その結果セレクタＡ２の出力は４Ｔｄ遅れて（ｋ）になる。この状態でＦ２、Ｆ４の出力は、それぞれＬ、Ｈとなり、変化を検出する。制御部１５（図１）はこのときのサブカウント値χ２（＝４）を記憶する。
【００３０】
Ｓ９．制御部１５（図１）が、γ＝８、χ＝４のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝８、Ｓｐ＝４になる。その結果セレクタＡ２の出力は４Ｔｄ進んで（ｌ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＬ、Ｈとなり変化した状態のままである。
【００３１】
Ｓ１０．制御部１５（図１）は、Ｆ２、Ｆ４が変化した時点でのＳｐの変化量から、α＝（１／２）（χ２−χ１）の演算をして、初期状態での、セレクタＡ１の出力とＣＬＫ−０との位相差、αを求める。ここでは、α＝＋１と求まる。Ｓ１１．制御部１５（図１）は、メインカウント値に１加算してγ＝９に変更する。同時にサブカウンタをχ＝０にリセットする。この状態を（ｍ）、（ｎ）に表している。
【００３２】
以上の結果、セレクタＡ１は、データＤ９を受け入れて、位相一致状態を維持して動作することができる。この状態で制御部１５（図１）は、メインカウント値をγ＝９の状態で、サブカウント値χを変動させながら、入力データの位相変化を監視する。何らかの状況変化によって位相差αが発生したときは、上記動作を繰り返して位相一致状態を維持することができる。
【００３３】
次に、上記制御動作中にメインカウント値γが片方に寄りすぎて、セレクタＡ１による位相同期調整ができなくなったときの制御動作について説明する。
図４は、ビット位相制御装置の動作説明図（その２）である。
（ａ）は、クロックＣＬＫ（図２）の連続状態を示している。（ｂ）は、メインカウント値γを表している。横軸上の数値γはそのまま従属接続された遅延線（図２）個々の接続部から出力されるデータＤ０〜Ｄｎに相当する。γ＝３まで変化した状態を想定する。即ちセレクタＡ１は、データＤ３を受け入れている。（ｃ）は、セレクタＡ１の出力を表している。（ｄ）はセレクタＡ２の出力を表している。
【００３４】
（ｅ）と（ｆ）は、メインカウント値γを３に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。同様に（ｇ）と（ｈ）、（ｉ）と（ｊ）は、χをそれぞれ２、３、にしたときのセレクタＡ２の出力を表している。（ｋ）と（ｌ）と（ｍ）と（ｎ）と（ｏ）と（ｐ）は、セレクタＡ２出力を現用系データと予備系データの位相が所定の位相差となるように制御する。この場合、メインカウント値γの増加方向へ動かす制御動作を表している。（ｑ）と（ｒ）は、現用系をセレクタＡ１の出力からセレクタＡ２出力に変更する制御動作を表している。
【００３５】
以下に動作をＳ１〜Ｓ１２までの段階に分けて、それぞれ図３の（ａ）〜（ｒ）に対応させて説明する。
Ｓ１．制御部１５（図１）が、切替スイッチ１３（図１）をａに接続したまま、メインカウンタ１１（図１）をγ＝３の状態で、サブカウンタをχ＝０にリセットして制御を開始する。
この状態では、現用系選択信号Ｓｒ＝３、予備系選択信号Ｓｐ＝３（χ＝０）なので（ｃ）、（ｄ）となる。Ｆ１、Ｆ２はＨ、Ｆ３、Ｆ４はＬを示している。
【００３６】
Ｓ２．制御部１５（図１）が、γ＝３のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝１にする。
Ｓｒ＝３、Ｓｐ＝４になる。その結果セレクタＡ２の出力は１Ｔｄ遅れて（ｅ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化なし。
【００３７】
Ｓ３．制御部１５（図１）が、γ＝３、χ＝１のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝３、Ｓｐ＝２になる。その結果セレクタＡ２の出力は１Ｔｄ進んで（ｆ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化なし。
【００３８】
Ｓ４．制御部１５（図１）が、γ＝３のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝２にする。
Ｓｒ＝３、Ｓｐ＝５になる。その結果セレクタＡ２の出力は２Ｔｄ遅れて（ｇ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化なし。
【００３９】
Ｓ５．制御部１５（図１）が、γ＝３、χ＝２のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝３、Ｓｐ＝１になる。その結果セレクタＡ２の出力は２Ｔｄ進んで（ｈ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化なし。
【００４０】
Ｓ６．制御部１５（図１）が、γ＝３のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝３にする。
Ｓｒ＝３、Ｓｐ＝６になる。その結果セレクタＡ２の出力は３Ｔｄ遅れて（ｉ）になる。この状態でＦ２、Ｆ４の出力は、それぞれＬ、Ｈとなり変化を検出する。
【００４１】
Ｓ７．制御部１５（図１）が、γ＝３、χ＝３のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝３、Ｓｐ＝０になる。その結果セレクタＡ２の出力は３Ｔｄ進んで（ｊ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＬ、Ｈとなり変化を検出する。制御部１５（図１）はこのときのサブカウント値χ１（＝３）を記憶する。同時にＳｐ＝０になり、この点が限界値であることを認識する。
【００４２】
Ｓ８．制御部１５（図１）は、限界値を認識したとき、サブカウント値χ１（＝３）のまま、プラス・マイナス演算器１４を＋にする。その結果セレクタＡ２の出力は（ｋ）になる。この状態は（ｉ）の状態と等しい。
【００４３】
Ｓ９．制御部１５（図１）は、プラス・マイナス演算器１４を＋の状態に維持したまま、サブカウンタをχ＝４にする。この状態は（ｌ）である。
Ｓ１０．同様にして、制御部１５（図１）は、プラス・マイナス演算器１４を＋の状態に維持したまま、サブカウンタをχ＝５にする。この状態は（ｍ）である。
Ｓ１１．同様にして、サブカウンタをχ＝６、７、８とすると、χ＝８で位相関係が変わる（Ｆ３とＦ２の出力データが異なる。）。制御部１５（図１）は、このときのχ２＝８を記憶する。
【００４４】
Ｓ１２．制御部１５（図１）は、χ１、χ２より、β＝（χ２−χ１）＝５を求め、このβにより、サブカウント値をχ＝５にセットする。そして、判定信号Ｓｓをデータ出力制御部２３（図２）へ転送する。データ出力制御部２３（図２）は、内部に備えるビット制御回路２９（図２）が、この判定信号Ｓｓを受け入れたとき現用系データをセレクタＡ１の出力からセレクタＡ２の出力へ切り替える。同時に制御部１５（図１）は、切替スイッチ１３をＢに切り替えてセレクタＡ１とセレクタＡ２を交換する。そのとき、メインカウンタ１１のカウント値にサブカウンタ１２のカウント値χ＝５を加算してγ＝８にする。その後サブカウンタ１２をリセットしてカウント値χ＝０にする。その状態を（ｑ）、（ｒ）に表す。この状態で現用系セレクタと予備系セレクタは、相互に交換されている。以後制御部１５（図１）は、サブカウント値χを変化させ、セレクタＡ１の位相を変動させながら入力データの位相変化を監視する。
【００４５】
以上の動作は、メインカウント値γが０に近づく方向に寄りすぎて、セレクタＡ１による位相同期調整ができなくなったときの制御動作に限定して説明した。メインカウント値γがｎに近づく方向に寄りすぎて、セレクタＡ１による位相同期調整ができなくなる場合も想定できるが、全く同様の動作で対処できるので説明を割愛する。
【００４６】
〈具体例１の効果〉
以上説明したように、上記ビット位相同期回路は、本発明によるビット位相制御装置１を備えることによって、位相同期確立に要する制御時間が短縮される。その結果、位相同期を確立するまでの間、廃棄されるデータ量を減少させることが可能になる。
【００４７】
〈具体例２〉
上記のように、本発明によるビット位相制御装置は、上記可変位相遅延部の遅延量の初期値が、メインカウント値γによって設定された後動作を開始する。この初期値は、通常全遅延量のほぼ中心値に設定される。以上の設定は、送られてくるデータの信号波形が正常であることを前提にして成り立っている。
ところが、伝送系の環境変化等によって、信号波形が正常に維持されない場合も起こり得る。特に信号波形のデューティ比に関して、最大１０％前後の劣化は、通常起こり得る。本具体例の目的は、上記遅延量の初期値をデューティ比の劣化に合わせて初期値補正制御を実施することである。又、デューティ比劣化のない正常なデータに対しても、この初期値補正制御を実施することによってより一層確実なビット位相制御を行うことができる。
【００４８】
この目的を達成するために具体例２によるビット位相制御装置は、以下に記す初期値補正制御を行う。
本具体例によるビット位相制御装置は、メインカウント値γによって全遅延量のほぼ中心値が初期値として設定される。次に、本装置の内部に配置されている制御部は、メインカウント値γを中心にして現用系データに対して、所定の量（以下一例として１に限定して説明する）予備系データの遅延量を交互にγ＋１と、γ−１に切り替える。制御部は、このとき現用系データに対する予備系データの位相変化を監視する。もし位相変化が検出できなければ、メインカウント値γを変更することなく、初期値補正制御を終了する。もし位相変化を検出したときは、メインカウント値γを１増加する。
【００４９】
再度、上記と同様に１増加された後のメインカウント値γを中心にして現用系データに対する予備系データの遅延量を交互にγ＋１と、γ−１に切り替える。このとき、現用系データに対する予備系データの位相を監視する。もし位相変化を検出できなければ、補正制御を終了する。もし位相変化を検出したときは、メインカウント値γを再度１増加する。以下上記と同様の動作を繰り返す。現用系データに対する予備系データの位相変化を検出できなくなったとき初期値補正制御を終了する。
【００５０】
ここで具体例１の動作を振り返ってみる。
具体例１では、位相変化を検出するために、予備系データの遅延量を交互にγ＋１と、γ−１、γ＋２と、γ−２、γ＋３と、γ−３、…と、変化させて位相変化を検出するまで続けた。この動作の差異がなぜ必要とされるかについては、動作の説明の最後のところで図を用いて詳細に説明する。
【００５１】
以下に、図を用いて初期値補正制御の詳細について説明する。
前提条件として以下の条件を定める。
即ち、遅延線ＤＬＹ−１〜ＤＬＹ−ｎ（図２）の段数をｎ＝１６とし、その各々の遅延時間ｔｄは等しく、５ｔｄ＝Ｔ（データ１個の時間長）とする。又、クロックＣＬＫ（図２）の１周期は、Ｔに等しくフリップフロップＦ１〜Ｆ４（図２）は、クロックＣＬＫの立上がり部分でラッチするものとする。更に、初期状態では、セレクタＡ１が現用系セレクタとして選択されているものとする。
尚、本発明によるビット位相制御装置によって制御されるビット位相同期回路の動作は、上記特開平９−２４７１３３号と全く同様とする。以上の条件は具体例１と同様である。
【００５２】
図５は、初期値補正制御の動作説明図（その１）である。
デューティ比劣化のない正常なデータの場合を表している。
（ａ）は、クロックＣＬＫ（図２）の連続状態を示している。（ｂ）は、メインカウント値γを表している。横軸上の数値γはそのまま、従属接続された遅延線（図２）個々の接続部から出力されるデータＤ０〜Ｄｎに相当する。γの初期値は８に設定される。即ちセレクタＡ１は、データＤ８を受け入れる。（ｃ）は、セレクタＡ１の出力を表している。理解を容易にするためにデータ信号を、HighレベルとLowレベルを繰り返すパルス信号に置き換えて表している（排他的論理和回路ＥＯ−１〜ＥＯ−３によって位相差を検出しているので、この置き換えが可能になる）。（ｄ）はセレクタＡ２の出力を表している。
【００５３】
（ｅ）と（ｆ）は、メインカウント値γを８に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。（ｇ）は、初期値補正制御終了時のセレクタＡ１の出力を表している。（ａ）〜（ｇ）は、同一時間軸上に表されている。
図５の上から順を追ってビット位相制御装置の制御動作について説明する。
図５は、初期値γ＝８のとき、セレクタＡ１の出力の中点（図上に○で示した位置）がクロックＣＬＫ−０の立上がり時点と一致している場合を表している（ｃ）。
図の上から順を追って初期値補正制御の動作について説明する。
【００５４】
以下に動作をＳ１〜Ｓ１２までの段階に分けて、それぞれ図５の（ａ）〜（ｇ）に対応させて説明する。
Ｓ１．制御部１５（図１）が、切替スイッチ１３（図１）をａに接続し、メインカウンタ１１（図１）をγ＝８に、サブカウンタをχ＝０にリセットして初期値を設定する。
この状態では、現用系選択信号Ｓｒ＝８、予備系選択信号Ｓｐ＝８（χ＝０）となる。このとき、セレクタＡ１の出力の位相が、クロックパルス（ＣＬＫ−０）の立上がり部分と、データ出力の中心が一致した状態であったとする（ｃ）。従って、セレクタＡ２出力の位相もクロックパルス（ＣＬＫ−０）の立上がり部分と、データ出力の中心が一致した状態（ｄ）となる。排他的論理和回路ＥＯ−１〜ＥＯ−３（図１）は、フリップフロップＦ１（図１）、Ｆ２（図１）、及び、Ｆ３（図１）、Ｆ４（図１）の出力を監視してその変化を検出する。Ｆ１、Ｆ２の測定点はＣＬＫ−０の立上がり部分であり、Ｆ３、Ｆ４の測定点はＣＬＫ＋１の立上がり部分になる。尚参考までに、ＣＬＫ−１の立上がり部分を表すＦ０を示した。Ｆ０の仮想測定点は、Ｆ１（図１）、Ｆ２（図１）の入力である。それぞれ、図上にＨ（ｈｉｇｈ）、Ｌ（ｌｏｗ）として示した。
【００５５】
Ｓ２．制御部１５（図１）が、γ＝８のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝１にする。
Ｓｒ＝８、Ｓｐ＝９になる。その結果セレクタＡ２の出力は１Ｔｄ遅れて（ｅ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化なし。
Ｓ３．制御部１５（図１）が、γ＝８、χ＝１のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝８、Ｓｐ＝７になる。その結果セレクタＡ２の出力は１Ｔｄ進んで（ｆ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化なし。
Ｓ４．γ＝８を中心にして遅延量を±１変化させても位相変化が検出されなかったので制御部１５（図１）は、初期値補正の必要なしと判断して、γ＝８のまま具体例１の動作へ移行する。
【００５６】
図６は、初期値補正制御の動作説明図（その２）である。
デューティ比劣化のない正常なデータの場合を表している。
（ａ）は、クロックＣＬＫ（図２）の連続状態を示している。（ｂ）は、メインカウント値γを表している。横軸上の数値γはそのまま、従属接続された遅延線（図２）個々の接続部から出力されるデータＤ０〜Ｄｎに相当する。γの初期値は８に設定される。即ちセレクタＡ１は、データＤ８を受け入れる。（ｃ）は、セレクタＡ１の出力を表している。（ｄ）はセレクタＡ２の出力を表している。（ｅ）と（ｆ）は、メインカウント値γを８に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。（ｇ）は、初期値補正制御終了時のセレクタＡ１の出力を表している。（ａ）〜（ｇ）は、同一時間軸上に表されている。図６の上から順を追ってビット位相制御装置の制御動作について説明する。
【００５７】
Ｓ１．制御部１５（図１）が、切替スイッチ１３（図１）をａに接続し、メインカウンタ１１（図１）をγ＝８に、サブカウンタをχ＝０にリセットして初期値を設定する。
この状態では、現用系選択信号Ｓｒ＝８、予備系選択信号Ｓｐ＝８（χ＝０）となる。このとき、セレクタＡ１の出力の位相が、クロックパルス（ＣＬＫ−０）の立上がり部分よりも、データ出力の中心がα（＝−１）進んだ状態であったとする（ｃ）。従って、セレクタＡ２出力の位相もクロックパルス（ＣＬＫ−０）の立上がり部分と、データ出力の中心がα（＝−１）進んだ状態（ｄ）となる。
【００５８】
Ｓ２．制御部１５（図１）が、γ＝８のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝１にする。
Ｓｒ＝８、Ｓｐ＝９になる。その結果セレクタＡ２の出力は１Ｔｄ遅れて（ｅ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化なし。
Ｓ３．制御部１５（図１）が、γ＝８、χ＝１のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝８、Ｓｐ＝７になる。その結果セレクタＡ２の出力は１Ｔｄ進んで（ｆ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化なし。
Ｓ４．γ＝８を中心にして遅延量を±１変化させても位相変化が検出されなかったので制御部１５（図１）は、初期値補正の必要なしと判断して、γ＝８のまま具体例１の動作へ移行する。
【００５９】
図７は、初期値補正制御の動作説明図（その３）である。
デューティ比劣化のない正常なデータの場合を表している。
（ａ）は、クロックＣＬＫ（図２）の連続状態を示している。（ｂ）は、メインカウント値γを表している。横軸上の数値γはそのまま、従属接続された遅延線（図２）個々の接続部から出力されるデータＤ０〜Ｄｎに相当する。γの初期値は８に設定される。即ちセレクタＡ１は、データＤ８を受け入れる。（ｃ）は、セレクタＡ１の出力を表している。（ｄ）はセレクタＡ２の出力を表している。（ｅ）と（ｆ）は、メインカウント値γを８に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。
【００６０】
（ｇ）は、メインカウント値γを１増加してγ＝９に初期値補正制御したときのセレクタＡ１の出力を表している。
（ｈ）と（ｉ）は、メインカウント値γを８に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。（ｊ）は、初期値補正制御終了時のセレクタＡ１の出力を表している。（ａ）〜（ｊ）は、同一時間軸上に表されている。図７の上から順を追ってビット位相制御装置の制御動作について説明する。
【００６１】
Ｓ１．制御部１５（図１）が、切替スイッチ１３（図１）をａに接続し、メインカウンタ１１（図１）をγ＝８に、サブカウンタをχ＝０にリセットして初期値を設定する。
この状態では、現用系選択信号Ｓｒ＝８、予備系選択信号Ｓｐ＝８（χ＝０）となる。このとき、セレクタＡ１の出力の位相が、クロックパルス（ＣＬＫ−０）の立上がり部分よりも、データ出力の中心がα（＝−２）進んだ状態であったとする（ｃ）。従って、セレクタＡ２出力の位相もクロックパルス（ＣＬＫ−０）の立上がり部分と、データ出力の中心がα（＝−２）進んだ状態（ｄ）となる。
【００６２】
Ｓ２．制御部１５（図１）が、γ＝８のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝１にする。
Ｓｒ＝８、Ｓｐ＝９になる。その結果セレクタＡ２の出力は１Ｔｄ遅れて（ｅ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化なし。
Ｓ３．制御部１５（図１）が、γ＝８、χ＝１のまま、プラス・マイナス演算器１４（図１）を−にする。Ｓｒ＝８、Ｓｐ＝７になる。その結果セレクタＡ２の出力は１Ｔｄ進んで（ｆ）になる。この状態でＦ２、Ｆ４の出力は、それぞれＬ、Ｈとなり変化する。
Ｓ４．制御部１５（図１）は、メインカウント値を１増加してγ＝９にする（ｇ）。
【００６３】
Ｓ５．制御部１５（図１）が、γ＝９のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝１にする。
Ｓｒ＝９、Ｓｐ＝１０になる。その結果セレクタＡ２の出力は（ｇ）と比較して１Ｔｄ遅れて（ｈ）になる。この状態でＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり（ｇ）と比較して変化なし。
Ｓ６．制御部１５（図１）が、γ＝９、χ＝１のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝９、Ｓｐ＝８になる。その結果セレクタＡ２の出力は（ｇ）と比較して１Ｔｄ進んで（ｉ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり（ｇ）と比較して変化なし。
Ｓ７．γ＝９を中心にして遅延量を±１変化させても位相変化が検出されなかったので制御部１５（図１）は、初期値補正の必要なしと判断して、γ＝９のまま具体例１の動作へ移行する。
【００６４】
図８は、初期値補正制御の動作説明図（その４）である。
デューティ比劣化のない正常なデータの場合を表している。
（ａ）は、クロックＣＬＫ（図２）の連続状態を示している。（ｂ）は、メインカウント値γを表している。横軸上の数値γはそのまま、従属接続された遅延線（図２）個々の接続部から出力されるデータＤ０〜Ｄｎに相当する。γの初期値は８に設定される。即ちセレクタＡ１は、データＤ８を受け入れる。（ｃ）は、セレクタＡ１の出力を表している。（ｄ）はセレクタＡ２の出力を表している。（ｅ）と（ｆ）は、メインカウント値γを８に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。
【００６５】
（ｇ）は、メインカウント値γを１増加してγ＝９に初期値補正制御したときのセレクタＡ１の出力を表している。
（ｈ）と（ｉ）は、メインカウント値γを８に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。（ｊ）は、メインカウント値γを更に１増加してγ＝１０に初期値補正制御したときのセレクタＡ１の出力を表している。（ｋ）と（ｌ）は、メインカウント値γを１０に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。（ｍ）は、初期値補正制御終了時のセレクタＡ１の出力を表している。（ａ）〜（ｊ）は、同一時間軸上に表されている。図８の上から順を追ってビット位相制御装置の制御動作について説明する。
【００６６】
Ｓ１．制御部１５（図１）が、切替スイッチ１３（図１）をａに接続し、メインカウンタ１１（図１）をγ＝８に、サブカウンタをχ＝０にリセットして初期値を設定する。
この状態では、現用系選択信号Ｓｒ＝８、予備系選択信号Ｓｐ＝８（χ＝０）となる。このとき、セレクタＡ１の出力の位相が、クロックパルス（ＣＬＫ−０）の立上がり部分よりも、データ出力の中心がα（＝−３）進んだ状態であったとする（ｃ）。従って、セレクタＡ２出力の位相もクロックパルス（ＣＬＫ−０）の立上がり部分と、データ出力の中心がα（＝−３）進んだ状態（ｄ）となる。
【００６７】
Ｓ２．制御部１５（図１）が、γ＝８のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝１にする。
Ｓｒ＝８、Ｓｐ＝９になる。その結果セレクタＡ２の出力は１Ｔｄ遅れて（ｅ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化する。
Ｓ３．制御部１５（図１）が、γ＝８、χ＝１のまま、プラス・マイナス演算器１４（図１）を−にする。Ｓｒ＝８、Ｓｐ＝７になる。その結果セレクタＡ２の出力は１Ｔｄ進んで（ｆ）になる。この状態でＦ２、Ｆ４の出力は、それぞれＬ、Ｈとなり変化しない。
Ｓ４．制御部１５（図１）は、メインカウント値を１増加してγ＝９にする（ｇ）。
【００６８】
Ｓ５．制御部１５（図１）が、γ＝９のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝１にする。
Ｓｒ＝９、Ｓｐ＝１０になる。その結果セレクタＡ２の出力は（ｇ）と比較して１Ｔｄ遅れて（ｈ）になる。この状態でＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり（ｇ）と比較して変化なし。
Ｓ６．制御部１５（図１）が、γ＝９、χ＝１のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝９、Ｓｐ＝８になる。その結果セレクタＡ２の出力は（ｇ）と比較して１Ｔｄ進んで（ｉ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＬ、Ｈとなり（ｇ）と比較して変化する。
Ｓ７．制御部１５（図１）は、メインカウント値を更に１増加してγ＝１０にする（ｊ）。
【００６９】
Ｓ８．制御部１５（図１）が、γ＝１０のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝１にする。
Ｓｒ＝１０、Ｓｐ＝１１になる。その結果セレクタＡ２の出力は（ｊ）と比較して１Ｔｄ遅れて（ｋ）になる。この状態でＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり（ｇ）と比較して変化なし。
Ｓ９．制御部１５（図１）が、γ＝１０、χ＝１のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝１０、Ｓｐ＝９になる。その結果セレクタＡ２の出力は（ｊ）と比較して１Ｔｄ進んで（ｌ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり（ｊ）と比較して変化なし。
Ｓ１０．γ＝１０を中心にして遅延量を±１変化させても位相変化が検出されなかったので制御部１５（図１）は、初期値補正の必要なしと判断して、γ＝１０のまま具体例１の動作へ移行する。
【００７０】
図９は、初期値補正制御の動作説明図（その５）である。
デューティ比劣化のない正常なデータの場合を表している。
（ａ）は、クロックＣＬＫ（図２）の連続状態を示している。（ｂ）は、メインカウント値γを表している。横軸上の数値γはそのまま、従属接続された遅延線（図２）個々の接続部から出力されるデータＤ０〜Ｄｎに相当する。γの初期値は８に設定される。即ちセレクタＡ１は、データＤ８を受け入れる。（ｃ）は、セレクタＡ１の出力を表している。（ｄ）はセレクタＡ２の出力を表している。（ｅ）と（ｆ）は、メインカウント値γを８に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。（ｇ）は、初期値補正制御終了時のセレクタＡ１の出力を表している。（ａ）〜（ｇ）は、同一時間軸上に表されている。図９の上から順を追ってビット位相制御装置の制御動作について説明する。
【００７１】
Ｓ１．制御部１５（図１）が、切替スイッチ１３（図１）をａに接続し、メインカウンタ１１（図１）をγ＝８に、サブカウンタをχ＝０にリセットして初期値を設定する。
この状態では、現用系選択信号Ｓｒ＝８、予備系選択信号Ｓｐ＝８（χ＝０）となる。このとき、セレクタＡ１の出力の位相が、クロックパルス（ＣＬＫ−０）の立上がり部分よりも、データ出力の中心がα（＝−４）進んだ状態であったとする（ｃ）。従って、セレクタＡ２出力の位相もクロックパルス（ＣＬＫ−０）の立上がり部分と、データ出力の中心がα（＝−４）進んだ状態（ｄ）となる。
【００７２】
Ｓ２．制御部１５（図１）が、γ＝８のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝１にする。
Ｓｒ＝８、Ｓｐ＝９になる。その結果セレクタＡ２の出力は１Ｔｄ遅れて（ｅ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＬ、Ｈとなり変化なし。
Ｓ３．制御部１５（図１）が、γ＝８、χ＝１のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝８、Ｓｐ＝７になる。その結果セレクタＡ２の出力は１Ｔｄ進んで（ｆ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＬ、Ｈとなり変化なし。
Ｓ４．γ＝８を中心にして遅延量を±１変化させても位相変化が検出されなかったので制御部１５（図１）は、初期値補正の必要なしと判断して、γ＝８のまま具体例１の動作へ移行する。
【００７３】
以上初期値をγ＝８に設定した場合において、セレクタＡ１の出力の中点（図上に○で示した位置）がクロックＣＬＫ−０の立上がり時点と一致している場合（α＝０に相当する）、セレクタＡ１の出力の中点（図上に○で示した位置）がクロックＣＬＫ−０の立上がり時点よりα（α＝−１、α＝−２、α＝−３、α＝−４）進んでいる場合について説明した。
ここでクロックＣＬＫ−０、クロックＣＬＫ−１、クロックＣＬＫ−２、は連続して送られて来るクロックパルスであり、前提条件から、その繰り返し周期はγ＝５に相当する。従って、セレクタＡ１の出力の中点（図上に○で示した位置）とクロックＣＬＫ−０の立上がり時点の全ての位相差は、上記α＝０からα＝−４の、いずれかの状態に等しい。例えばα＝−６の状態は、比較するクロックパルスをＣＬＫ−１に変更することによってα＝−１の状態と等しくなる。
【００７４】
即ち、上記のように、初期値は、メインカウント値γを中心にした現用系データに対して、予備系データの位相差を交互にγ＋１と、γ−１に切り替えて、位相変化が検出されなくなるまでカウント値γを段階的に増加させることによって補正される。
以上で、デューティ比劣化のない正常なデータに対する初期値補正制御についての説明を終了したので、次にデューティ比が劣化しているデータに対する初期値補正制御について説明する。
【００７５】
図１０は、初期値補正制御の動作説明図（その６）である。
次にデューティ比が劣化しているデータの場合を表している。
前提条件として、データの幅が、遅延線１個分に相当する時間劣化しているものとする。その劣化部分は、（ｃ）の斜線部で表されている。
（ａ）は、クロックＣＬＫ（図２）の連続状態を示している。（ｂ）は、メインカウント値γを表している。
【００７６】
横軸上の数値γはそのまま、従属接続された遅延線（図２）個々の接続部から出力されるデータＤ０〜Ｄｎに相当する。γの初期値は８に設定される。即ちセレクタＡ１は、データ８を受け入れる。（ｃ）は、セレクタＡ１の出力を表している。（ｄ）はセレクタＡ２の出力を表している。（ｅ）と（ｆ）は、メインカウント値γを８に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。（ｇ）は、初期値補正制御終了時のセレクタＡ１の出力を表している。（ａ）〜（ｇ）は、同一時間軸上に表されている。図１０の上から順を追って位相制御装置の制御動作について説明する。
【００７７】
Ｓ１．制御部１５（図１）が、切替スイッチ１３（図１）をａに接続し、メインカウンタ１１（図１）をγ＝８に、サブカウンタをχ＝０にリセットして初期値を設定する。
この状態では、現用系選択信号Ｓｒ＝８、予備系選択信号Ｓｐ＝８（χ＝０）となる。このとき、セレクタＡ１の出力の位相が、クロックパルス（ＣＬＫ−０）の立上がり部分よりも、データ出力の中心がα（＝−０．５）進んだ状態であったとする（ｃ）。従って、セレクタＡ２出力の位相もクロックパルス（ＣＬＫ−０）の立上がり部分と、データ出力の中心がα（＝−０．５）進んだ状態（ｄ）となる。
【００７８】
Ｓ２．制御部１５（図１）が、γ＝８のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝１にする。
Ｓｒ＝８、Ｓｐ＝９になる。その結果セレクタＡ２の出力は１Ｔｄ遅れて（ｅ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化なし。
Ｓ３．制御部１５（図１）が、γ＝８、χ＝１のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝８、Ｓｐ＝７になる。その結果セレクタＡ２の出力は１Ｔｄ進んで（ｆ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化なし。
Ｓ４．γ＝８を中心にして遅延量を±１変化させても位相変化が検出されなかったので制御部１５（図１）は、初期値補正の必要なしと判断して、γ＝８のまま具体例１の動作へ移行する。
【００７９】
図１１は、初期値補正制御の動作説明図（その７）である。
デューティ比が劣化しているデータの場合を表している。
前提条件として、データの幅が、遅延線１個分に相当する時間劣化しているものとする。その劣化部分は、（ｃ）の斜線部で表されている。
（ａ）は、クロックＣＬＫ（図２）の連続状態を示している。（ｂ）は、メインカウント値γを表している。横軸上の数値γはそのまま、従属接続された遅延線（図２）個々の接続部から出力されるデータＤ０〜Ｄｎに相当する。γの初期値は８に設定される。即ちセレクタＡ１は、データＤ８を受け入れる。（ｃ）は、セレクタＡ１の出力を表している。（ｄ）は、セレクタＡ２の出力を表している。（ｅ）と（ｆ）は、メインカウント値γを８に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。
【００８０】
（ｇ）は、メインカウント値γを１増加してγ＝９に初期値補正制御したときのセレクタＡ１の出力を表している。
（ｈ）と（ｉ）は、メインカウント値γを８に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。（ｊ）は、初期値補正制御終了時のセレクタＡ１の出力を表している。（ａ）〜（ｊ）は、同一時間軸上に表されている。図１１の上から順を追ってビット位相制御装置の制御動作について説明する。
【００８１】
Ｓ１．制御部１５（図１）が、切替スイッチ１３（図１）をａに接続し、メインカウンタ１１（図１）をγ＝８に、サブカウンタをχ＝０にリセットして初期値を設定する。
この状態では、現用系選択信号Ｓｒ＝８、予備系選択信号Ｓｐ＝８（χ＝０）となる。このとき、セレクタＡ１の出力の位相が、クロックパルス（ＣＬＫ−０）の立上がり部分よりも、データ出力の中心がα（＝−１．５）進んだ状態であったとする（ｃ）。従って、セレクタＡ２出力の位相もクロックパルス（ＣＬＫ−０）の立上がり部分と、データ出力の中心がα（＝−１．５）進んだ状態（ｄ）となる。
【００８２】
Ｓ２．制御部１５（図１）が、γ＝８のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝１にする。
Ｓｒ＝８、Ｓｐ＝９になる。その結果セレクタＡ２の出力は１Ｔｄ遅れて（ｅ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化なし。
Ｓ３．制御部１５（図１）が、γ＝８、χ＝１のまま、プラス・マイナス演算器１４（図１）を−にする。Ｓｒ＝８、Ｓｐ＝７になる。その結果セレクタＡ２の出力は１Ｔｄ進んで（ｆ）になる。この状態でＦ２、Ｆ４の出力は、それぞれＬ、Ｌとなり変化する。
Ｓ４．制御部１５（図１）は、メインカウント値を１増加してγ＝９にする（ｇ）。
【００８３】
Ｓ５．制御部１５（図１）が、γ＝９のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝１にする。
Ｓｒ＝９、Ｓｐ＝１０になる。その結果セレクタＡ２の出力は（ｇ）と比較して１Ｔｄ遅れて（ｈ）になる。この状態でＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり（ｇ）と比較して変化なし。
Ｓ６．制御部１５（図１）が、γ＝９、χ＝１のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝９、Ｓｐ＝８になる。その結果セレクタＡ２の出力は（ｇ）と比較して１Ｔｄ進んで（ｉ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり（ｇ）と比較して変化なし。
Ｓ７．γ＝９を中心にして遅延量を±１変化させても位相変化が検出されなかったので制御部１５（図１）は、初期値補正の必要なしと判断して、γ＝９のまま具体例１の動作へ移行する。
【００８４】
図１２は、初期値補正制御の動作説明図（その８）である。
デューティ比が劣化しているデータの場合を表している。
前提条件として、データの幅が、遅延線１個分に相当する時間劣化しているものとする。その劣化部分は、（ｃ）の斜線部で表されている。
【００８５】
（ａ）は、クロックＣＬＫ（図２）の連続状態を示している。（ｂ）は、メインカウント値γを表している。横軸上の数値γはそのまま、従属接続された遅延線（図２）個々の接続部から出力されるデータＤ０〜Ｄｎに相当する。γの初期値は８に設定される。即ちセレクタＡ１は、データＤ８を受け入れる。（ｃ）は、セレクタＡ１の出力を表している。（ｄ）は、セレクタＡ２の出力を表している。（ｅ）と（ｆ）は、メインカウント値γを８に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。
【００８６】
（ｇ）は、メインカウント値γを１増加してγ＝９に初期値補正制御したときのセレクタＡ１の出力を表している。
（ｈ）と（ｉ）は、メインカウント値γを８に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。（ｊ）は、メインカウント値γを更に１増加してγ＝１０に初期値補正制御したときのセレクタＡ１の出力を表している。（ｋ）と（ｌ）は、メインカウント値γを１０に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。（ｍ）は、初期値補正制御終了時のセレクタＡ１の出力を表している。（ａ）〜（ｊ）は、同一時間軸上に表されている。図１２の上から順を追ってビット位相制御装置の制御動作について説明する。
【００８７】
Ｓ１．制御部１５（図１）が、切替スイッチ１３（図１）をａに接続し、メインカウンタ１１（図１）をγ＝８に、サブカウンタをχ＝０にリセットして初期値を設定する。
この状態では、現用系選択信号Ｓｒ＝８、予備系選択信号Ｓｐ＝８（χ＝０）となる。このとき、セレクタＡ１の出力の位相が、クロックパルス（ＣＬＫ−０）の立上がり部分よりも、データ出力の中心がα（＝−２．５）進んだ状態であったとする（ｃ）。従って、セレクタＡ２出力の位相もクロックパルス（ＣＬＫ−０）の立上がり部分と、データ出力の中心がα（＝−２．５）進んだ状態（ｄ）となる。
【００８８】
Ｓ２．制御部１５（図１）が、γ＝８のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝１にする。
Ｓｒ＝８、Ｓｐ＝９になる。その結果セレクタＡ２の出力は１Ｔｄ遅れて（ｅ）になる。この状態でＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化する。
Ｓ３．制御部１５（図１）が、γ＝８、χ＝１のまま、プラス・マイナス演算器１４（図１）を−にする。Ｓｒ＝８、Ｓｐ＝７になる。その結果セレクタＡ２の出力は１Ｔｄ進んで（ｆ）になる。この状態でＦ２、Ｆ４の出力は、それぞれＬ、Ｈとなり変化する。
Ｓ４．制御部１５（図１）は、メインカウント値を１増加してγ＝９にする（ｇ）。
【００８９】
Ｓ５．制御部１５（図１）が、γ＝９のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝１にする。
Ｓｒ＝９、Ｓｐ＝１０になる。その結果セレクタＡ２の出力は（ｇ）と比較して１Ｔｄ遅れて（ｈ）になる。この状態でＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり（ｇ）と比較して変化なし。
Ｓ６．制御部１５（図１）が、γ＝９、χ＝１のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝９、Ｓｐ＝８になる。その結果セレクタＡ２の出力は（ｇ）と比較して１Ｔｄ進んで（ｉ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＬ、Ｌとなり（ｇ）と比較して変化する。
Ｓ７．制御部１５（図１）は、メインカウント値を更に１増加してγ＝１０にする（ｊ）。
【００９０】
Ｓ８．制御部１５（図１）が、γ＝１０のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝１にする。
Ｓｒ＝１０、Ｓｐ＝１１になる。その結果セレクタＡ２の出力は（ｊ）と比較して１Ｔｄ遅れて（ｋ）になる。この状態でＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり（ｊ）と比較して変化なし。
Ｓ９．制御部１５（図１）が、γ＝１０、χ＝１のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝１０、Ｓｐ＝９になる。その結果セレクタＡ２の出力は（ｊ）と比較して１Ｔｄ進んで（ｌ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり（ｊ）と比較して変化なし。
Ｓ１０．γ＝１０を中心にして遅延量を±１変化させても位相変化が検出されなかったので制御部１５（図１）は、初期値補正の必要なしと判断して、γ＝１０のまま具体例１の動作へ移行する。
【００９１】
図１３は、初期値補正制御の動作説明図（その９）である。
デューティ比が劣化しているデータの場合を表している。
前提条件として、データの幅が、遅延線１個分に相当する時間劣化しているものとする。その劣化部分は、（ｃ）の斜線部で表されている。
【００９２】
（ａ）は、クロックＣＬＫ（図２）の連続状態を示している。（ｂ）は、メインカウント値γを表している。横軸上の数値γはそのまま、従属接続された遅延線（図２）個々の接続部から出力されるデータＤ０〜Ｄｎに相当する。γの初期値は８に設定される。即ちセレクタＡ１は、データＤ８を受け入れる。（ｃ）は、セレクタＡ１の出力を表している。（ｄ）は、セレクタＡ２の出力を表している。（ｅ）と（ｆ）は、メインカウント値γを８に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。
【００９３】
（ｇ）は、メインカウント値γを１増加してγ＝９に初期値補正制御したときのセレクタＡ１の出力を表している。
（ｈ）と（ｉ）は、メインカウント値γを８に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。（ｊ）は、メインカウント値γを更に１増加してγ＝１０に初期値補正制御したときのセレクタＡ１の出力を表している。（ｋ）と（ｌ）は、メインカウント値γを１０に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。（ｍ）は、メインカウント値γを更に１増加してγ＝１１に初期値補正制御したときのセレクタＡ１の出力を表している。（ｎ）と（ｏ）は、メインカウント値γを１１に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。（ｐ）は、初期値補正制御終了時のセレクタＡ１の出力を表している。（ａ）〜（ｐ）は、同一時間軸上に表されている。図１３の上から順を追ってビット位相制御装置の制御動作について説明する。
【００９４】
Ｓ１．制御部１５（図１）が、切替スイッチ１３（図１）をａに接続し、メインカウンタ１１（図１）をγ＝８に、サブカウンタをχ＝０にリセットして初期値を設定する。
この状態では、現用系選択信号Ｓｒ＝８、予備系選択信号Ｓｐ＝８（χ＝０）となる。このとき、セレクタＡ１の出力の位相が、クロックパルス（ＣＬＫ−０）の立上がり部分よりも、データ出力の中心がα（＝−３．５）進んだ状態であったとする（ｃ）。従って、セレクタＡ２出力の位相もクロックパルス（ＣＬＫ−０）の立上がり部分と、データ出力の中心がα（＝−３．５）進んだ状態（ｄ）となる。
【００９５】
Ｓ２．制御部１５（図１）が、γ＝８のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝１にする。
Ｓｒ＝８、Ｓｐ＝９になる。その結果セレクタＡ２の出力は１Ｔｄ遅れて（ｅ）になる。この状態でＦ２、Ｆ４の出力は、それぞれＬ、Ｌとなり変化する。
Ｓ３．制御部１５（図１）が、γ＝８、χ＝１のまま、プラス・マイナス演算器１４（図１）を−にする。Ｓｒ＝８、Ｓｐ＝７になる。その結果セレクタＡ２の出力は１Ｔｄ進んで（ｆ）になる。この状態でＦ２、Ｆ４の出力は、それぞれＬ、Ｈとなり変化しない。
Ｓ４．制御部１５（図１）は、メインカウント値を１増加してγ＝９にする（ｇ）。
【００９６】
Ｓ５．制御部１５（図１）が、γ＝９のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝１にする。
Ｓｒ＝９、Ｓｐ＝１０になる。その結果セレクタＡ２の出力は（ｇ）と比較して１Ｔｄ遅れて（ｈ）になる。この状態でＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり（ｇ）と比較して変化する。
Ｓ６．制御部１５（図１）が、γ＝９、χ＝１のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝９、Ｓｐ＝８になる。その結果セレクタＡ２の出力は（ｇ）と比較して１Ｔｄ進んで（ｉ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＬ、Ｈとなり（ｇ）と比較して変化する。
Ｓ７．制御部１５（図１）は、メインカウント値を更に１増加してγ＝１０にする（ｊ）。
【００９７】
Ｓ８．制御部１５（図１）が、γ＝１０のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝１にする。
Ｓｒ＝１０、Ｓｐ＝１１になる。その結果セレクタＡ２の出力は（ｊ）と比較して１Ｔｄ遅れて（ｋ）になる。この状態でＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり（ｊ）と比較して変化なし。
Ｓ９．制御部１５（図１）が、γ＝１０、χ＝１のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝１０、Ｓｐ＝９になる。その結果セレクタＡ２の出力は（ｊ）と比較して１Ｔｄ進んで（ｌ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＬ、Ｌとなり（ｊ）と比較して変化する。
【００９８】
Ｓ１０．制御部１５（図１）は、メインカウント値を更に１増加してγ＝１１にする（ｍ）。
Ｓ１１．制御部１５（図１）が、γ＝１１のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝１にする。
Ｓｒ＝１１、Ｓｐ＝１０になる。その結果セレクタＡ２の出力は（ｍ）と比較して１Ｔｄ遅れて（ｎ）になる。この状態でＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり（ｍ）と比較して変化なし。
【００９９】
Ｓ１２．制御部１５（図１）が、γ＝１１、χ＝１のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝１１、Ｓｐ＝１０になる。その結果セレクタＡ２の出力は（ｍ）と比較して１Ｔｄ進んで（ｏ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり（ｍ）と比較して変化なし。
Ｓ１３．γ＝１１を中心にして遅延量を±１変化させても位相変化が検出されなかったので制御部１５（図１）は、初期値補正の必要なしと判断して、γ＝１１のまま具体例１の動作へ移行する。
【０１００】
図１４は、初期値補正制御の動作説明図（その１０）である。
デューティ比が劣化しているデータの場合を表している。
前提条件として、データの幅が、遅延線１個分に相当する時間劣化しているものとする。その劣化部分は、（ｃ）の斜線部で表されている。
【０１０１】
（ａ）は、クロックＣＬＫ（図２）の連続状態を示している。（ｂ）は、メインカウント値γを表している。横軸上の数値γはそのまま、従属接続された遅延線（図２）個々の接続部から出力されるデータＤ０〜Ｄｎに相当する。γの初期値は８に設定される。即ちセレクタＡ１は、データＤ８を受け入れる。（ｃ）は、セレクタＡ１の出力を表している。（ｄ）は、セレクタＡ２の出力を表している。（ｅ）と（ｆ）は、メインカウント値γを８に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。（ｇ）は、初期値補正制御終了時のセレクタＡ１の出力を表している。（ａ）〜（ｇ）は、同一時間軸上に表されている。図１４の上から順を追ってビット位相制御装置の制御動作について説明する。
【０１０２】
Ｓ１．制御部１５（図１）が、切替スイッチ１３（図１）をａに接続し、メインカウンタ１１（図１）をγ＝８に、サブカウンタをχ＝０にリセットして初期値を設定する。
この状態では、現用系選択信号Ｓｒ＝８、予備系選択信号Ｓｐ＝８（χ＝０）となる。このとき、セレクタＡ１の出力の位相が、クロックパルス（ＣＬＫ−０）の立上がり部分よりも、データ出力の中心がα（＝−４．５）進んだ状態であったとする（ｃ）。従って、セレクタＡ２出力の位相もクロックパルス（ＣＬＫ−０）の立上がり部分と、データ出力の中心がα（＝−４．５）進んだ状態（ｄ）となる。
【０１０３】
Ｓ２．制御部１５（図１）が、γ＝８のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝１にする。
Ｓｒ＝８、Ｓｐ＝９になる。その結果セレクタＡ２の出力は１Ｔｄ遅れて（ｅ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＬ、Ｈとなり変化なし。Ｓ３．制御部１５（図１）が、γ＝８、χ＝１のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝８、Ｓｐ＝７になる。その結果セレクタＡ２の出力は１Ｔｄ進んで（ｆ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＬ、Ｈとなり変化なし。
Ｓ４．γ＝８を中心にして遅延量を±１変化させても位相変化が検出されなかったので制御部１５（図１）は、初期値補正の必要なしと判断して、γ＝８のまま具体例１の動作へ移行する。
【０１０４】
以上初期値をγ＝８に設定した場合において、セレクタＡ１の出力の中点（図上に○で示した位置）がクロックＣＬＫ−０の立上がり時点よりα（α＝−０．５、α＝−１．５、α＝−２．５、α＝−３．５、α＝−４．５）進んでいる場合について説明した。
【０１０５】
ここでクロックＣＬＫ−０、クロックＣＬＫ−１、クロックＣＬＫ−２、は連続して送られて来るクロックパルスであり、前提条件から、その繰り返し周期はγ＝５に相当する。従って、セレクタＡ１の出力の中点（図上に○で示した位置）とクロックＣＬＫ−０の立上がり時点の全ての位相差は、上記α＝−０．５からα＝−４．５のいずれかの状態に等しい。例えばα＝−５．５の状態は、比較するクロックパルスをＣＬＫ−１に変更することによってα＝−０．５の状態と等しくなる。
【０１０６】
即ち、上記のように、初期値は、メインカウント値γを中心にした現用系データに対して、予備系データの位相差を交互にγ＋１と、γ−１に切り替えて、位相変化が検出されなくなるまでカウント値γを段階的に増加させることによって補正される。
尚、以上の説明では、サブカウント値の変化量とメインカウント値γの変化量をそれぞれ１に固定して説明したが、この値は、遅延線の遅延時間の大小等によって任意に変更することが可能である。
【０１０７】
尚、具体例２の冒頭に記した、具体例１の動作と具体例２の動作の差異の必要性について以下に説明する。
図１５は、初期値補正制御の動作説明図（その１１）である。
デューティ比が劣化しているデータの場合を表している。
前提条件として、データの幅が、遅延線１個分に相当する時間劣化しているものとする。その劣化部分は、（ｃ）の斜線部で表されている。
デューティ比劣化のない正常なデータの場合を表している。
【０１０８】
（ａ）は、クロックＣＬＫ（図２）の連続状態を示している。（ｂ）は、メインカウント値γを表している。横軸上の数値γはそのまま、従属接続された遅延線（図２）個々の接続部から出力されるデータＤ０〜Ｄｎに相当する。γの初期値は８に設定される。即ちセレクタＡ１は、データＤ８を受け入れる。（ｃ）は、セレクタＡ１の出力を表している。（ｄ）は、セレクタＡ２の出力を表している。（ｅ）と（ｆ）は、メインカウント値γを８に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。
【０１０９】
（ｇ）は、補正制御されたセレクタＡ１の出力を表している。（ａ）〜（ｊ）は、同一時間軸上に表されている。図１２の上から順を追ってビット位相制御装置の制御動作について説明する。以下の動作は、具体例１の制御方法によって進行するものとする。
【０１１０】
Ｓ１．制御部１５（図１）が、切替スイッチ１３（図１）をａに接続し、メインカウンタ１１（図１）をγ＝８に、サブカウンタをχ＝０にリセットして初期値を設定する。
この状態では、現用系選択信号Ｓｒ＝８、予備系選択信号Ｓｐ＝８（χ＝０）となる。このとき、セレクタＡ１の出力の位相が、クロックパルス（ＣＬＫ−０）の立上がり部分よりも、データ出力の中心がα（＝−２．５）進んだ状態であったとする（ｃ）。従って、セレクタＡ２出力の位相もクロックパルス（ＣＬＫ−０）の立上がり部分と、データ出力の中心がα（＝−２．５）進んだ状態（ｄ）となる。
【０１１１】
Ｓ２．制御部１５（図１）が、γ＝８のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝１にする。
Ｓｒ＝８、Ｓｐ＝９になる。その結果セレクタＡ２の出力は１Ｔｄ遅れて（ｅ）になる。この状態でＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化する。制御部１５（図１）は、このときのサブカウント値χ１（＝＋１）を記憶する。
Ｓ３．制御部１５（図１）が、γ＝８、χ＝１のまま、プラス・マイナス演算器１４（図１）を−にする。Ｓｒ＝８、Ｓｐ＝７になる。その結果セレクタＡ２の出力は１Ｔｄ進んで（ｆ）になる。この状態でＦ２、Ｆ４の出力は、それぞれＬ、Ｈとなり変化する。制御部１５（図１）は、このときのサブカウント値χ２（＝−１）を記憶する。
【０１１２】
Ｓ４．制御部１５（図１）は、上記サブカウント値χ１とサブカウント値χ２からα０＝（１／２）（χ２−χ１）を求める。サブカウント値χ２（＝−１）とサブカウント値χ１（＝＋１）からα０＝０を得る。即ち（ｇ）となる。
以上の結果からセレクタＡ１の出力（ａ）の初期値は、全く移動せず、制御不能の状態におちいっていることが分る。
一方、具体例２の制御方法によれば、図１２で説明したように、この例と全く同じ状態でも初期値補正制御が可能になる。
【０１１３】
上記の説明では、カウント値γを１ずつ段階的に増加させることによって補正する制御方法に限定して説明したが、カウント値γを所定の方向に所定の値変化させればよい。
所定の方向というのは、カウント値γを増加させる方向に、或いはカウント値γを減少させる方向に変化させれば良い。また、所定の値とは、カウント値γの変化量として予め定めておいた単位数（通常１又は２）である。
【０１１４】
〈具体例２の効果〉
以上説明した初期値補正制御によって以下の効果を得る。
１．入力信号のデューティ比が劣化していても、入力信号と受信機器との間に正確な位相同期を確立できる。
２．入力信号のデューティ比が劣化していない場合においても、より安全な位相差でより正確な位相同期が確立される。
【図面の簡単な説明】
【図１】本発明のビット位相制御装置のブロック図である。
【図２】ビット位相同期回路のブロック図である。
【図３】ビット位相制御装置の動作説明図（その１）である。
【図４】ビット位相制御装置の動作説明図（その２）である。
【図５】初期値補正制御の動作説明図（その１）である。
【図６】初期値補正制御の動作説明図（その２）である。
【図７】初期値補正制御の動作説明図（その３）である。
【図８】初期値補正制御の動作説明図（その４）である。
【図９】初期値補正制御の動作説明図（その５）である。
【図１０】初期値補正制御の動作説明図（その６）である。
【図１１】初期値補正制御の動作説明図（その７）である。
【図１２】初期値補正制御の動作説明図（その８）である。
【図１３】初期値補正制御の動作説明図（その９）である。
【図１４】初期値補正制御の動作説明図（その１０）である。
【図１５】初期値補正制御の動作説明図（その１１）である。
【符号の説明】
１１ メインカウンタ
１２ サブカウンタ
１３ 切替スイッチ
１４ プラス・マイナス演算器
１５ 制御部
【発明の属する技術分野】
本発明は、通信システム等に用いられる、ビット位相制御装置及び制御方法に関する。
【０００２】
【従来の技術】
近年通信システムの高速化が進んでいる。それに伴って、機器間での同期確立が、技術開発の重要なテーマになっている。特に、シリアルデータ受け入れの場合は、データの両端に存在する不定領域が、問題になりやすい。この不定領域を避けて、正確なデータを取り込むためには、正確な位相同期が必要とされる。
この問題を解決するための技術として、特開平９−２４７１３３号（発明の名称、ディジタル信号再生装置、出願人、日本電信電話株式会社、株式会社日立製作所）が開示されている。
【０００３】
【発明が解決しようとする課題】
ところで、上記、従来の技術においても、正確な位相同期を確立するために、無視できない程度の、制御時間が必要とされていた。
通常、データの伝送速度に比して位相同期制御の速度は極めて遅い。その結果、位相同期を確立するまでの間、かなりのデータ量が、廃棄される場合も発生した。
この問題を解決するための、制御時間短縮化が、大きな解決課題として残されていた。
【０００４】
【課題を解決するための手段】
本発明は、以上の点を解決するために、次の構成を採用する。
〈構成１〉
本発明は、入力データを一定時間で順次遅延させ、各遅延させた入力データを現用系データ及び予備系データとして選択出力可能な可変位相遅延部を制御して前記現用系データのいずれかをクロックに同期させて出力するためのビット位相制御装置であって、
前記クロックに同期する現用系データを出力させるべく該データの選択を示す初期メインカウント値γを前記可変位相遅延部に供給するメインカウンタと、
遅延量に対応して変化するサブカウント値ｘを出力するサブカウンタと、
前記変化するサブカウント値ｘを受信する毎にカウント値γ±ｘを前記可変位相遅延部に供給して前記予備系データの遅延量を指定するプラス・マイナス演算器と、
前記サブカウント値ｘの変化による前記予備系データの両側エッジを検出し、検出された両側エッジ位置に基づいて前記クロックに同期する次の現用系データを選択するためのメインカウント値γを前記メインカウンタに設定する制御部とを備えるビット位相制御装置において、
前記制御部は、前記メインカウンタに仮の初期メインカウント値γ’を設定すると共に前記サブカウンタに補正用サブカウント値ｘ’を設定して前記プラス・マイナス演算器から補正用カウント値γ’±ｘ’を出力させ、前記可変位相遅延部から前記仮の初期メインカウント値γ’に対応して選択出力された予備系データの両側エッジに対し前記補正用カウント値γ’±ｘ’に対応して選択出力された予備系データの両側エッジが同一であると前記仮の初期メインカウント値γ’を前記初期カウント値γとして前記メインカウンタに設定し、
前記選択出力された両予備系データの両側エッジが相違すると、前記メインカウンタに再度、異なる仮の初期メインカウント値γ’を設定して初期カウント値の設定動作を繰り返すことを特徴とする。
【０００５】
〈構成２〉
請求項１に記載されたビット位相制御装置において、
前記制御部は、前記プラス・マイナス演算器の出力するカウント値γ＋ｘ又はγ−ｘのいずれかが前記可変位相遅延部のデータ選択の限界値と判定すると、該プラス・マイナス演算器を制御して非限界のカウント値のみを出力させることを特徴とするビット位相制御装置。
【０００７】
【発明の実施の形態】
〈具体例１の構成〉
外部からジッタ成分を含んだ入力データを受け入れて、この入力データを、現実の受信データとして外部に出力する現用系データと、この現用系データの位相制御に用いる予備系データに２分割し、その位相を別々に可変させる可変位相遅延部と、装置内部のクロック信号と、上記現用系データと、上記予備系データとを受け入れて、その位相差を検出する位相比較部と、上記現用系データと、上記予備系データを切り替えて出力データとして出力するデータ出力制御部とを備えた、例えば、上記特開平９−２４７１３３号に開示されているビット位相同期回路に本発明によるビット位相制御装置が配置される。
【０００８】
本発明によるビット位相制御装置は、上記可変位相遅延部の、遅延量の初期値を選択するメインカウント値γをメインカウンタに設定して、動作を開始する。この初期値は通常全遅延量のほぼ中心値に定められる。同時にサブカウント値χをサブカウンタに設定する。プラス・マイナス演算器を用いて、メインカウント値γを中心にして、現用系データに対する、予備系データの位相差を交互にγ＋χと、γ−χに切り替えながら、χを増加させる。この動作によってクロック信号に対する現用系データの位相変化を監視する。位相変化が検出された時は、メインカウント値γを変更して、クロック信号に対する現用系データの位相差を正常に維持する。
【０００９】
メインカウント値γが変化して、上記全遅延量の片方、例えば、遅延量の少ない方に偏ったと想定する。この状態で上記予備系データの位相差を前記γ−χに設定したときに、サブカウント値χの限界が検出されたとする。この時プラス・マイナス演算器のマイナス演算を停止させて、そのままサブカウント値χを逐次増加させる。その結果予備系データの位相は、上記全遅延量の中心値に向けて戻り始める。ついに予備系データの位相が現用系データの位相に対して、所定の位相差を持つ状態になったとき、上記メインカウント値γに、上記サブカウント値χを加算し、サブカウント値χを０にリセットする。その後切替スイッチを切り替えて現用系データと、予備系データを切り替える。
【００１０】
以下、本発明を図示の実施の形態について詳細に説明する。
図１は、本発明のビット位相制御装置のブロック図である。
本発明の説明をする前に、本発明によるビット位相制御装置が、構成要素の一つとして配置される、ビット位相同期回路の概要について図を用いて説明する。
図２は、ビット位相同期回路のブロック図である。
図より、ビット位相同期回路は、ビット位相制御装置１と、可変位相遅延部２１と、位相比較部２２と、データ出力制御部２３を備える。
【００１１】
可変位相遅延部２１は、外部から入力データＤinを受け入れて、その位相を遅延させる部分である。その内部に、セレクタＡ１と、セレクタＡ２と、ＤＬＹ−１〜ＤＬＹ−ｎまでｎ個従属接続された遅延線を備える。従属接続された遅延線は、入力データＤinを受け入れてＤＬＹ−１〜ＤＬＹ−ｎまで、遅延時間ｔｄずつ加算して遅延させる。セレクタＡ１と、セレクタＡ２は、従属接続された遅延線の個々の接続部から、それぞれ、遅延時間が加算されたデータＤ０〜Ｄｎの、いずれか一つを受け入れる。このデータの選択は、ビット位相制御装置１の制御に基づいて行われる。このデータをそれぞれ、現用系データＤｒ、または、予備系データＤｐとして出力する。ここで現用系データＤｒとは、実際に受信データとして、ビット位相同期回路から出力される信号である。また予備系データＤｐとは、位相同期制御のために、このビット位相同期回路内部で使われる信号である。後に説明するが、セレクタＡ１と、セレクタＡ２の出力は状況に応じて適宜、現用系データＤｒ、または予備系データＤｐに変更して使われる。
【００１２】
位相比較部２２は、可変位相遅延部２１から、現用系データＤｒ、予備系データＤｐに２分割された入力データＤinと、内部クロックＣＬＫを受け入れて、入力データＤinと内部クロックＣＬＫの位相差を検出する部分である。その内部に、Ｆ−１〜Ｆ−７まで７個のフリップフロップとＥＯ−１〜ＥＯ−３まで３個の排他的論理和回路を備える。フリップフロップＦ−１、Ｆ−３と、フリップフロップＦ−２とＦ−４は、セレクタＡ１とセレクタＡ２から現用系データＤｒまたは、予備系データＤｐを受け入れて、内部クロックＣＬＫのタイミングに併せてデータをラッチする部分である。排他的論理和回路ＥＯ−１〜ＥＯ−３は、上記Ｆ−１〜Ｆ−４がラッチしたデータを比較して、入力データＤinと内部クロックＣＬＫの位相差を検出する部分である。
フリップフロップＦ−５〜Ｆ−７は、上記検出結果をラッチしてビット位相制御装置１へ転送する部分である。
【００１３】
データ出力制御部２３は、ビット位相制御装置１の制御に基づいて、適宜、現用系データＤｒと予備系データＤｐを変更する部分である。更に、ビット位相制御装置１の制御に基づいてデータを１クロック分増加したり削除したり、する部分でもある。
以上の構成、機能、動作は、上記特開平９−２４７１３３号と全く同様である。
ビット位相制御装置１は、本発明による制御装置であり、ビット位相同期回路全体を制御する部分である。
【００１４】
図１に戻って本発明によるビット位相制御装置１の構成について説明する。
図１より、本発明によるビット位相制御装置１は、メインカウンタ１１と、サブカウンタ１２と、切替スイッチ１３と、プラス・マイナス演算器１４と、制御部１５を備える。
【００１５】
メインカウンタ１１は、制御部１５の制御に基づいて、メインカウント値γをセレクタＡ１とセレクタＡ２のうち現用系データを受け持つセレクタ（以後現用系セレクタと記す）とへ転送する。同時に、メインカウント値γをプラス・マイナス演算器１４へも転送する部分である。現用系セレクタに転送されるγを現用系選択信号Ｓｒと定義する。現用系セレクタは、この現用系選択信号Ｓｒを受け入れて、上記Ｄ０〜Ｄｎの中から対応するデータＤγを選択する。遅延線ＤＬＹ−１〜ＤＬＹ−ｎの出力Ｄ１〜Ｄｎは、それぞれ順番にメインカウント数γ（１〜ｎ）に対応させてある。
【００１６】
サブカウンタ１２は、制御部１５の制御に基づいてサブカウント値χをプラス・マイナス演算器１４または、セレクタＡ１とセレクタＡ２のうち予備系データを受け持つセレクタ（以後予備系セレクタと記す）へ転送する部分である。
プラス・マイナス演算器１４は、メインカウンタ１１と、サブカウンタ１２から、それぞれ、メインカウント値γとサブカウント値χを受け入れる。この値から、制御部１５の制御に基づいて、Ｓｐ＝γ±χを演算して予備系セレクタへ転送する部分である。ここでＳｐを予備系選択信号と定義する。
【００１７】
切替スイッチ１３は、制御部１５の制御に基づいて、セレクタＡ１とセレクタＡ２をそれぞれ、現用系セレクタ、あるいは、予備系セレクタに切り替える部分である。
制御部１５は、フリップフロップＦ−５〜Ｆ−７を介して排他的論理和回路ＥＯ−１〜ＥＯ−３が出力する位相比較結果を受け入れてビット位相制御装置全体を制御する部分である。
【００１８】
〈具体例１の動作〉
次に、図を用いて本発明によるビット位相制御装置の制御動作について説明する。前提条件として以下の条件を定める。
即ち、遅延線ＤＬＹ−１〜ＤＬＹ−ｎ（図２）の段数をｎ＝１６とし、その各々の遅延時間ｔｄは等しく、５ｔｄ＝Ｔ（データ１個の時間長）とする。又、クロックＣＬＫ（図２）の１周期は、Ｔに等しくフリップフロップＦ１〜Ｆ４（図２）は、クロックＣＬＫの立上がり部分でラッチするものとする。更に、初期状態では、セレクタＡ１が現用系セレクタとして選択されているものとする。
尚、本発明によるビット位相制御装置によって制御されるビット位相同期回路の動作は、上記特開平９−２４７１３３号と全く同様とする。
【００１９】
図３は、ビット位相制御装置の動作説明図（その１）である。
（ａ）は、クロックＣＬＫ（図２）の連続状態を示している。（ｂ）は、メインカウント値γを表している。横軸上の数値γはそのまま、従属接続された遅延線（図２）個々の接続部から出力されるデータＤ０〜Ｄｎに相当する。上記前提条件によりγの初期値は８に設定される。即ちセレクタＡ１は、データＤ８を受け入れる。（ｃ）は、セレクタＡ１の出力を表している。理解を容易にするためにデータ信号を、HighレベルとLowレベルを繰り返すパルス信号に置き換えて表している（排他的論理和回路ＥＯ−１〜ＥＯ−３によって位相差を検出しているので、この置き換えが可能になる）。（ｄ）はセレクタＡ２の出力を表している。
【００２０】
（ｅ）と（ｆ）は、メインカウント値γを８に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。同様に（ｇ）と（ｈ）、（ｉ）と（ｊ）、（ｋ）と（ｌ）は、χをそれぞれ２、３、４にしたときのセレクタＡ２の出力を表している。（ｍ）と（ｎ）は、メインカウンタ１１（図１）のカウント値γを＋１したとき、即ちセレクタＡ１が、データＤ９を受け入れたときの出力を上記（ａ）〜（ｌ）と、同一時間軸上に表している。
【００２１】
図３の上から順を追ってビット位相制御装置の制御動作について説明する。
位相同期の前提条件を以下のように定める。
即ち、図３上でメインカウント値８に最も近いクロックパルスをＣＬＫ−０とする。このＣＬＫ−０の立上がり部分がデータ出力の中心（時間的に）に一致した状態を位相一致状態、と定める。
更に、初期状態では、セレクタＡ１を現用系セレクタとし、セレクタＡ２を予備系セレクタとして動作しているものとする。
【００２２】
以下に動作をＳ１〜Ｓ１２までの段階に分けて、それぞれ図３の（ａ）〜（ｎ）に対応させて説明する。
Ｓ１．制御部１５（図１）が、切替スイッチ１３（図１）をａに接続し、メインカウンタ１１（図１）をγ＝８に、サブカウンタをχ＝０にリセットして制御を開始する。
この状態では、現用系選択信号Ｓｒ＝８、予備系選択信号Ｓｐ＝８（χ＝０）となる。このとき、セレクタＡ１の出力の位相が、クロックパルス（ＣＬＫ−０）の立上がり部分に対し、データ出力の中心がα（＝−１）進んだ状態であったとする（ｃ）。従って、セレクタＡ２出力の位相もα（＝−１）進んだ状態であり（ｄ）となる。排他的論理和回路ＥＯ−１〜ＥＯ−３（図１）は、フリップフロップＦ１（図１）、Ｆ２（図１）、及び、Ｆ３（図１）、Ｆ４（図１）の出力を監視してその変化点を測定する。Ｆ１（図１）、Ｆ２（図１）の測定点はＣＬＫ−０の立上がり部分であり、Ｆ３、Ｆ４の測定点はＣＬＫ＋１の立上がり部分になる。（ｃ）、（ｄ）では、それぞれ、HighとLowを示している。図上にＨ、Ｌとして示した。
【００２３】
Ｓ２．制御部１５（図１）が、γ＝８のまま、プラス・マイナス演算器１４（図１）を＋（プラス）にして、サブカウンタをχ＝１にする。
Ｓｒ＝８、Ｓｐ＝９になる。その結果セレクタＡ２の出力は１Ｔｄ遅れて（ｅ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化なし。
【００２４】
Ｓ３．制御部１５（図１）が、γ＝８、χ＝１のまま、プラス・マイナス演算器１４（図１）を−（マイナス）にする。
Ｓｒ＝８、Ｓｐ＝７になる。その結果セレクタＡ２の出力は１Ｔｄ進んで（ｆ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化なし。
【００２５】
Ｓ４．制御部１５（図１）が、γ＝８のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝２にする。
Ｓｒ＝８、Ｓｐ＝１０になる。その結果セレクタＡ２の出力は２Ｔｄ遅れて（ｇ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化なし。
【００２６】
Ｓ５．制御部１５（図１）が、γ＝８、χ＝２のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝８、Ｓｐ＝６になる。その結果セレクタＡ２の出力は２Ｔｄ進んで（ｈ）になる。この状態でＦ２、Ｆ４の出力は、それぞれＬ、Ｈとなり変化を検出する。
このとき、制御の一方法としては、制御部１５（図１）が、メインカウント値をγ＋１＝９に変更すると同時に、サブカウント値をχ＝０にリセットして、メインカウント値γ＝９で、上記Ａ２．からの動作を開始する方法がある。
更に、別の方法を示すと、Ｆ２、Ｆ４の出力が、それぞれＬ、Ｈとなり変化を検出した後、制御部１５（図１）は、このときのサブカウント値χ１（＝２）を記憶する。ここでは、後者に従う。
【００２７】
Ｓ６．制御部１５（図１）が、γ＝８のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝３にする。
Ｓｒ＝８、Ｓｐ＝１１になる。その結果セレクタＡ２の出力は３Ｔｄ遅れて（ｉ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化なし。
【００２８】
Ｓ７．制御部１５（図１）が、γ＝８、χ＝３のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝８、Ｓｐ＝５になる。その結果セレクタＡ２の出力は３Ｔｄ進んで（ｊ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＬ、Ｈとなり変化した状態のままである。
【００２９】
Ｓ８．制御部１５（図１）が、γ＝８のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝４にする。
Ｓｒ＝８、Ｓｐ＝１２になる。その結果セレクタＡ２の出力は４Ｔｄ遅れて（ｋ）になる。この状態でＦ２、Ｆ４の出力は、それぞれＬ、Ｈとなり、変化を検出する。制御部１５（図１）はこのときのサブカウント値χ２（＝４）を記憶する。
【００３０】
Ｓ９．制御部１５（図１）が、γ＝８、χ＝４のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝８、Ｓｐ＝４になる。その結果セレクタＡ２の出力は４Ｔｄ進んで（ｌ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＬ、Ｈとなり変化した状態のままである。
【００３１】
Ｓ１０．制御部１５（図１）は、Ｆ２、Ｆ４が変化した時点でのＳｐの変化量から、α＝（１／２）（χ２−χ１）の演算をして、初期状態での、セレクタＡ１の出力とＣＬＫ−０との位相差、αを求める。ここでは、α＝＋１と求まる。Ｓ１１．制御部１５（図１）は、メインカウント値に１加算してγ＝９に変更する。同時にサブカウンタをχ＝０にリセットする。この状態を（ｍ）、（ｎ）に表している。
【００３２】
以上の結果、セレクタＡ１は、データＤ９を受け入れて、位相一致状態を維持して動作することができる。この状態で制御部１５（図１）は、メインカウント値をγ＝９の状態で、サブカウント値χを変動させながら、入力データの位相変化を監視する。何らかの状況変化によって位相差αが発生したときは、上記動作を繰り返して位相一致状態を維持することができる。
【００３３】
次に、上記制御動作中にメインカウント値γが片方に寄りすぎて、セレクタＡ１による位相同期調整ができなくなったときの制御動作について説明する。
図４は、ビット位相制御装置の動作説明図（その２）である。
（ａ）は、クロックＣＬＫ（図２）の連続状態を示している。（ｂ）は、メインカウント値γを表している。横軸上の数値γはそのまま従属接続された遅延線（図２）個々の接続部から出力されるデータＤ０〜Ｄｎに相当する。γ＝３まで変化した状態を想定する。即ちセレクタＡ１は、データＤ３を受け入れている。（ｃ）は、セレクタＡ１の出力を表している。（ｄ）はセレクタＡ２の出力を表している。
【００３４】
（ｅ）と（ｆ）は、メインカウント値γを３に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。同様に（ｇ）と（ｈ）、（ｉ）と（ｊ）は、χをそれぞれ２、３、にしたときのセレクタＡ２の出力を表している。（ｋ）と（ｌ）と（ｍ）と（ｎ）と（ｏ）と（ｐ）は、セレクタＡ２出力を現用系データと予備系データの位相が所定の位相差となるように制御する。この場合、メインカウント値γの増加方向へ動かす制御動作を表している。（ｑ）と（ｒ）は、現用系をセレクタＡ１の出力からセレクタＡ２出力に変更する制御動作を表している。
【００３５】
以下に動作をＳ１〜Ｓ１２までの段階に分けて、それぞれ図３の（ａ）〜（ｒ）に対応させて説明する。
Ｓ１．制御部１５（図１）が、切替スイッチ１３（図１）をａに接続したまま、メインカウンタ１１（図１）をγ＝３の状態で、サブカウンタをχ＝０にリセットして制御を開始する。
この状態では、現用系選択信号Ｓｒ＝３、予備系選択信号Ｓｐ＝３（χ＝０）なので（ｃ）、（ｄ）となる。Ｆ１、Ｆ２はＨ、Ｆ３、Ｆ４はＬを示している。
【００３６】
Ｓ２．制御部１５（図１）が、γ＝３のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝１にする。
Ｓｒ＝３、Ｓｐ＝４になる。その結果セレクタＡ２の出力は１Ｔｄ遅れて（ｅ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化なし。
【００３７】
Ｓ３．制御部１５（図１）が、γ＝３、χ＝１のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝３、Ｓｐ＝２になる。その結果セレクタＡ２の出力は１Ｔｄ進んで（ｆ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化なし。
【００３８】
Ｓ４．制御部１５（図１）が、γ＝３のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝２にする。
Ｓｒ＝３、Ｓｐ＝５になる。その結果セレクタＡ２の出力は２Ｔｄ遅れて（ｇ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化なし。
【００３９】
Ｓ５．制御部１５（図１）が、γ＝３、χ＝２のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝３、Ｓｐ＝１になる。その結果セレクタＡ２の出力は２Ｔｄ進んで（ｈ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化なし。
【００４０】
Ｓ６．制御部１５（図１）が、γ＝３のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝３にする。
Ｓｒ＝３、Ｓｐ＝６になる。その結果セレクタＡ２の出力は３Ｔｄ遅れて（ｉ）になる。この状態でＦ２、Ｆ４の出力は、それぞれＬ、Ｈとなり変化を検出する。
【００４１】
Ｓ７．制御部１５（図１）が、γ＝３、χ＝３のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝３、Ｓｐ＝０になる。その結果セレクタＡ２の出力は３Ｔｄ進んで（ｊ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＬ、Ｈとなり変化を検出する。制御部１５（図１）はこのときのサブカウント値χ１（＝３）を記憶する。同時にＳｐ＝０になり、この点が限界値であることを認識する。
【００４２】
Ｓ８．制御部１５（図１）は、限界値を認識したとき、サブカウント値χ１（＝３）のまま、プラス・マイナス演算器１４を＋にする。その結果セレクタＡ２の出力は（ｋ）になる。この状態は（ｉ）の状態と等しい。
【００４３】
Ｓ９．制御部１５（図１）は、プラス・マイナス演算器１４を＋の状態に維持したまま、サブカウンタをχ＝４にする。この状態は（ｌ）である。
Ｓ１０．同様にして、制御部１５（図１）は、プラス・マイナス演算器１４を＋の状態に維持したまま、サブカウンタをχ＝５にする。この状態は（ｍ）である。
Ｓ１１．同様にして、サブカウンタをχ＝６、７、８とすると、χ＝８で位相関係が変わる（Ｆ３とＦ２の出力データが異なる。）。制御部１５（図１）は、このときのχ２＝８を記憶する。
【００４４】
Ｓ１２．制御部１５（図１）は、χ１、χ２より、β＝（χ２−χ１）＝５を求め、このβにより、サブカウント値をχ＝５にセットする。そして、判定信号Ｓｓをデータ出力制御部２３（図２）へ転送する。データ出力制御部２３（図２）は、内部に備えるビット制御回路２９（図２）が、この判定信号Ｓｓを受け入れたとき現用系データをセレクタＡ１の出力からセレクタＡ２の出力へ切り替える。同時に制御部１５（図１）は、切替スイッチ１３をＢに切り替えてセレクタＡ１とセレクタＡ２を交換する。そのとき、メインカウンタ１１のカウント値にサブカウンタ１２のカウント値χ＝５を加算してγ＝８にする。その後サブカウンタ１２をリセットしてカウント値χ＝０にする。その状態を（ｑ）、（ｒ）に表す。この状態で現用系セレクタと予備系セレクタは、相互に交換されている。以後制御部１５（図１）は、サブカウント値χを変化させ、セレクタＡ１の位相を変動させながら入力データの位相変化を監視する。
【００４５】
以上の動作は、メインカウント値γが０に近づく方向に寄りすぎて、セレクタＡ１による位相同期調整ができなくなったときの制御動作に限定して説明した。メインカウント値γがｎに近づく方向に寄りすぎて、セレクタＡ１による位相同期調整ができなくなる場合も想定できるが、全く同様の動作で対処できるので説明を割愛する。
【００４６】
〈具体例１の効果〉
以上説明したように、上記ビット位相同期回路は、本発明によるビット位相制御装置１を備えることによって、位相同期確立に要する制御時間が短縮される。その結果、位相同期を確立するまでの間、廃棄されるデータ量を減少させることが可能になる。
【００４７】
〈具体例２〉
上記のように、本発明によるビット位相制御装置は、上記可変位相遅延部の遅延量の初期値が、メインカウント値γによって設定された後動作を開始する。この初期値は、通常全遅延量のほぼ中心値に設定される。以上の設定は、送られてくるデータの信号波形が正常であることを前提にして成り立っている。
ところが、伝送系の環境変化等によって、信号波形が正常に維持されない場合も起こり得る。特に信号波形のデューティ比に関して、最大１０％前後の劣化は、通常起こり得る。本具体例の目的は、上記遅延量の初期値をデューティ比の劣化に合わせて初期値補正制御を実施することである。又、デューティ比劣化のない正常なデータに対しても、この初期値補正制御を実施することによってより一層確実なビット位相制御を行うことができる。
【００４８】
この目的を達成するために具体例２によるビット位相制御装置は、以下に記す初期値補正制御を行う。
本具体例によるビット位相制御装置は、メインカウント値γによって全遅延量のほぼ中心値が初期値として設定される。次に、本装置の内部に配置されている制御部は、メインカウント値γを中心にして現用系データに対して、所定の量（以下一例として１に限定して説明する）予備系データの遅延量を交互にγ＋１と、γ−１に切り替える。制御部は、このとき現用系データに対する予備系データの位相変化を監視する。もし位相変化が検出できなければ、メインカウント値γを変更することなく、初期値補正制御を終了する。もし位相変化を検出したときは、メインカウント値γを１増加する。
【００４９】
再度、上記と同様に１増加された後のメインカウント値γを中心にして現用系データに対する予備系データの遅延量を交互にγ＋１と、γ−１に切り替える。このとき、現用系データに対する予備系データの位相を監視する。もし位相変化を検出できなければ、補正制御を終了する。もし位相変化を検出したときは、メインカウント値γを再度１増加する。以下上記と同様の動作を繰り返す。現用系データに対する予備系データの位相変化を検出できなくなったとき初期値補正制御を終了する。
【００５０】
ここで具体例１の動作を振り返ってみる。
具体例１では、位相変化を検出するために、予備系データの遅延量を交互にγ＋１と、γ−１、γ＋２と、γ−２、γ＋３と、γ−３、…と、変化させて位相変化を検出するまで続けた。この動作の差異がなぜ必要とされるかについては、動作の説明の最後のところで図を用いて詳細に説明する。
【００５１】
以下に、図を用いて初期値補正制御の詳細について説明する。
前提条件として以下の条件を定める。
即ち、遅延線ＤＬＹ−１〜ＤＬＹ−ｎ（図２）の段数をｎ＝１６とし、その各々の遅延時間ｔｄは等しく、５ｔｄ＝Ｔ（データ１個の時間長）とする。又、クロックＣＬＫ（図２）の１周期は、Ｔに等しくフリップフロップＦ１〜Ｆ４（図２）は、クロックＣＬＫの立上がり部分でラッチするものとする。更に、初期状態では、セレクタＡ１が現用系セレクタとして選択されているものとする。
尚、本発明によるビット位相制御装置によって制御されるビット位相同期回路の動作は、上記特開平９−２４７１３３号と全く同様とする。以上の条件は具体例１と同様である。
【００５２】
図５は、初期値補正制御の動作説明図（その１）である。
デューティ比劣化のない正常なデータの場合を表している。
（ａ）は、クロックＣＬＫ（図２）の連続状態を示している。（ｂ）は、メインカウント値γを表している。横軸上の数値γはそのまま、従属接続された遅延線（図２）個々の接続部から出力されるデータＤ０〜Ｄｎに相当する。γの初期値は８に設定される。即ちセレクタＡ１は、データＤ８を受け入れる。（ｃ）は、セレクタＡ１の出力を表している。理解を容易にするためにデータ信号を、HighレベルとLowレベルを繰り返すパルス信号に置き換えて表している（排他的論理和回路ＥＯ−１〜ＥＯ−３によって位相差を検出しているので、この置き換えが可能になる）。（ｄ）はセレクタＡ２の出力を表している。
【００５３】
（ｅ）と（ｆ）は、メインカウント値γを８に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。（ｇ）は、初期値補正制御終了時のセレクタＡ１の出力を表している。（ａ）〜（ｇ）は、同一時間軸上に表されている。
図５の上から順を追ってビット位相制御装置の制御動作について説明する。
図５は、初期値γ＝８のとき、セレクタＡ１の出力の中点（図上に○で示した位置）がクロックＣＬＫ−０の立上がり時点と一致している場合を表している（ｃ）。
図の上から順を追って初期値補正制御の動作について説明する。
【００５４】
以下に動作をＳ１〜Ｓ１２までの段階に分けて、それぞれ図５の（ａ）〜（ｇ）に対応させて説明する。
Ｓ１．制御部１５（図１）が、切替スイッチ１３（図１）をａに接続し、メインカウンタ１１（図１）をγ＝８に、サブカウンタをχ＝０にリセットして初期値を設定する。
この状態では、現用系選択信号Ｓｒ＝８、予備系選択信号Ｓｐ＝８（χ＝０）となる。このとき、セレクタＡ１の出力の位相が、クロックパルス（ＣＬＫ−０）の立上がり部分と、データ出力の中心が一致した状態であったとする（ｃ）。従って、セレクタＡ２出力の位相もクロックパルス（ＣＬＫ−０）の立上がり部分と、データ出力の中心が一致した状態（ｄ）となる。排他的論理和回路ＥＯ−１〜ＥＯ−３（図１）は、フリップフロップＦ１（図１）、Ｆ２（図１）、及び、Ｆ３（図１）、Ｆ４（図１）の出力を監視してその変化を検出する。Ｆ１、Ｆ２の測定点はＣＬＫ−０の立上がり部分であり、Ｆ３、Ｆ４の測定点はＣＬＫ＋１の立上がり部分になる。尚参考までに、ＣＬＫ−１の立上がり部分を表すＦ０を示した。Ｆ０の仮想測定点は、Ｆ１（図１）、Ｆ２（図１）の入力である。それぞれ、図上にＨ（ｈｉｇｈ）、Ｌ（ｌｏｗ）として示した。
【００５５】
Ｓ２．制御部１５（図１）が、γ＝８のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝１にする。
Ｓｒ＝８、Ｓｐ＝９になる。その結果セレクタＡ２の出力は１Ｔｄ遅れて（ｅ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化なし。
Ｓ３．制御部１５（図１）が、γ＝８、χ＝１のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝８、Ｓｐ＝７になる。その結果セレクタＡ２の出力は１Ｔｄ進んで（ｆ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化なし。
Ｓ４．γ＝８を中心にして遅延量を±１変化させても位相変化が検出されなかったので制御部１５（図１）は、初期値補正の必要なしと判断して、γ＝８のまま具体例１の動作へ移行する。
【００５６】
図６は、初期値補正制御の動作説明図（その２）である。
デューティ比劣化のない正常なデータの場合を表している。
（ａ）は、クロックＣＬＫ（図２）の連続状態を示している。（ｂ）は、メインカウント値γを表している。横軸上の数値γはそのまま、従属接続された遅延線（図２）個々の接続部から出力されるデータＤ０〜Ｄｎに相当する。γの初期値は８に設定される。即ちセレクタＡ１は、データＤ８を受け入れる。（ｃ）は、セレクタＡ１の出力を表している。（ｄ）はセレクタＡ２の出力を表している。（ｅ）と（ｆ）は、メインカウント値γを８に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。（ｇ）は、初期値補正制御終了時のセレクタＡ１の出力を表している。（ａ）〜（ｇ）は、同一時間軸上に表されている。図６の上から順を追ってビット位相制御装置の制御動作について説明する。
【００５７】
Ｓ１．制御部１５（図１）が、切替スイッチ１３（図１）をａに接続し、メインカウンタ１１（図１）をγ＝８に、サブカウンタをχ＝０にリセットして初期値を設定する。
この状態では、現用系選択信号Ｓｒ＝８、予備系選択信号Ｓｐ＝８（χ＝０）となる。このとき、セレクタＡ１の出力の位相が、クロックパルス（ＣＬＫ−０）の立上がり部分よりも、データ出力の中心がα（＝−１）進んだ状態であったとする（ｃ）。従って、セレクタＡ２出力の位相もクロックパルス（ＣＬＫ−０）の立上がり部分と、データ出力の中心がα（＝−１）進んだ状態（ｄ）となる。
【００５８】
Ｓ２．制御部１５（図１）が、γ＝８のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝１にする。
Ｓｒ＝８、Ｓｐ＝９になる。その結果セレクタＡ２の出力は１Ｔｄ遅れて（ｅ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化なし。
Ｓ３．制御部１５（図１）が、γ＝８、χ＝１のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝８、Ｓｐ＝７になる。その結果セレクタＡ２の出力は１Ｔｄ進んで（ｆ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化なし。
Ｓ４．γ＝８を中心にして遅延量を±１変化させても位相変化が検出されなかったので制御部１５（図１）は、初期値補正の必要なしと判断して、γ＝８のまま具体例１の動作へ移行する。
【００５９】
図７は、初期値補正制御の動作説明図（その３）である。
デューティ比劣化のない正常なデータの場合を表している。
（ａ）は、クロックＣＬＫ（図２）の連続状態を示している。（ｂ）は、メインカウント値γを表している。横軸上の数値γはそのまま、従属接続された遅延線（図２）個々の接続部から出力されるデータＤ０〜Ｄｎに相当する。γの初期値は８に設定される。即ちセレクタＡ１は、データＤ８を受け入れる。（ｃ）は、セレクタＡ１の出力を表している。（ｄ）はセレクタＡ２の出力を表している。（ｅ）と（ｆ）は、メインカウント値γを８に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。
【００６０】
（ｇ）は、メインカウント値γを１増加してγ＝９に初期値補正制御したときのセレクタＡ１の出力を表している。
（ｈ）と（ｉ）は、メインカウント値γを８に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。（ｊ）は、初期値補正制御終了時のセレクタＡ１の出力を表している。（ａ）〜（ｊ）は、同一時間軸上に表されている。図７の上から順を追ってビット位相制御装置の制御動作について説明する。
【００６１】
Ｓ１．制御部１５（図１）が、切替スイッチ１３（図１）をａに接続し、メインカウンタ１１（図１）をγ＝８に、サブカウンタをχ＝０にリセットして初期値を設定する。
この状態では、現用系選択信号Ｓｒ＝８、予備系選択信号Ｓｐ＝８（χ＝０）となる。このとき、セレクタＡ１の出力の位相が、クロックパルス（ＣＬＫ−０）の立上がり部分よりも、データ出力の中心がα（＝−２）進んだ状態であったとする（ｃ）。従って、セレクタＡ２出力の位相もクロックパルス（ＣＬＫ−０）の立上がり部分と、データ出力の中心がα（＝−２）進んだ状態（ｄ）となる。
【００６２】
Ｓ２．制御部１５（図１）が、γ＝８のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝１にする。
Ｓｒ＝８、Ｓｐ＝９になる。その結果セレクタＡ２の出力は１Ｔｄ遅れて（ｅ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化なし。
Ｓ３．制御部１５（図１）が、γ＝８、χ＝１のまま、プラス・マイナス演算器１４（図１）を−にする。Ｓｒ＝８、Ｓｐ＝７になる。その結果セレクタＡ２の出力は１Ｔｄ進んで（ｆ）になる。この状態でＦ２、Ｆ４の出力は、それぞれＬ、Ｈとなり変化する。
Ｓ４．制御部１５（図１）は、メインカウント値を１増加してγ＝９にする（ｇ）。
【００６３】
Ｓ５．制御部１５（図１）が、γ＝９のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝１にする。
Ｓｒ＝９、Ｓｐ＝１０になる。その結果セレクタＡ２の出力は（ｇ）と比較して１Ｔｄ遅れて（ｈ）になる。この状態でＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり（ｇ）と比較して変化なし。
Ｓ６．制御部１５（図１）が、γ＝９、χ＝１のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝９、Ｓｐ＝８になる。その結果セレクタＡ２の出力は（ｇ）と比較して１Ｔｄ進んで（ｉ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり（ｇ）と比較して変化なし。
Ｓ７．γ＝９を中心にして遅延量を±１変化させても位相変化が検出されなかったので制御部１５（図１）は、初期値補正の必要なしと判断して、γ＝９のまま具体例１の動作へ移行する。
【００６４】
図８は、初期値補正制御の動作説明図（その４）である。
デューティ比劣化のない正常なデータの場合を表している。
（ａ）は、クロックＣＬＫ（図２）の連続状態を示している。（ｂ）は、メインカウント値γを表している。横軸上の数値γはそのまま、従属接続された遅延線（図２）個々の接続部から出力されるデータＤ０〜Ｄｎに相当する。γの初期値は８に設定される。即ちセレクタＡ１は、データＤ８を受け入れる。（ｃ）は、セレクタＡ１の出力を表している。（ｄ）はセレクタＡ２の出力を表している。（ｅ）と（ｆ）は、メインカウント値γを８に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。
【００６５】
（ｇ）は、メインカウント値γを１増加してγ＝９に初期値補正制御したときのセレクタＡ１の出力を表している。
（ｈ）と（ｉ）は、メインカウント値γを８に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。（ｊ）は、メインカウント値γを更に１増加してγ＝１０に初期値補正制御したときのセレクタＡ１の出力を表している。（ｋ）と（ｌ）は、メインカウント値γを１０に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。（ｍ）は、初期値補正制御終了時のセレクタＡ１の出力を表している。（ａ）〜（ｊ）は、同一時間軸上に表されている。図８の上から順を追ってビット位相制御装置の制御動作について説明する。
【００６６】
Ｓ１．制御部１５（図１）が、切替スイッチ１３（図１）をａに接続し、メインカウンタ１１（図１）をγ＝８に、サブカウンタをχ＝０にリセットして初期値を設定する。
この状態では、現用系選択信号Ｓｒ＝８、予備系選択信号Ｓｐ＝８（χ＝０）となる。このとき、セレクタＡ１の出力の位相が、クロックパルス（ＣＬＫ−０）の立上がり部分よりも、データ出力の中心がα（＝−３）進んだ状態であったとする（ｃ）。従って、セレクタＡ２出力の位相もクロックパルス（ＣＬＫ−０）の立上がり部分と、データ出力の中心がα（＝−３）進んだ状態（ｄ）となる。
【００６７】
Ｓ２．制御部１５（図１）が、γ＝８のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝１にする。
Ｓｒ＝８、Ｓｐ＝９になる。その結果セレクタＡ２の出力は１Ｔｄ遅れて（ｅ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化する。
Ｓ３．制御部１５（図１）が、γ＝８、χ＝１のまま、プラス・マイナス演算器１４（図１）を−にする。Ｓｒ＝８、Ｓｐ＝７になる。その結果セレクタＡ２の出力は１Ｔｄ進んで（ｆ）になる。この状態でＦ２、Ｆ４の出力は、それぞれＬ、Ｈとなり変化しない。
Ｓ４．制御部１５（図１）は、メインカウント値を１増加してγ＝９にする（ｇ）。
【００６８】
Ｓ５．制御部１５（図１）が、γ＝９のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝１にする。
Ｓｒ＝９、Ｓｐ＝１０になる。その結果セレクタＡ２の出力は（ｇ）と比較して１Ｔｄ遅れて（ｈ）になる。この状態でＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり（ｇ）と比較して変化なし。
Ｓ６．制御部１５（図１）が、γ＝９、χ＝１のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝９、Ｓｐ＝８になる。その結果セレクタＡ２の出力は（ｇ）と比較して１Ｔｄ進んで（ｉ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＬ、Ｈとなり（ｇ）と比較して変化する。
Ｓ７．制御部１５（図１）は、メインカウント値を更に１増加してγ＝１０にする（ｊ）。
【００６９】
Ｓ８．制御部１５（図１）が、γ＝１０のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝１にする。
Ｓｒ＝１０、Ｓｐ＝１１になる。その結果セレクタＡ２の出力は（ｊ）と比較して１Ｔｄ遅れて（ｋ）になる。この状態でＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり（ｇ）と比較して変化なし。
Ｓ９．制御部１５（図１）が、γ＝１０、χ＝１のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝１０、Ｓｐ＝９になる。その結果セレクタＡ２の出力は（ｊ）と比較して１Ｔｄ進んで（ｌ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり（ｊ）と比較して変化なし。
Ｓ１０．γ＝１０を中心にして遅延量を±１変化させても位相変化が検出されなかったので制御部１５（図１）は、初期値補正の必要なしと判断して、γ＝１０のまま具体例１の動作へ移行する。
【００７０】
図９は、初期値補正制御の動作説明図（その５）である。
デューティ比劣化のない正常なデータの場合を表している。
（ａ）は、クロックＣＬＫ（図２）の連続状態を示している。（ｂ）は、メインカウント値γを表している。横軸上の数値γはそのまま、従属接続された遅延線（図２）個々の接続部から出力されるデータＤ０〜Ｄｎに相当する。γの初期値は８に設定される。即ちセレクタＡ１は、データＤ８を受け入れる。（ｃ）は、セレクタＡ１の出力を表している。（ｄ）はセレクタＡ２の出力を表している。（ｅ）と（ｆ）は、メインカウント値γを８に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。（ｇ）は、初期値補正制御終了時のセレクタＡ１の出力を表している。（ａ）〜（ｇ）は、同一時間軸上に表されている。図９の上から順を追ってビット位相制御装置の制御動作について説明する。
【００７１】
Ｓ１．制御部１５（図１）が、切替スイッチ１３（図１）をａに接続し、メインカウンタ１１（図１）をγ＝８に、サブカウンタをχ＝０にリセットして初期値を設定する。
この状態では、現用系選択信号Ｓｒ＝８、予備系選択信号Ｓｐ＝８（χ＝０）となる。このとき、セレクタＡ１の出力の位相が、クロックパルス（ＣＬＫ−０）の立上がり部分よりも、データ出力の中心がα（＝−４）進んだ状態であったとする（ｃ）。従って、セレクタＡ２出力の位相もクロックパルス（ＣＬＫ−０）の立上がり部分と、データ出力の中心がα（＝−４）進んだ状態（ｄ）となる。
【００７２】
Ｓ２．制御部１５（図１）が、γ＝８のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝１にする。
Ｓｒ＝８、Ｓｐ＝９になる。その結果セレクタＡ２の出力は１Ｔｄ遅れて（ｅ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＬ、Ｈとなり変化なし。
Ｓ３．制御部１５（図１）が、γ＝８、χ＝１のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝８、Ｓｐ＝７になる。その結果セレクタＡ２の出力は１Ｔｄ進んで（ｆ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＬ、Ｈとなり変化なし。
Ｓ４．γ＝８を中心にして遅延量を±１変化させても位相変化が検出されなかったので制御部１５（図１）は、初期値補正の必要なしと判断して、γ＝８のまま具体例１の動作へ移行する。
【００７３】
以上初期値をγ＝８に設定した場合において、セレクタＡ１の出力の中点（図上に○で示した位置）がクロックＣＬＫ−０の立上がり時点と一致している場合（α＝０に相当する）、セレクタＡ１の出力の中点（図上に○で示した位置）がクロックＣＬＫ−０の立上がり時点よりα（α＝−１、α＝−２、α＝−３、α＝−４）進んでいる場合について説明した。
ここでクロックＣＬＫ−０、クロックＣＬＫ−１、クロックＣＬＫ−２、は連続して送られて来るクロックパルスであり、前提条件から、その繰り返し周期はγ＝５に相当する。従って、セレクタＡ１の出力の中点（図上に○で示した位置）とクロックＣＬＫ−０の立上がり時点の全ての位相差は、上記α＝０からα＝−４の、いずれかの状態に等しい。例えばα＝−６の状態は、比較するクロックパルスをＣＬＫ−１に変更することによってα＝−１の状態と等しくなる。
【００７４】
即ち、上記のように、初期値は、メインカウント値γを中心にした現用系データに対して、予備系データの位相差を交互にγ＋１と、γ−１に切り替えて、位相変化が検出されなくなるまでカウント値γを段階的に増加させることによって補正される。
以上で、デューティ比劣化のない正常なデータに対する初期値補正制御についての説明を終了したので、次にデューティ比が劣化しているデータに対する初期値補正制御について説明する。
【００７５】
図１０は、初期値補正制御の動作説明図（その６）である。
次にデューティ比が劣化しているデータの場合を表している。
前提条件として、データの幅が、遅延線１個分に相当する時間劣化しているものとする。その劣化部分は、（ｃ）の斜線部で表されている。
（ａ）は、クロックＣＬＫ（図２）の連続状態を示している。（ｂ）は、メインカウント値γを表している。
【００７６】
横軸上の数値γはそのまま、従属接続された遅延線（図２）個々の接続部から出力されるデータＤ０〜Ｄｎに相当する。γの初期値は８に設定される。即ちセレクタＡ１は、データ８を受け入れる。（ｃ）は、セレクタＡ１の出力を表している。（ｄ）はセレクタＡ２の出力を表している。（ｅ）と（ｆ）は、メインカウント値γを８に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。（ｇ）は、初期値補正制御終了時のセレクタＡ１の出力を表している。（ａ）〜（ｇ）は、同一時間軸上に表されている。図１０の上から順を追って位相制御装置の制御動作について説明する。
【００７７】
Ｓ１．制御部１５（図１）が、切替スイッチ１３（図１）をａに接続し、メインカウンタ１１（図１）をγ＝８に、サブカウンタをχ＝０にリセットして初期値を設定する。
この状態では、現用系選択信号Ｓｒ＝８、予備系選択信号Ｓｐ＝８（χ＝０）となる。このとき、セレクタＡ１の出力の位相が、クロックパルス（ＣＬＫ−０）の立上がり部分よりも、データ出力の中心がα（＝−０．５）進んだ状態であったとする（ｃ）。従って、セレクタＡ２出力の位相もクロックパルス（ＣＬＫ−０）の立上がり部分と、データ出力の中心がα（＝−０．５）進んだ状態（ｄ）となる。
【００７８】
Ｓ２．制御部１５（図１）が、γ＝８のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝１にする。
Ｓｒ＝８、Ｓｐ＝９になる。その結果セレクタＡ２の出力は１Ｔｄ遅れて（ｅ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化なし。
Ｓ３．制御部１５（図１）が、γ＝８、χ＝１のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝８、Ｓｐ＝７になる。その結果セレクタＡ２の出力は１Ｔｄ進んで（ｆ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化なし。
Ｓ４．γ＝８を中心にして遅延量を±１変化させても位相変化が検出されなかったので制御部１５（図１）は、初期値補正の必要なしと判断して、γ＝８のまま具体例１の動作へ移行する。
【００７９】
図１１は、初期値補正制御の動作説明図（その７）である。
デューティ比が劣化しているデータの場合を表している。
前提条件として、データの幅が、遅延線１個分に相当する時間劣化しているものとする。その劣化部分は、（ｃ）の斜線部で表されている。
（ａ）は、クロックＣＬＫ（図２）の連続状態を示している。（ｂ）は、メインカウント値γを表している。横軸上の数値γはそのまま、従属接続された遅延線（図２）個々の接続部から出力されるデータＤ０〜Ｄｎに相当する。γの初期値は８に設定される。即ちセレクタＡ１は、データＤ８を受け入れる。（ｃ）は、セレクタＡ１の出力を表している。（ｄ）は、セレクタＡ２の出力を表している。（ｅ）と（ｆ）は、メインカウント値γを８に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。
【００８０】
（ｇ）は、メインカウント値γを１増加してγ＝９に初期値補正制御したときのセレクタＡ１の出力を表している。
（ｈ）と（ｉ）は、メインカウント値γを８に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。（ｊ）は、初期値補正制御終了時のセレクタＡ１の出力を表している。（ａ）〜（ｊ）は、同一時間軸上に表されている。図１１の上から順を追ってビット位相制御装置の制御動作について説明する。
【００８１】
Ｓ１．制御部１５（図１）が、切替スイッチ１３（図１）をａに接続し、メインカウンタ１１（図１）をγ＝８に、サブカウンタをχ＝０にリセットして初期値を設定する。
この状態では、現用系選択信号Ｓｒ＝８、予備系選択信号Ｓｐ＝８（χ＝０）となる。このとき、セレクタＡ１の出力の位相が、クロックパルス（ＣＬＫ−０）の立上がり部分よりも、データ出力の中心がα（＝−１．５）進んだ状態であったとする（ｃ）。従って、セレクタＡ２出力の位相もクロックパルス（ＣＬＫ−０）の立上がり部分と、データ出力の中心がα（＝−１．５）進んだ状態（ｄ）となる。
【００８２】
Ｓ２．制御部１５（図１）が、γ＝８のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝１にする。
Ｓｒ＝８、Ｓｐ＝９になる。その結果セレクタＡ２の出力は１Ｔｄ遅れて（ｅ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化なし。
Ｓ３．制御部１５（図１）が、γ＝８、χ＝１のまま、プラス・マイナス演算器１４（図１）を−にする。Ｓｒ＝８、Ｓｐ＝７になる。その結果セレクタＡ２の出力は１Ｔｄ進んで（ｆ）になる。この状態でＦ２、Ｆ４の出力は、それぞれＬ、Ｌとなり変化する。
Ｓ４．制御部１５（図１）は、メインカウント値を１増加してγ＝９にする（ｇ）。
【００８３】
Ｓ５．制御部１５（図１）が、γ＝９のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝１にする。
Ｓｒ＝９、Ｓｐ＝１０になる。その結果セレクタＡ２の出力は（ｇ）と比較して１Ｔｄ遅れて（ｈ）になる。この状態でＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり（ｇ）と比較して変化なし。
Ｓ６．制御部１５（図１）が、γ＝９、χ＝１のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝９、Ｓｐ＝８になる。その結果セレクタＡ２の出力は（ｇ）と比較して１Ｔｄ進んで（ｉ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり（ｇ）と比較して変化なし。
Ｓ７．γ＝９を中心にして遅延量を±１変化させても位相変化が検出されなかったので制御部１５（図１）は、初期値補正の必要なしと判断して、γ＝９のまま具体例１の動作へ移行する。
【００８４】
図１２は、初期値補正制御の動作説明図（その８）である。
デューティ比が劣化しているデータの場合を表している。
前提条件として、データの幅が、遅延線１個分に相当する時間劣化しているものとする。その劣化部分は、（ｃ）の斜線部で表されている。
【００８５】
（ａ）は、クロックＣＬＫ（図２）の連続状態を示している。（ｂ）は、メインカウント値γを表している。横軸上の数値γはそのまま、従属接続された遅延線（図２）個々の接続部から出力されるデータＤ０〜Ｄｎに相当する。γの初期値は８に設定される。即ちセレクタＡ１は、データＤ８を受け入れる。（ｃ）は、セレクタＡ１の出力を表している。（ｄ）は、セレクタＡ２の出力を表している。（ｅ）と（ｆ）は、メインカウント値γを８に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。
【００８６】
（ｇ）は、メインカウント値γを１増加してγ＝９に初期値補正制御したときのセレクタＡ１の出力を表している。
（ｈ）と（ｉ）は、メインカウント値γを８に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。（ｊ）は、メインカウント値γを更に１増加してγ＝１０に初期値補正制御したときのセレクタＡ１の出力を表している。（ｋ）と（ｌ）は、メインカウント値γを１０に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。（ｍ）は、初期値補正制御終了時のセレクタＡ１の出力を表している。（ａ）〜（ｊ）は、同一時間軸上に表されている。図１２の上から順を追ってビット位相制御装置の制御動作について説明する。
【００８７】
Ｓ１．制御部１５（図１）が、切替スイッチ１３（図１）をａに接続し、メインカウンタ１１（図１）をγ＝８に、サブカウンタをχ＝０にリセットして初期値を設定する。
この状態では、現用系選択信号Ｓｒ＝８、予備系選択信号Ｓｐ＝８（χ＝０）となる。このとき、セレクタＡ１の出力の位相が、クロックパルス（ＣＬＫ−０）の立上がり部分よりも、データ出力の中心がα（＝−２．５）進んだ状態であったとする（ｃ）。従って、セレクタＡ２出力の位相もクロックパルス（ＣＬＫ−０）の立上がり部分と、データ出力の中心がα（＝−２．５）進んだ状態（ｄ）となる。
【００８８】
Ｓ２．制御部１５（図１）が、γ＝８のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝１にする。
Ｓｒ＝８、Ｓｐ＝９になる。その結果セレクタＡ２の出力は１Ｔｄ遅れて（ｅ）になる。この状態でＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化する。
Ｓ３．制御部１５（図１）が、γ＝８、χ＝１のまま、プラス・マイナス演算器１４（図１）を−にする。Ｓｒ＝８、Ｓｐ＝７になる。その結果セレクタＡ２の出力は１Ｔｄ進んで（ｆ）になる。この状態でＦ２、Ｆ４の出力は、それぞれＬ、Ｈとなり変化する。
Ｓ４．制御部１５（図１）は、メインカウント値を１増加してγ＝９にする（ｇ）。
【００８９】
Ｓ５．制御部１５（図１）が、γ＝９のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝１にする。
Ｓｒ＝９、Ｓｐ＝１０になる。その結果セレクタＡ２の出力は（ｇ）と比較して１Ｔｄ遅れて（ｈ）になる。この状態でＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり（ｇ）と比較して変化なし。
Ｓ６．制御部１５（図１）が、γ＝９、χ＝１のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝９、Ｓｐ＝８になる。その結果セレクタＡ２の出力は（ｇ）と比較して１Ｔｄ進んで（ｉ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＬ、Ｌとなり（ｇ）と比較して変化する。
Ｓ７．制御部１５（図１）は、メインカウント値を更に１増加してγ＝１０にする（ｊ）。
【００９０】
Ｓ８．制御部１５（図１）が、γ＝１０のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝１にする。
Ｓｒ＝１０、Ｓｐ＝１１になる。その結果セレクタＡ２の出力は（ｊ）と比較して１Ｔｄ遅れて（ｋ）になる。この状態でＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり（ｊ）と比較して変化なし。
Ｓ９．制御部１５（図１）が、γ＝１０、χ＝１のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝１０、Ｓｐ＝９になる。その結果セレクタＡ２の出力は（ｊ）と比較して１Ｔｄ進んで（ｌ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり（ｊ）と比較して変化なし。
Ｓ１０．γ＝１０を中心にして遅延量を±１変化させても位相変化が検出されなかったので制御部１５（図１）は、初期値補正の必要なしと判断して、γ＝１０のまま具体例１の動作へ移行する。
【００９１】
図１３は、初期値補正制御の動作説明図（その９）である。
デューティ比が劣化しているデータの場合を表している。
前提条件として、データの幅が、遅延線１個分に相当する時間劣化しているものとする。その劣化部分は、（ｃ）の斜線部で表されている。
【００９２】
（ａ）は、クロックＣＬＫ（図２）の連続状態を示している。（ｂ）は、メインカウント値γを表している。横軸上の数値γはそのまま、従属接続された遅延線（図２）個々の接続部から出力されるデータＤ０〜Ｄｎに相当する。γの初期値は８に設定される。即ちセレクタＡ１は、データＤ８を受け入れる。（ｃ）は、セレクタＡ１の出力を表している。（ｄ）は、セレクタＡ２の出力を表している。（ｅ）と（ｆ）は、メインカウント値γを８に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。
【００９３】
（ｇ）は、メインカウント値γを１増加してγ＝９に初期値補正制御したときのセレクタＡ１の出力を表している。
（ｈ）と（ｉ）は、メインカウント値γを８に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。（ｊ）は、メインカウント値γを更に１増加してγ＝１０に初期値補正制御したときのセレクタＡ１の出力を表している。（ｋ）と（ｌ）は、メインカウント値γを１０に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。（ｍ）は、メインカウント値γを更に１増加してγ＝１１に初期値補正制御したときのセレクタＡ１の出力を表している。（ｎ）と（ｏ）は、メインカウント値γを１１に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。（ｐ）は、初期値補正制御終了時のセレクタＡ１の出力を表している。（ａ）〜（ｐ）は、同一時間軸上に表されている。図１３の上から順を追ってビット位相制御装置の制御動作について説明する。
【００９４】
Ｓ１．制御部１５（図１）が、切替スイッチ１３（図１）をａに接続し、メインカウンタ１１（図１）をγ＝８に、サブカウンタをχ＝０にリセットして初期値を設定する。
この状態では、現用系選択信号Ｓｒ＝８、予備系選択信号Ｓｐ＝８（χ＝０）となる。このとき、セレクタＡ１の出力の位相が、クロックパルス（ＣＬＫ−０）の立上がり部分よりも、データ出力の中心がα（＝−３．５）進んだ状態であったとする（ｃ）。従って、セレクタＡ２出力の位相もクロックパルス（ＣＬＫ−０）の立上がり部分と、データ出力の中心がα（＝−３．５）進んだ状態（ｄ）となる。
【００９５】
Ｓ２．制御部１５（図１）が、γ＝８のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝１にする。
Ｓｒ＝８、Ｓｐ＝９になる。その結果セレクタＡ２の出力は１Ｔｄ遅れて（ｅ）になる。この状態でＦ２、Ｆ４の出力は、それぞれＬ、Ｌとなり変化する。
Ｓ３．制御部１５（図１）が、γ＝８、χ＝１のまま、プラス・マイナス演算器１４（図１）を−にする。Ｓｒ＝８、Ｓｐ＝７になる。その結果セレクタＡ２の出力は１Ｔｄ進んで（ｆ）になる。この状態でＦ２、Ｆ４の出力は、それぞれＬ、Ｈとなり変化しない。
Ｓ４．制御部１５（図１）は、メインカウント値を１増加してγ＝９にする（ｇ）。
【００９６】
Ｓ５．制御部１５（図１）が、γ＝９のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝１にする。
Ｓｒ＝９、Ｓｐ＝１０になる。その結果セレクタＡ２の出力は（ｇ）と比較して１Ｔｄ遅れて（ｈ）になる。この状態でＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり（ｇ）と比較して変化する。
Ｓ６．制御部１５（図１）が、γ＝９、χ＝１のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝９、Ｓｐ＝８になる。その結果セレクタＡ２の出力は（ｇ）と比較して１Ｔｄ進んで（ｉ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＬ、Ｈとなり（ｇ）と比較して変化する。
Ｓ７．制御部１５（図１）は、メインカウント値を更に１増加してγ＝１０にする（ｊ）。
【００９７】
Ｓ８．制御部１５（図１）が、γ＝１０のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝１にする。
Ｓｒ＝１０、Ｓｐ＝１１になる。その結果セレクタＡ２の出力は（ｊ）と比較して１Ｔｄ遅れて（ｋ）になる。この状態でＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり（ｊ）と比較して変化なし。
Ｓ９．制御部１５（図１）が、γ＝１０、χ＝１のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝１０、Ｓｐ＝９になる。その結果セレクタＡ２の出力は（ｊ）と比較して１Ｔｄ進んで（ｌ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＬ、Ｌとなり（ｊ）と比較して変化する。
【００９８】
Ｓ１０．制御部１５（図１）は、メインカウント値を更に１増加してγ＝１１にする（ｍ）。
Ｓ１１．制御部１５（図１）が、γ＝１１のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝１にする。
Ｓｒ＝１１、Ｓｐ＝１０になる。その結果セレクタＡ２の出力は（ｍ）と比較して１Ｔｄ遅れて（ｎ）になる。この状態でＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり（ｍ）と比較して変化なし。
【００９９】
Ｓ１２．制御部１５（図１）が、γ＝１１、χ＝１のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝１１、Ｓｐ＝１０になる。その結果セレクタＡ２の出力は（ｍ）と比較して１Ｔｄ進んで（ｏ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり（ｍ）と比較して変化なし。
Ｓ１３．γ＝１１を中心にして遅延量を±１変化させても位相変化が検出されなかったので制御部１５（図１）は、初期値補正の必要なしと判断して、γ＝１１のまま具体例１の動作へ移行する。
【０１００】
図１４は、初期値補正制御の動作説明図（その１０）である。
デューティ比が劣化しているデータの場合を表している。
前提条件として、データの幅が、遅延線１個分に相当する時間劣化しているものとする。その劣化部分は、（ｃ）の斜線部で表されている。
【０１０１】
（ａ）は、クロックＣＬＫ（図２）の連続状態を示している。（ｂ）は、メインカウント値γを表している。横軸上の数値γはそのまま、従属接続された遅延線（図２）個々の接続部から出力されるデータＤ０〜Ｄｎに相当する。γの初期値は８に設定される。即ちセレクタＡ１は、データＤ８を受け入れる。（ｃ）は、セレクタＡ１の出力を表している。（ｄ）は、セレクタＡ２の出力を表している。（ｅ）と（ｆ）は、メインカウント値γを８に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。（ｇ）は、初期値補正制御終了時のセレクタＡ１の出力を表している。（ａ）〜（ｇ）は、同一時間軸上に表されている。図１４の上から順を追ってビット位相制御装置の制御動作について説明する。
【０１０２】
Ｓ１．制御部１５（図１）が、切替スイッチ１３（図１）をａに接続し、メインカウンタ１１（図１）をγ＝８に、サブカウンタをχ＝０にリセットして初期値を設定する。
この状態では、現用系選択信号Ｓｒ＝８、予備系選択信号Ｓｐ＝８（χ＝０）となる。このとき、セレクタＡ１の出力の位相が、クロックパルス（ＣＬＫ−０）の立上がり部分よりも、データ出力の中心がα（＝−４．５）進んだ状態であったとする（ｃ）。従って、セレクタＡ２出力の位相もクロックパルス（ＣＬＫ−０）の立上がり部分と、データ出力の中心がα（＝−４．５）進んだ状態（ｄ）となる。
【０１０３】
Ｓ２．制御部１５（図１）が、γ＝８のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝１にする。
Ｓｒ＝８、Ｓｐ＝９になる。その結果セレクタＡ２の出力は１Ｔｄ遅れて（ｅ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＬ、Ｈとなり変化なし。Ｓ３．制御部１５（図１）が、γ＝８、χ＝１のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝８、Ｓｐ＝７になる。その結果セレクタＡ２の出力は１Ｔｄ進んで（ｆ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＬ、Ｈとなり変化なし。
Ｓ４．γ＝８を中心にして遅延量を±１変化させても位相変化が検出されなかったので制御部１５（図１）は、初期値補正の必要なしと判断して、γ＝８のまま具体例１の動作へ移行する。
【０１０４】
以上初期値をγ＝８に設定した場合において、セレクタＡ１の出力の中点（図上に○で示した位置）がクロックＣＬＫ−０の立上がり時点よりα（α＝−０．５、α＝−１．５、α＝−２．５、α＝−３．５、α＝−４．５）進んでいる場合について説明した。
【０１０５】
ここでクロックＣＬＫ−０、クロックＣＬＫ−１、クロックＣＬＫ−２、は連続して送られて来るクロックパルスであり、前提条件から、その繰り返し周期はγ＝５に相当する。従って、セレクタＡ１の出力の中点（図上に○で示した位置）とクロックＣＬＫ−０の立上がり時点の全ての位相差は、上記α＝−０．５からα＝−４．５のいずれかの状態に等しい。例えばα＝−５．５の状態は、比較するクロックパルスをＣＬＫ−１に変更することによってα＝−０．５の状態と等しくなる。
【０１０６】
即ち、上記のように、初期値は、メインカウント値γを中心にした現用系データに対して、予備系データの位相差を交互にγ＋１と、γ−１に切り替えて、位相変化が検出されなくなるまでカウント値γを段階的に増加させることによって補正される。
尚、以上の説明では、サブカウント値の変化量とメインカウント値γの変化量をそれぞれ１に固定して説明したが、この値は、遅延線の遅延時間の大小等によって任意に変更することが可能である。
【０１０７】
尚、具体例２の冒頭に記した、具体例１の動作と具体例２の動作の差異の必要性について以下に説明する。
図１５は、初期値補正制御の動作説明図（その１１）である。
デューティ比が劣化しているデータの場合を表している。
前提条件として、データの幅が、遅延線１個分に相当する時間劣化しているものとする。その劣化部分は、（ｃ）の斜線部で表されている。
デューティ比劣化のない正常なデータの場合を表している。
【０１０８】
（ａ）は、クロックＣＬＫ（図２）の連続状態を示している。（ｂ）は、メインカウント値γを表している。横軸上の数値γはそのまま、従属接続された遅延線（図２）個々の接続部から出力されるデータＤ０〜Ｄｎに相当する。γの初期値は８に設定される。即ちセレクタＡ１は、データＤ８を受け入れる。（ｃ）は、セレクタＡ１の出力を表している。（ｄ）は、セレクタＡ２の出力を表している。（ｅ）と（ｆ）は、メインカウント値γを８に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。
【０１０９】
（ｇ）は、補正制御されたセレクタＡ１の出力を表している。（ａ）〜（ｊ）は、同一時間軸上に表されている。図１２の上から順を追ってビット位相制御装置の制御動作について説明する。以下の動作は、具体例１の制御方法によって進行するものとする。
【０１１０】
Ｓ１．制御部１５（図１）が、切替スイッチ１３（図１）をａに接続し、メインカウンタ１１（図１）をγ＝８に、サブカウンタをχ＝０にリセットして初期値を設定する。
この状態では、現用系選択信号Ｓｒ＝８、予備系選択信号Ｓｐ＝８（χ＝０）となる。このとき、セレクタＡ１の出力の位相が、クロックパルス（ＣＬＫ−０）の立上がり部分よりも、データ出力の中心がα（＝−２．５）進んだ状態であったとする（ｃ）。従って、セレクタＡ２出力の位相もクロックパルス（ＣＬＫ−０）の立上がり部分と、データ出力の中心がα（＝−２．５）進んだ状態（ｄ）となる。
【０１１１】
Ｓ２．制御部１５（図１）が、γ＝８のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝１にする。
Ｓｒ＝８、Ｓｐ＝９になる。その結果セレクタＡ２の出力は１Ｔｄ遅れて（ｅ）になる。この状態でＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化する。制御部１５（図１）は、このときのサブカウント値χ１（＝＋１）を記憶する。
Ｓ３．制御部１５（図１）が、γ＝８、χ＝１のまま、プラス・マイナス演算器１４（図１）を−にする。Ｓｒ＝８、Ｓｐ＝７になる。その結果セレクタＡ２の出力は１Ｔｄ進んで（ｆ）になる。この状態でＦ２、Ｆ４の出力は、それぞれＬ、Ｈとなり変化する。制御部１５（図１）は、このときのサブカウント値χ２（＝−１）を記憶する。
【０１１２】
Ｓ４．制御部１５（図１）は、上記サブカウント値χ１とサブカウント値χ２からα０＝（１／２）（χ２−χ１）を求める。サブカウント値χ２（＝−１）とサブカウント値χ１（＝＋１）からα０＝０を得る。即ち（ｇ）となる。
以上の結果からセレクタＡ１の出力（ａ）の初期値は、全く移動せず、制御不能の状態におちいっていることが分る。
一方、具体例２の制御方法によれば、図１２で説明したように、この例と全く同じ状態でも初期値補正制御が可能になる。
【０１１３】
上記の説明では、カウント値γを１ずつ段階的に増加させることによって補正する制御方法に限定して説明したが、カウント値γを所定の方向に所定の値変化させればよい。
所定の方向というのは、カウント値γを増加させる方向に、或いはカウント値γを減少させる方向に変化させれば良い。また、所定の値とは、カウント値γの変化量として予め定めておいた単位数（通常１又は２）である。
【０１１４】
〈具体例２の効果〉
以上説明した初期値補正制御によって以下の効果を得る。
１．入力信号のデューティ比が劣化していても、入力信号と受信機器との間に正確な位相同期を確立できる。
２．入力信号のデューティ比が劣化していない場合においても、より安全な位相差でより正確な位相同期が確立される。
【図面の簡単な説明】
【図１】本発明のビット位相制御装置のブロック図である。
【図２】ビット位相同期回路のブロック図である。
【図３】ビット位相制御装置の動作説明図（その１）である。
【図４】ビット位相制御装置の動作説明図（その２）である。
【図５】初期値補正制御の動作説明図（その１）である。
【図６】初期値補正制御の動作説明図（その２）である。
【図７】初期値補正制御の動作説明図（その３）である。
【図８】初期値補正制御の動作説明図（その４）である。
【図９】初期値補正制御の動作説明図（その５）である。
【図１０】初期値補正制御の動作説明図（その６）である。
【図１１】初期値補正制御の動作説明図（その７）である。
【図１２】初期値補正制御の動作説明図（その８）である。
【図１３】初期値補正制御の動作説明図（その９）である。
【図１４】初期値補正制御の動作説明図（その１０）である。
【図１５】初期値補正制御の動作説明図（その１１）である。
【符号の説明】
１１ メインカウンタ
１２ サブカウンタ
１３ 切替スイッチ
１４ プラス・マイナス演算器
１５ 制御部
Claims (2)
- 入力データを一定時間で順次遅延させ、各遅延させた入力データを現用系データ及び予備系データとして選択出力可能な可変位相遅延部を制御して前記現用系データのいずれかをクロックに同期させて出力するためのビット位相制御装置であって、
前記クロックに同期する現用系データを出力させるべく該データの選択を示す初期メインカウント値γを前記可変位相遅延部に供給するメインカウンタと、
遅延量に対応して変化するサブカウント値ｘを出力するサブカウンタと、
前記変化するサブカウント値ｘを受信する毎にカウント値γ±ｘを前記可変位相遅延部に供給して前記予備系データの遅延量を指定するプラス・マイナス演算器と、
前記サブカウント値ｘの変化による前記予備系データの両側エッジを検出し、検出された両側エッジ位置に基づいて前記クロックに同期する次の現用系データを選択するためのメインカウント値γを前記メインカウンタに設定する制御部とを備えるビット位相制御装置において、
前記制御部は、前記メインカウンタに仮の初期メインカウント値γ’を設定すると共に前記サブカウンタに補正用サブカウント値ｘ’を設定して前記プラス・マイナス演算器から補正用カウント値γ’±ｘ’を出力させ、前記可変位相遅延部から前記仮の初期メインカウント値γ’に対応して選択出力された予備系データの両側エッジに対し前記補正用カウント値γ’±ｘ’に対応して選択出力された予備系データの両側エッジが同一であると前記仮の初期メインカウント値γ’を前記初期カウント値γとして前記メインカウンタに設定し、
前記選択出力された両予備系データの両側エッジが相違すると、前記メインカウンタに再度、異なる仮の初期メインカウント値γ’を設定して初期カウント値の設定動作を繰り返すことを特徴とするビット位相制御装置。 - 請求項１記載のビット位相制御装置において、
前記制御部は、前記プラス・マイナス演算器の出力するカウント値γ＋ｘ又はγ−ｘのいずれかが前記可変位相遅延部のデータ選択の限界値と判定すると、該プラス・マイナス演算器を制御して非限界のカウント値のみを出力させることを特徴とするビット位相制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36840498A JP3546324B2 (ja) | 1998-12-25 | 1998-12-25 | ビット位相制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36840498A JP3546324B2 (ja) | 1998-12-25 | 1998-12-25 | ビット位相制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000196572A JP2000196572A (ja) | 2000-07-14 |
| JP3546324B2 true JP3546324B2 (ja) | 2004-07-28 |
Family
ID=18491734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36840498A Expired - Fee Related JP3546324B2 (ja) | 1998-12-25 | 1998-12-25 | ビット位相制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3546324B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5304280B2 (ja) * | 2009-01-30 | 2013-10-02 | 株式会社ニコン | 位相調整装置およびカメラ |
-
1998
- 1998-12-25 JP JP36840498A patent/JP3546324B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000196572A (ja) | 2000-07-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6089775A (ja) | 自動テスト装置用のテスト期間発生器 | |
| US5729550A (en) | Data transmitter-receiver | |
| JPH0292021A (ja) | ディジタルｐｌｌ回路 | |
| JP3546324B2 (ja) | ビット位相制御装置 | |
| US4644568A (en) | Timing signal distribution arrangement | |
| US10707849B2 (en) | Synchronous mirror delay circuit and synchronous mirror delay operation method | |
| EP1087563B1 (en) | System and method for reliably switching between redundant clocks | |
| JP3546322B2 (ja) | ビット位相制御装置 | |
| JP3461428B2 (ja) | クロック無瞬断切替装置 | |
| US20010045822A1 (en) | Pulse detector | |
| EP0619540A1 (en) | Circuit and method of synchronizing clock signals | |
| JPH04293332A (ja) | ビット位相同期回路 | |
| US4741005A (en) | Counter circuit having flip-flops for synchronizing carry signals between stages | |
| JPH02250535A (ja) | ビット位相同期回路 | |
| JPH1124783A (ja) | クロック調整回路 | |
| JPH1039944A (ja) | クロック回路 | |
| JPH10145350A (ja) | インターコネクション回路 | |
| JP3036223B2 (ja) | クロック乗換回路 | |
| JP2809202B2 (ja) | クロック切り替え回路及びこれを用いたクロック乗せ換え装置 | |
| JPH09270775A (ja) | Ｐｎ符号同期引き込み回路 | |
| JPH0774654A (ja) | 多重化回路 | |
| JP2002051032A (ja) | クロック補正回路 | |
| JPH11112484A (ja) | クロック制御回路 | |
| JPH0786788B2 (ja) | クロック切替装置 | |
| JPS61198843A (ja) | デイジタル信号のラツチ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A132 Effective date: 20031209 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040209 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040309 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040330 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080423 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090423 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090423 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100423 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100423 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110423 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120423 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |