JP2000196572A - ビット位相制御装置 - Google Patents

Abstract

(57)【要約】 【解決手段】 遅延量の初期値としてメインカウンタ１
１にメインカウント値γを設定して、動作を開始する。
同時にサブカウント値χをサブカウンタ１２に設定す
る。プラス・マイナス演算器１４を用いて、メインカウ
ント値γを中心にして、現用系データに対する、予備系
データの位相差を交互にγ＋χと、γ−χに切り替えな
がら、χを増加させる。この動作によってクロック信号
に対する現用系データの位相変化を監視する。位相変化
が検出された時は、メインカウント値γを変更して、ク
ロック信号に対する現用系データの位相差を維持する。 【効果】 正確な位相同期を確立するための制御時間が
短縮され、位相同期を確立するまでの間、廃棄されるデ
ータ量を減少させることが可能になった。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、通信システム等に
用いられる、ビット位相制御装置及び制御方法に関す
る。

【０００２】

【従来の技術】近年通信システムの高速化が進んでい
る。それに伴って、機器間での同期確立が、技術開発の
重要なテーマになっている。特に、シリアルデータ受け
入れの場合は、データの両端に存在する不定領域が、問
題になりやすい。この不定領域を避けて、正確なデータ
を取り込むためには、正確な位相同期が必要とされる。
この問題を解決するための技術として、特開平９−２４
７１３３号（発明の名称、ディジタル信号再生装置、出
願人、日本電信電話株式会社、株式会社日立製作所）が
開示されている。

【０００３】

【発明が解決しようとする課題】ところで、上記、従来
の技術においても、正確な位相同期を確立するために、
無視できない程度の、制御時間が必要とされていた。通
常、データの伝送速度に比して位相同期制御の速度は極
めて遅い。その結果、位相同期を確立するまでの間、か
なりのデータ量が、廃棄される場合も発生した。この問
題を解決するための、制御時間短縮化が、大きな解決課
題として残されていた。

【０００４】

【課題を解決するための手段】本発明は、以上の点を解
決するために、次の構成を採用する。 〈構成１〉入力データを指定された遅延時間だけ遅延さ
せて現用系データを生成するとともに、上記入力データ
を現用系データとは独立に、指定された遅延時間だけ遅
延させて予備系データを生成する可変位相遅延部と、上
記可変位相遅延部にメインカウント値γを供給し、上記
現用系データの上記遅延時間を指定するメインカウンタ
と、このメインカウンタの出力するメインカウント値γ
を制御して、システムを制御するクロックと、上記現用
系データとの位相差を許容範囲に調整する制御部と、一
定の範囲で周期的に値を増減するサブカウント値χを出
力するサブカウンタと、上記メインカウント値γを中心
にして、上記サブカウント値χの幅で値を増減させるカ
ウント値γ±χを、上記可変位相遅延部に供給するプラ
ス・マイナス演算器とを備え、上記制御部は、このプラ
ス・マイナス演算器の出力するカウント値γ±χが上記
可変位相遅延部の可変範囲を越えた遅延時間を指定した
とき、その可変位相遅延部による上記予備系データの遅
延時間を可変範囲の中央付近の所定の位相差に戻して、
上記現用系データを予備系データにし、予備系データを
現用系データに切り替えるよう制御することを特徴とす
るビット位相制御装置。

【０００５】〈構成２〉構成１に記載されたビット位相
制御装置において、上記制御部は、プラス・マイナス演
算器の出力するカウント値γ±χが上記可変位相遅延部
の可変範囲を越えた遅延時間を指定したとき、サブカウ
ンタのカウント値に付されていた符号を反転して、この
符号をそのまま維持した状態で、サブカウンタのカウン
ト値を増加させ、可変位相遅延部による上記予備系デー
タの遅延時間が可変範囲の中央付近の所定の位相差に戻
った後、上記現用系データを予備系データにし、予備系
データを現用系データに切り替えるよう制御することを
特徴とするビット位相制御装置。

【０００６】〈構成３〉構成１又は構成２に記載された
ビット位相制御装置において、上記制御部は、上記可変
位相遅延部に上記メインカウンタが上記現用系データの
遅延時間初期値としてメインカウント値γを供給し、上
記サブカウンタと上記プラス・マイナス演算器を制御し
て上記予備系データの遅延時間を上記メインカウント値
γを中心にして所定の値増減させ、上記現用系データに
対する上記予備系データの位相変化を監視して、上記位
相変化を検出できたとき、上記γを所定の方向に所定の
値変化させ、上記位相変化が検出できなくなるまでこの
変化後のγを中心にして上記予備系データの遅延時間を
再度所定の値増減させて、上記位相変化を監視し、上記
位相変化が検出できなくなったときのγを上記現用系デ
ータの遅延時間の初期値として初期値補正するよう制御
することを特徴とするビット位相制御装置。

【０００７】

【発明の実施の形態】〈具体例１の構成〉外部からジッ
タ成分を含んだ入力データを受け入れて、この入力デー
タを、現実の受信データとして外部に出力する現用系デ
ータと、この現用系データの位相制御に用いる予備系デ
ータに２分割し、その位相を別々に可変させる可変位相
遅延部と、装置内部のクロック信号と、上記現用系デー
タと、上記予備系データとを受け入れて、その位相差を
検出する位相比較部と、上記現用系データと、上記予備
系データを切り替えて出力データとして出力するデータ
出力制御部とを備えた、例えば、上記特開平９−２４７
１３３号に開示されているビット位相同期回路に本発明
によるビット位相制御装置が配置される。

【０００８】本発明によるビット位相制御装置は、上記
可変位相遅延部の、遅延量の初期値を選択するメインカ
ウント値γをメインカウンタに設定して、動作を開始す
る。この初期値は通常全遅延量のほぼ中心値に定められ
る。同時にサブカウント値χをサブカウンタに設定す
る。プラス・マイナス演算器を用いて、メインカウント
値γを中心にして、現用系データに対する、予備系デー
タの位相差を交互にγ＋χと、γ−χに切り替えなが
ら、χを増加させる。この動作によってクロック信号に
対する現用系データの位相変化を監視する。位相変化が
検出された時は、メインカウント値γを変更して、クロ
ック信号に対する現用系データの位相差を正常に維持す
る。

【０００９】メインカウント値γが変化して、上記全遅
延量の片方、例えば、遅延量の少ない方に偏ったと想定
する。この状態で上記予備系データの位相差を前記γ−
χに設定したときに、サブカウント値χの限界が検出さ
れたとする。この時プラス・マイナス演算器のマイナス
演算を停止させて、そのままサブカウント値χを逐次増
加させる。その結果予備系データの位相は、上記全遅延
量の中心値に向けて戻り始める。ついに予備系データの
位相が現用系データの位相に対して、所定の位相差を持
つ状態になったとき、上記メインカウント値γに、上記
サブカウント値χを加算し、サブカウント値χを０にリ
セットする。その後切替スイッチを切り替えて現用系デ
ータと、予備系データを切り替える。

【００１０】以下、本発明を図示の実施の形態について
詳細に説明する。図１は、本発明のビット位相制御装置
のブロック図である。本発明の説明をする前に、本発明
によるビット位相制御装置が、構成要素の一つとして配
置される、ビット位相同期回路の概要について図を用い
て説明する。図２は、ビット位相同期回路のブロック図
である。図より、ビット位相同期回路は、ビット位相制
御装置１と、可変位相遅延部２１と、位相比較部２２
と、データ出力制御部２３を備える。

【００１１】可変位相遅延部２１は、外部から入力デー
タＤinを受け入れて、その位相を遅延させる部分であ
る。その内部に、セレクタＡ１と、セレクタＡ２と、Ｄ
ＬＹ−１〜ＤＬＹ−ｎまでｎ個従属接続された遅延線を
備える。従属接続された遅延線は、入力データＤinを受
け入れてＤＬＹ−１〜ＤＬＹ−ｎまで、遅延時間ｔｄず
つ加算して遅延させる。セレクタＡ１と、セレクタＡ２
は、従属接続された遅延線の個々の接続部から、それぞ
れ、遅延時間が加算されたデータＤ０〜Ｄｎの、いずれ
か一つを受け入れる。このデータの選択は、ビット位相
制御装置１の制御に基づいて行われる。このデータをそ
れぞれ、現用系データＤｒ、または、予備系データＤｐ
として出力する。ここで現用系データＤｒとは、実際に
受信データとして、ビット位相同期回路から出力される
信号である。また予備系データＤｐとは、位相同期制御
のために、このビット位相同期回路内部で使われる信号
である。後に説明するが、セレクタＡ１と、セレクタＡ
２の出力は状況に応じて適宜、現用系データＤｒ、また
は予備系データＤｐに変更して使われる。

【００１２】位相比較部２２は、可変位相遅延部２１か
ら、現用系データＤｒ、予備系データＤｐに２分割され
た入力データＤinと、内部クロックＣＬＫを受け入れ
て、入力データＤinと内部クロックＣＬＫの位相差を検
出する部分である。その内部に、Ｆ−１〜Ｆ−７まで７
個のフリップフロップとＥＯ−１〜ＥＯ−３まで３個の
排他的論理和回路を備える。フリップフロップＦ−１、
Ｆ−３と、フリップフロップＦ−２とＦ−４は、セレク
タＡ１とセレクタＡ２から現用系データＤｒまたは、予
備系データＤｐを受け入れて、内部クロックＣＬＫのタ
イミングに併せてデータをラッチする部分である。排他
的論理和回路ＥＯ−１〜ＥＯ−３は、上記Ｆ−１〜Ｆ−
４がラッチしたデータを比較して、入力データＤinと内
部クロックＣＬＫの位相差を検出する部分である。フリ
ップフロップＦ−５〜Ｆ−７は、上記検出結果をラッチ
してビット位相制御装置１へ転送する部分である。

【００１３】データ出力制御部２３は、ビット位相制御
装置１の制御に基づいて、適宜、現用系データＤｒと予
備系データＤｐを変更する部分である。更に、ビット位
相制御装置１の制御に基づいてデータを１クロック分増
加したり削除したり、する部分でもある。以上の構成、
機能、動作は、上記特開平９−２４７１３３号と全く同
様である。ビット位相制御装置１は、本発明による制御
装置であり、ビット位相同期回路全体を制御する部分で
ある。

【００１４】図１に戻って本発明によるビット位相制御
装置１の構成について説明する。図１より、本発明によ
るビット位相制御装置１は、メインカウンタ１１と、サ
ブカウンタ１２と、切替スイッチ１３と、プラス・マイ
ナス演算器１４と、制御部１５を備える。

【００１５】メインカウンタ１１は、制御部１５の制御
に基づいて、メインカウント値γをセレクタＡ１とセレ
クタＡ２のうち現用系データを受け持つセレクタ（以後
現用系セレクタと記す）とへ転送する。同時に、メイン
カウント値γをプラス・マイナス演算器１４へも転送す
る部分である。現用系セレクタに転送されるγを現用系
選択信号Ｓｒと定義する。現用系セレクタは、この現用
系選択信号Ｓｒを受け入れて、上記Ｄ０〜Ｄｎの中から
対応するデータＤγを選択する。遅延線ＤＬＹ−１〜Ｄ
ＬＹ−ｎの出力Ｄ１〜Ｄｎは、それぞれ順番にメインカ
ウント数γ（１〜ｎ）に対応させてある。

【００１６】サブカウンタ１２は、制御部１５の制御に
基づいてサブカウント値χをプラス・マイナス演算器１
４または、セレクタＡ１とセレクタＡ２のうち予備系デ
ータを受け持つセレクタ（以後予備系セレクタと記す）
へ転送する部分である。プラス・マイナス演算器１４
は、メインカウンタ１１と、サブカウンタ１２から、そ
れぞれ、メインカウント値γとサブカウント値χを受け
入れる。この値から、制御部１５の制御に基づいて、Ｓ
ｐ＝γ±χを演算して予備系セレクタへ転送する部分で
ある。ここでＳｐを予備系選択信号と定義する。

【００１７】切替スイッチ１３は、制御部１５の制御に
基づいて、セレクタＡ１とセレクタＡ２をそれぞれ、現
用系セレクタ、あるいは、予備系セレクタに切り替える
部分である。制御部１５は、フリップフロップＦ−５〜
Ｆ−７を介して排他的論理和回路ＥＯ−１〜ＥＯ−３が
出力する位相比較結果を受け入れてビット位相制御装置
全体を制御する部分である。

【００１８】〈具体例１の動作〉次に、図を用いて本発
明によるビット位相制御装置の制御動作について説明す
る。前提条件として以下の条件を定める。即ち、遅延線
ＤＬＹ−１〜ＤＬＹ−ｎ（図２）の段数をｎ＝１６と
し、その各々の遅延時間ｔｄは等しく、５ｔｄ＝Ｔ（デ
ータ１個の時間長）とする。又、クロックＣＬＫ（図
２）の１周期は、Ｔに等しくフリップフロップＦ１〜Ｆ
４（図２）は、クロックＣＬＫの立上がり部分でラッチ
するものとする。更に、初期状態では、セレクタＡ１が
現用系セレクタとして選択されているものとする。尚、
本発明によるビット位相制御装置によって制御されるビ
ット位相同期回路の動作は、上記特開平９−２４７１３
３号と全く同様とする。

【００１９】図３は、ビット位相制御装置の動作説明図
（その１）である。（ａ）は、クロックＣＬＫ（図２）
の連続状態を示している。（ｂ）は、メインカウント値
γを表している。横軸上の数値γはそのまま、従属接続
された遅延線（図２）個々の接続部から出力されるデー
タＤ０〜Ｄｎに相当する。上記前提条件によりγの初期
値は８に設定される。即ちセレクタＡ１は、データＤ８
を受け入れる。（ｃ）は、セレクタＡ１の出力を表して
いる。理解を容易にするためにデータ信号を、Highレベ
ルとLowレベルを繰り返すパルス信号に置き換えて表し
ている（排他的論理和回路ＥＯ−１〜ＥＯ−３によって
位相差を検出しているので、この置き換えが可能にな
る）。（ｄ）はセレクタＡ２の出力を表している。

【００２０】（ｅ）と（ｆ）は、メインカウント値γを
８に固定したまま、サブカウント値χを１にしてプラス
・マイナス演算器１４（図１）が予備系選択信号Ｓｐを
変化させたときのセレクタＡ２の出力を表している。同
様に（ｇ）と（ｈ）、（ｉ）と（ｊ）、（ｋ）と（ｌ）
は、χをそれぞれ２、３、４にしたときのセレクタＡ２
の出力を表している。（ｍ）と（ｎ）は、メインカウン
タ１１（図１）のカウント値γを＋１したとき、即ちセ
レクタＡ１が、データＤ９を受け入れたときの出力を上
記（ａ）〜（ｌ）と、同一時間軸上に表している。

【００２１】図３の上から順を追ってビット位相制御装
置の制御動作について説明する。位相同期の前提条件を
以下のように定める。即ち、図３上でメインカウント値
８に最も近いクロックパルスをＣＬＫ−０とする。この
ＣＬＫ−０の立上がり部分がデータ出力の中心（時間的
に）に一致した状態を位相一致状態、と定める。更に、
初期状態では、セレクタＡ１を現用系セレクタとし、セ
レクタＡ２を予備系セレクタとして動作しているものと
する。

【００２２】以下に動作をＳ１〜Ｓ１２までの段階に分
けて、それぞれ図３の（ａ）〜（ｎ）に対応させて説明
する。 Ｓ１．制御部１５（図１）が、切替スイッチ１３（図
１）をａに接続し、メインカウンタ１１（図１）をγ＝
８に、サブカウンタをχ＝０にリセットして制御を開始
する。この状態では、現用系選択信号Ｓｒ＝８、予備系
選択信号Ｓｐ＝８（χ＝０）となる。このとき、セレク
タＡ１の出力の位相が、クロックパルス（ＣＬＫ−０）
の立上がり部分に対し、データ出力の中心がα（＝−
１）進んだ状態であったとする（ｃ）。従って、セレク
タＡ２出力の位相もα（＝−１）進んだ状態であり
（ｄ）となる。排他的論理和回路ＥＯ−１〜ＥＯ−３
（図１）は、フリップフロップＦ１（図１）、Ｆ２（図
１）、及び、Ｆ３（図１）、Ｆ４（図１）の出力を監視
してその変化点を測定する。Ｆ１（図１）、Ｆ２（図
１）の測定点はＣＬＫ−０の立上がり部分であり、Ｆ
３、Ｆ４の測定点はＣＬＫ＋１の立上がり部分になる。
（ｃ）、（ｄ）では、それぞれ、HighとLowを示してい
る。図上にＨ、Ｌとして示した。

【００２３】Ｓ２．制御部１５（図１）が、γ＝８のま
ま、プラス・マイナス演算器１４（図１）を＋（プラ
ス）にして、サブカウンタをχ＝１にする。Ｓｒ＝８、
Ｓｐ＝９になる。その結果セレクタＡ２の出力は１Ｔｄ
遅れて（ｅ）になる。この状態でもＦ２、Ｆ４の出力
は、それぞれＨ、Ｌとなり変化なし。

【００２４】Ｓ３．制御部１５（図１）が、γ＝８、χ
＝１のまま、プラス・マイナス演算器１４（図１）を−
（マイナス）にする。Ｓｒ＝８、Ｓｐ＝７になる。その
結果セレクタＡ２の出力は１Ｔｄ進んで（ｆ）になる。
この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとな
り変化なし。

【００２５】Ｓ４．制御部１５（図１）が、γ＝８のま
ま、プラス・マイナス演算器１４（図１）を＋にして、
サブカウンタをχ＝２にする。Ｓｒ＝８、Ｓｐ＝１０に
なる。その結果セレクタＡ２の出力は２Ｔｄ遅れて
（ｇ）になる。この状態でもＦ２、Ｆ４の出力は、それ
ぞれＨ、Ｌとなり変化なし。

【００２６】Ｓ５．制御部１５（図１）が、γ＝８、χ
＝２のまま、プラス・マイナス演算器１４（図１）を−
にする。Ｓｒ＝８、Ｓｐ＝６になる。その結果セレクタ
Ａ２の出力は２Ｔｄ進んで（ｈ）になる。この状態でＦ
２、Ｆ４の出力は、それぞれＬ、Ｈとなり変化を検出す
る。このとき、制御の一方法としては、制御部１５（図
１）が、メインカウント値をγ＋１＝９に変更すると同
時に、サブカウント値をχ＝０にリセットして、メイン
カウント値γ＝９で、上記Ａ２．からの動作を開始する
方法がある。更に、別の方法を示すと、Ｆ２、Ｆ４の出
力が、それぞれＬ、Ｈとなり変化を検出した後、制御部
１５（図１）は、このときのサブカウント値χ１（＝
２）を記憶する。ここでは、後者に従う。

【００２７】Ｓ６．制御部１５（図１）が、γ＝８のま
ま、プラス・マイナス演算器１４（図１）を＋にして、
サブカウンタをχ＝３にする。Ｓｒ＝８、Ｓｐ＝１１に
なる。その結果セレクタＡ２の出力は３Ｔｄ遅れて
（ｉ）になる。この状態でもＦ２、Ｆ４の出力は、それ
ぞれＨ、Ｌとなり変化なし。

【００２８】Ｓ７．制御部１５（図１）が、γ＝８、χ
＝３のまま、プラス・マイナス演算器１４（図１）を−
にする。Ｓｒ＝８、Ｓｐ＝５になる。その結果セレクタ
Ａ２の出力は３Ｔｄ進んで（ｊ）になる。この状態でも
Ｆ２、Ｆ４の出力は、それぞれＬ、Ｈとなり変化した状
態のままである。

【００２９】Ｓ８．制御部１５（図１）が、γ＝８のま
ま、プラス・マイナス演算器１４（図１）を＋にして、
サブカウンタをχ＝４にする。Ｓｒ＝８、Ｓｐ＝１２に
なる。その結果セレクタＡ２の出力は４Ｔｄ遅れて
（ｋ）になる。この状態でＦ２、Ｆ４の出力は、それぞ
れＬ、Ｈとなり、変化を検出する。制御部１５（図１）
はこのときのサブカウント値χ２（＝４）を記憶する。

【００３０】Ｓ９．制御部１５（図１）が、γ＝８、χ
＝４のまま、プラス・マイナス演算器１４（図１）を−
にする。Ｓｒ＝８、Ｓｐ＝４になる。その結果セレクタ
Ａ２の出力は４Ｔｄ進んで（ｌ）になる。この状態でも
Ｆ２、Ｆ４の出力は、それぞれＬ、Ｈとなり変化した状
態のままである。

【００３１】Ｓ１０．制御部１５（図１）は、Ｆ２、Ｆ
４が変化した時点でのＳｐの変化量から、α＝（１／
２）（χ２−χ１）の演算をして、初期状態での、セレ
クタＡ１の出力とＣＬＫ−０との位相差、αを求める。
ここでは、α＝＋１と求まる。Ｓ１１．制御部１５（図
１）は、メインカウント値に１加算してγ＝９に変更す
る。同時にサブカウンタをχ＝０にリセットする。この
状態を（ｍ）、（ｎ）に表している。

【００３２】以上の結果、セレクタＡ１は、データＤ９
を受け入れて、位相一致状態を維持して動作することが
できる。この状態で制御部１５（図１）は、メインカウ
ント値をγ＝９の状態で、サブカウント値χを変動させ
ながら、入力データの位相変化を監視する。何らかの状
況変化によって位相差αが発生したときは、上記動作を
繰り返して位相一致状態を維持することができる。

【００３３】次に、上記制御動作中にメインカウント値
γが片方に寄りすぎて、セレクタＡ１による位相同期調
整ができなくなったときの制御動作について説明する。
図４は、ビット位相制御装置の動作説明図（その２）で
ある。（ａ）は、クロックＣＬＫ（図２）の連続状態を
示している。（ｂ）は、メインカウント値γを表してい
る。横軸上の数値γはそのまま従属接続された遅延線
（図２）個々の接続部から出力されるデータＤ０〜Ｄｎ
に相当する。γ＝３まで変化した状態を想定する。即ち
セレクタＡ１は、データＤ３を受け入れている。（ｃ）
は、セレクタＡ１の出力を表している。（ｄ）はセレク
タＡ２の出力を表している。

【００３４】（ｅ）と（ｆ）は、メインカウント値γを
３に固定したまま、サブカウント値χを１にしてプラス
・マイナス演算器１４（図１）が予備系選択信号Ｓｐを
変化させたときのセレクタＡ２の出力を表している。同
様に（ｇ）と（ｈ）、（ｉ）と（ｊ）は、χをそれぞれ
２、３、にしたときのセレクタＡ２の出力を表してい
る。（ｋ）と（ｌ）と（ｍ）と（ｎ）と（ｏ）と（ｐ）
は、セレクタＡ２出力を現用系データと予備系データの
位相が所定の位相差となるように制御する。この場合、
メインカウント値γの増加方向へ動かす制御動作を表し
ている。（ｑ）と（ｒ）は、現用系をセレクタＡ１の出
力からセレクタＡ２出力に変更する制御動作を表してい
る。

【００３５】以下に動作をＳ１〜Ｓ１２までの段階に分
けて、それぞれ図３の（ａ）〜（ｒ）に対応させて説明
する。 Ｓ１．制御部１５（図１）が、切替スイッチ１３（図
１）をａに接続したまま、メインカウンタ１１（図１）
をγ＝３の状態で、サブカウンタをχ＝０にリセットし
て制御を開始する。この状態では、現用系選択信号Ｓｒ
＝３、予備系選択信号Ｓｐ＝３（χ＝０）なので
（ｃ）、（ｄ）となる。Ｆ１、Ｆ２はＨ、Ｆ３、Ｆ４は
Ｌを示している。

【００３６】Ｓ２．制御部１５（図１）が、γ＝３のま
ま、プラス・マイナス演算器１４（図１）を＋にして、
サブカウンタをχ＝１にする。Ｓｒ＝３、Ｓｐ＝４にな
る。その結果セレクタＡ２の出力は１Ｔｄ遅れて（ｅ）
になる。この状態でもＦ２、Ｆ４の出力は、それぞれ
Ｈ、Ｌとなり変化なし。

【００３７】Ｓ３．制御部１５（図１）が、γ＝３、χ
＝１のまま、プラス・マイナス演算器１４（図１）を−
にする。Ｓｒ＝３、Ｓｐ＝２になる。その結果セレクタ
Ａ２の出力は１Ｔｄ進んで（ｆ）になる。この状態でも
Ｆ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化なし。

【００３８】Ｓ４．制御部１５（図１）が、γ＝３のま
ま、プラス・マイナス演算器１４（図１）を＋にして、
サブカウンタをχ＝２にする。Ｓｒ＝３、Ｓｐ＝５にな
る。その結果セレクタＡ２の出力は２Ｔｄ遅れて（ｇ）
になる。この状態でもＦ２、Ｆ４の出力は、それぞれ
Ｈ、Ｌとなり変化なし。

【００３９】Ｓ５．制御部１５（図１）が、γ＝３、χ
＝２のまま、プラス・マイナス演算器１４（図１）を−
にする。Ｓｒ＝３、Ｓｐ＝１になる。その結果セレクタ
Ａ２の出力は２Ｔｄ進んで（ｈ）になる。この状態でも
Ｆ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化なし。

【００４０】Ｓ６．制御部１５（図１）が、γ＝３のま
ま、プラス・マイナス演算器１４（図１）を＋にして、
サブカウンタをχ＝３にする。Ｓｒ＝３、Ｓｐ＝６にな
る。その結果セレクタＡ２の出力は３Ｔｄ遅れて（ｉ）
になる。この状態でＦ２、Ｆ４の出力は、それぞれＬ、
Ｈとなり変化を検出する。

【００４１】Ｓ７．制御部１５（図１）が、γ＝３、χ
＝３のまま、プラス・マイナス演算器１４（図１）を−
にする。Ｓｒ＝３、Ｓｐ＝０になる。その結果セレクタ
Ａ２の出力は３Ｔｄ進んで（ｊ）になる。この状態でも
Ｆ２、Ｆ４の出力は、それぞれＬ、Ｈとなり変化を検出
する。制御部１５（図１）はこのときのサブカウント値
χ１（＝３）を記憶する。同時にＳｐ＝０になり、この
点が限界値であることを認識する。

【００４２】Ｓ８．制御部１５（図１）は、限界値を認
識したとき、サブカウント値χ１（＝３）のまま、プラ
ス・マイナス演算器１４を＋にする。その結果セレクタ
Ａ２の出力は（ｋ）になる。この状態は（ｉ）の状態と
等しい。

【００４３】Ｓ９．制御部１５（図１）は、プラス・マ
イナス演算器１４を＋の状態に維持したまま、サブカウ
ンタをχ＝４にする。この状態は（ｌ）である。 Ｓ１０．同様にして、制御部１５（図１）は、プラス・
マイナス演算器１４を＋の状態に維持したまま、サブカ
ウンタをχ＝５にする。この状態は（ｍ）である。 Ｓ１１．同様にして、サブカウンタをχ＝６、７、８と
すると、χ＝８で位相関係が変わる（Ｆ３とＦ２の出力
データが異なる。）。制御部１５（図１）は、このとき
のχ２＝８を記憶する。

【００４４】Ｓ１２．制御部１５（図１）は、χ１、χ
２より、β＝（χ２−χ１）＝５を求め、このβによ
り、サブカウント値をχ＝５にセットする。そして、判
定信号Ｓｓをデータ出力制御部２３（図２）へ転送す
る。データ出力制御部２３（図２）は、内部に備えるビ
ット制御回路２９（図２）が、この判定信号Ｓｓを受け
入れたとき現用系データをセレクタＡ１の出力からセレ
クタＡ２の出力へ切り替える。同時に制御部１５（図
１）は、切替スイッチ１３をＢに切り替えてセレクタＡ
１とセレクタＡ２を交換する。そのとき、メインカウン
タ１１のカウント値にサブカウンタ１２のカウント値χ
＝５を加算してγ＝８にする。その後サブカウンタ１２
をリセットしてカウント値χ＝０にする。その状態を
（ｑ）、（ｒ）に表す。この状態で現用系セレクタと予
備系セレクタは、相互に交換されている。以後制御部１
５（図１）は、サブカウント値χを変化させ、セレクタ
Ａ１の位相を変動させながら入力データの位相変化を監
視する。

【００４５】以上の動作は、メインカウント値γが０に
近づく方向に寄りすぎて、セレクタＡ１による位相同期
調整ができなくなったときの制御動作に限定して説明し
た。メインカウント値γがｎに近づく方向に寄りすぎ
て、セレクタＡ１による位相同期調整ができなくなる場
合も想定できるが、全く同様の動作で対処できるので説
明を割愛する。

【００４６】〈具体例１の効果〉以上説明したように、
上記ビット位相同期回路は、本発明によるビット位相制
御装置１を備えることによって、位相同期確立に要する
制御時間が短縮される。その結果、位相同期を確立する
までの間、廃棄されるデータ量を減少させることが可能
になる。

【００４７】〈具体例２〉上記のように、本発明による
ビット位相制御装置は、上記可変位相遅延部の遅延量の
初期値が、メインカウント値γによって設定された後動
作を開始する。この初期値は、通常全遅延量のほぼ中心
値に設定される。以上の設定は、送られてくるデータの
信号波形が正常であることを前提にして成り立ってい
る。ところが、伝送系の環境変化等によって、信号波形
が正常に維持されない場合も起こり得る。特に信号波形
のデューティ比に関して、最大１０％前後の劣化は、通
常起こり得る。本具体例の目的は、上記遅延量の初期値
をデューティ比の劣化に合わせて初期値補正制御を実施
することである。又、デューティ比劣化のない正常なデ
ータに対しても、この初期値補正制御を実施することに
よってより一層確実なビット位相制御を行うことができ
る。

【００４８】この目的を達成するために具体例２による
ビット位相制御装置は、以下に記す初期値補正制御を行
う。本具体例によるビット位相制御装置は、メインカウ
ント値γによって全遅延量のほぼ中心値が初期値として
設定される。次に、本装置の内部に配置されている制御
部は、メインカウント値γを中心にして現用系データに
対して、所定の量（以下一例として１に限定して説明す
る）予備系データの遅延量を交互にγ＋１と、γ−１に
切り替える。制御部は、このとき現用系データに対する
予備系データの位相変化を監視する。もし位相変化が検
出できなければ、メインカウント値γを変更することな
く、初期値補正制御を終了する。もし位相変化を検出し
たときは、メインカウント値γを１増加する。

【００４９】再度、上記と同様に１増加された後のメイ
ンカウント値γを中心にして現用系データに対する予備
系データの遅延量を交互にγ＋１と、γ−１に切り替え
る。このとき、現用系データに対する予備系データの位
相を監視する。もし位相変化を検出できなければ、補正
制御を終了する。もし位相変化を検出したときは、メイ
ンカウント値γを再度１増加する。以下上記と同様の動
作を繰り返す。現用系データに対する予備系データの位
相変化を検出できなくなったとき初期値補正制御を終了
する。

【００５０】ここで具体例１の動作を振り返ってみる。
具体例１では、位相変化を検出するために、予備系デー
タの遅延量を交互にγ＋１と、γ−１、γ＋２と、γ−
２、γ＋３と、γ−３、…と、変化させて位相変化を検
出するまで続けた。この動作の差異がなぜ必要とされる
かについては、動作の説明の最後のところで図を用いて
詳細に説明する。

【００５１】以下に、図を用いて初期値補正制御の詳細
について説明する。前提条件として以下の条件を定め
る。即ち、遅延線ＤＬＹ−１〜ＤＬＹ−ｎ（図２）の段
数をｎ＝１６とし、その各々の遅延時間ｔｄは等しく、
５ｔｄ＝Ｔ（データ１個の時間長）とする。又、クロッ
クＣＬＫ（図２）の１周期は、Ｔに等しくフリップフロ
ップＦ１〜Ｆ４（図２）は、クロックＣＬＫの立上がり
部分でラッチするものとする。更に、初期状態では、セ
レクタＡ１が現用系セレクタとして選択されているもの
とする。尚、本発明によるビット位相制御装置によって
制御されるビット位相同期回路の動作は、上記特開平９
−２４７１３３号と全く同様とする。以上の条件は具体
例１と同様である。

【００５２】図５は、初期値補正制御の動作説明図（そ
の１）である。デューティ比劣化のない正常なデータの
場合を表している。（ａ）は、クロックＣＬＫ（図２）
の連続状態を示している。（ｂ）は、メインカウント値
γを表している。横軸上の数値γはそのまま、従属接続
された遅延線（図２）個々の接続部から出力されるデー
タＤ０〜Ｄｎに相当する。γの初期値は８に設定され
る。即ちセレクタＡ１は、データＤ８を受け入れる。
（ｃ）は、セレクタＡ１の出力を表している。理解を容
易にするためにデータ信号を、HighレベルとLowレベル
を繰り返すパルス信号に置き換えて表している（排他的
論理和回路ＥＯ−１〜ＥＯ−３によって位相差を検出し
ているので、この置き換えが可能になる）。（ｄ）はセ
レクタＡ２の出力を表している。

【００５３】（ｅ）と（ｆ）は、メインカウント値γを
８に固定したまま、サブカウント値χを１にしてプラス
・マイナス演算器１４（図１）が予備系選択信号Ｓｐを
変化させたときのセレクタＡ２の出力を表している。
（ｇ）は、初期値補正制御終了時のセレクタＡ１の出力
を表している。（ａ）〜（ｇ）は、同一時間軸上に表さ
れている。図５の上から順を追ってビット位相制御装置
の制御動作について説明する。図５は、初期値γ＝８の
とき、セレクタＡ１の出力の中点（図上に○で示した位
置）がクロックＣＬＫ−０の立上がり時点と一致してい
る場合を表している（ｃ）。図の上から順を追って初期
値補正制御の動作について説明する。

【００５４】以下に動作をＳ１〜Ｓ１２までの段階に分
けて、それぞれ図３の（ａ）〜（ｇ）に対応させて説明
する。 Ｓ１．制御部１５（図１）が、切替スイッチ１３（図
１）をａに接続し、メインカウンタ１１（図１）をγ＝
８に、サブカウンタをχ＝０にリセットして初期値を設
定する。この状態では、現用系選択信号Ｓｒ＝８、予備
系選択信号Ｓｐ＝８（χ＝０）となる。このとき、セレ
クタＡ１の出力の位相が、クロックパルス（ＣＬＫ−
０）の立上がり部分と、データ出力の中心が一致した状
態であったとする（ｃ）。従って、セレクタＡ２出力の
位相もクロックパルス（ＣＬＫ−０）の立上がり部分
と、データ出力の中心が一致した状態（ｄ）となる。排
他的論理和回路ＥＯ−１〜ＥＯ−３（図１）は、フリッ
プフロップＦ１（図１）、Ｆ２（図１）、及び、Ｆ３
（図１）、Ｆ４（図１）の出力を監視してその変化を検
出する。Ｆ１、Ｆ２の測定点はＣＬＫ−０の立上がり部
分であり、Ｆ３、Ｆ４の測定点はＣＬＫ＋１の立上がり
部分になる。尚参考までに、ＣＬＫ−１の立上がり部分
を表すＦ０を示した。Ｆ０の仮想測定点は、Ｆ１（図
１）、Ｆ２（図１）の入力である。それぞれ、図上にＨ
（ｈｉｇｈ）、Ｌ（ｌｏｗ）として示した。

【００５５】Ｓ２．制御部１５（図１）が、γ＝８のま
ま、プラス・マイナス演算器１４（図１）を＋にして、
サブカウンタをχ＝１にする。Ｓｒ＝８、Ｓｐ＝９にな
る。その結果セレクタＡ２の出力は１Ｔｄ遅れて（ｅ）
になる。この状態でもＦ２、Ｆ４の出力は、それぞれ
Ｈ、Ｌとなり変化なし。 Ｓ３．制御部１５（図１）が、γ＝８、χ＝１のまま、
プラス・マイナス演算器１４（図１）を−にする。Ｓｒ
＝８、Ｓｐ＝７になる。その結果セレクタＡ２の出力は
１Ｔｄ進んで（ｆ）になる。この状態でもＦ２、Ｆ４の
出力は、それぞれＨ、Ｌとなり変化なし。 Ｓ４．γ＝８を中心にして遅延量を±１変化させても位
相変化が検出されなかったので制御部１５（図１）は、
初期値補正の必要なしと判断して、γ＝８のまま具体例
１の動作へ移行する。

【００５６】図６は、初期値補正制御の動作説明図（そ
の２）である。デューティ比劣化のない正常なデータの
場合を表している。（ａ）は、クロックＣＬＫ（図２）
の連続状態を示している。（ｂ）は、メインカウント値
γを表している。横軸上の数値γはそのまま、従属接続
された遅延線（図２）個々の接続部から出力されるデー
タＤ０〜Ｄｎに相当する。γの初期値は８に設定され
る。即ちセレクタＡ１は、データＤ８を受け入れる。
（ｃ）は、セレクタＡ１の出力を表している。（ｄ）は
セレクタＡ２の出力を表している。（ｅ）と（ｆ）は、
メインカウント値γを８に固定したまま、サブカウント
値χを１にしてプラス・マイナス演算器１４（図１）が
予備系選択信号Ｓｐを変化させたときのセレクタＡ２の
出力を表している。（ｇ）は、初期値補正制御終了時の
セレクタＡ１の出力を表している。（ａ）〜（ｇ）は、
同一時間軸上に表されている。図６の上から順を追って
ビット位相制御装置の制御動作について説明する。

【００５７】Ｓ１．制御部１５（図１）が、切替スイッ
チ１３（図１）をａに接続し、メインカウンタ１１（図
１）をγ＝８に、サブカウンタをχ＝０にリセットして
初期値を設定する。この状態では、現用系選択信号Ｓｒ
＝８、予備系選択信号Ｓｐ＝８（χ＝０）となる。この
とき、セレクタＡ１の出力の位相が、クロックパルス
（ＣＬＫ−０）の立上がり部分よりも、データ出力の中
心がα（＝−１）進んだ状態であったとする（ｃ）。従
って、セレクタＡ２出力の位相もクロックパルス（ＣＬ
Ｋ−０）の立上がり部分と、データ出力の中心がα（＝
−１）進んだ状態（ｄ）となる。

【００５８】Ｓ２．制御部１５（図１）が、γ＝８のま
ま、プラス・マイナス演算器１４（図１）を＋にして、
サブカウンタをχ＝１にする。Ｓｒ＝８、Ｓｐ＝９にな
る。その結果セレクタＡ２の出力は１Ｔｄ遅れて（ｅ）
になる。この状態でもＦ２、Ｆ４の出力は、それぞれ
Ｈ、Ｌとなり変化なし。 Ｓ３．制御部１５（図１）が、γ＝８、χ＝１のまま、
プラス・マイナス演算器１４（図１）を−にする。Ｓｒ
＝８、Ｓｐ＝７になる。その結果セレクタＡ２の出力は
１Ｔｄ進んで（ｆ）になる。この状態でもＦ２、Ｆ４の
出力は、それぞれＨ、Ｌとなり変化なし。 Ｓ４．γ＝８を中心にして遅延量を±１変化させても位
相変化が検出されなかったので制御部１５（図１）は、
初期値補正の必要なしと判断して、γ＝８のまま具体例
１の動作へ移行する。

【００５９】図７は、初期値補正制御の動作説明図（そ
の３）である。デューティ比劣化のない正常なデータの
場合を表している。（ａ）は、クロックＣＬＫ（図２）
の連続状態を示している。（ｂ）は、メインカウント値
γを表している。横軸上の数値γはそのまま、従属接続
された遅延線（図２）個々の接続部から出力されるデー
タＤ０〜Ｄｎに相当する。γの初期値は８に設定され
る。即ちセレクタＡ１は、データＤ８を受け入れる。
（ｃ）は、セレクタＡ１の出力を表している。（ｄ）は
セレクタＡ２の出力を表している。（ｅ）と（ｆ）は、
メインカウント値γを８に固定したまま、サブカウント
値χを１にしてプラス・マイナス演算器１４（図１）が
予備系選択信号Ｓｐを変化させたときのセレクタＡ２の
出力を表している。

【００６０】（ｇ）は、メインカウント値γを１増加し
てγ＝９に初期値補正制御したときのセレクタＡ１の出
力を表している。（ｈ）と（ｉ）は、メインカウント値
γを８に固定したまま、サブカウント値χを１にしてプ
ラス・マイナス演算器１４（図１）が予備系選択信号Ｓ
ｐを変化させたときのセレクタＡ２の出力を表してい
る。（ｊ）は、初期値補正制御終了時のセレクタＡ１の
出力を表している。（ａ）〜（ｊ）は、同一時間軸上に
表されている。図７の上から順を追ってビット位相制御
装置の制御動作について説明する。

【００６１】Ｓ１．制御部１５（図１）が、切替スイッ
チ１３（図１）をａに接続し、メインカウンタ１１（図
１）をγ＝８に、サブカウンタをχ＝０にリセットして
初期値を設定する。この状態では、現用系選択信号Ｓｒ
＝８、予備系選択信号Ｓｐ＝８（χ＝０）となる。この
とき、セレクタＡ１の出力の位相が、クロックパルス
（ＣＬＫ−０）の立上がり部分よりも、データ出力の中
心がα（＝−２）進んだ状態であったとする（ｃ）。従
って、セレクタＡ２出力の位相もクロックパルス（ＣＬ
Ｋ−０）の立上がり部分と、データ出力の中心がα（＝
−２）進んだ状態（ｄ）となる。

【００６２】Ｓ２．制御部１５（図１）が、γ＝８のま
ま、プラス・マイナス演算器１４（図１）を＋にして、
サブカウンタをχ＝１にする。Ｓｒ＝８、Ｓｐ＝９にな
る。その結果セレクタＡ２の出力は１Ｔｄ遅れて（ｅ）
になる。この状態でもＦ２、Ｆ４の出力は、それぞれ
Ｈ、Ｌとなり変化なし。 Ｓ３．制御部１５（図１）が、γ＝８、χ＝１のまま、
プラス・マイナス演算器１４（図１）を−にする。Ｓｒ
＝８、Ｓｐ＝７になる。その結果セレクタＡ２の出力は
１Ｔｄ進んで（ｆ）になる。この状態でＦ２、Ｆ４の出
力は、それぞれＬ、Ｈとなり変化する。 Ｓ４．制御部１５（図１）は、メインカウント値を１増
加してγ＝９にする（ｇ）。

【００６３】Ｓ５．制御部１５（図１）が、γ＝９のま
ま、プラス・マイナス演算器１４（図１）を＋にして、
サブカウンタをχ＝１にする。Ｓｒ＝９、Ｓｐ＝１０に
なる。その結果セレクタＡ２の出力は（ｇ）と比較して
１Ｔｄ遅れて（ｈ）になる。この状態でＦ２、Ｆ４の出
力は、それぞれＨ、Ｌとなり（ｇ）と比較して変化な
し。 Ｓ６．制御部１５（図１）が、γ＝９、χ＝１のまま、
プラス・マイナス演算器１４（図１）を−にする。Ｓｒ
＝９、Ｓｐ＝８になる。その結果セレクタＡ２の出力は
（ｇ）と比較して１Ｔｄ進んで（ｉ）になる。この状態
でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり（ｇ）
と比較して変化なし。 Ｓ７．γ＝９を中心にして遅延量を±１変化させても位
相変化が検出されなかったので制御部１５（図１）は、
初期値補正の必要なしと判断して、γ＝９のまま具体例
１の動作へ移行する。

【００６４】図８は、初期値補正制御の動作説明図（そ
の４）である。デューティ比劣化のない正常なデータの
場合を表している。（ａ）は、クロックＣＬＫ（図２）
の連続状態を示している。（ｂ）は、メインカウント値
γを表している。横軸上の数値γはそのまま、従属接続
された遅延線（図２）個々の接続部から出力されるデー
タＤ０〜Ｄｎに相当する。γの初期値は８に設定され
る。即ちセレクタＡ１は、データＤ８を受け入れる。
（ｃ）は、セレクタＡ１の出力を表している。（ｄ）は
セレクタＡ２の出力を表している。（ｅ）と（ｆ）は、
メインカウント値γを８に固定したまま、サブカウント
値χを１にしてプラス・マイナス演算器１４（図１）が
予備系選択信号Ｓｐを変化させたときのセレクタＡ２の
出力を表している。

【００６５】（ｇ）は、メインカウント値γを１増加し
てγ＝９に初期値補正制御したときのセレクタＡ１の出
力を表している。（ｈ）と（ｉ）は、メインカウント値
γを８に固定したまま、サブカウント値χを１にしてプ
ラス・マイナス演算器１４（図１）が予備系選択信号Ｓ
ｐを変化させたときのセレクタＡ２の出力を表してい
る。（ｊ）は、メインカウント値γを更に１増加してγ
＝１０に初期値補正制御したときのセレクタＡ１の出力
を表している。（ｋ）と（ｌ）は、メインカウント値γ
を１０に固定したまま、サブカウント値χを１にしてプ
ラス・マイナス演算器１４（図１）が予備系選択信号Ｓ
ｐを変化させたときのセレクタＡ２の出力を表してい
る。（ｍ）は、初期値補正制御終了時のセレクタＡ１の
出力を表している。（ａ）〜（ｊ）は、同一時間軸上に
表されている。図８の上から順を追ってビット位相制御
装置の制御動作について説明する。

【００６６】Ｓ１．制御部１５（図１）が、切替スイッ
チ１３（図１）をａに接続し、メインカウンタ１１（図
１）をγ＝８に、サブカウンタをχ＝０にリセットして
初期値を設定する。この状態では、現用系選択信号Ｓｒ
＝８、予備系選択信号Ｓｐ＝８（χ＝０）となる。この
とき、セレクタＡ１の出力の位相が、クロックパルス
（ＣＬＫ−０）の立上がり部分よりも、データ出力の中
心がα（＝−３）進んだ状態であったとする（ｃ）。従
って、セレクタＡ２出力の位相もクロックパルス（ＣＬ
Ｋ−０）の立上がり部分と、データ出力の中心がα（＝
−３）進んだ状態（ｄ）となる。

【００６７】Ｓ２．制御部１５（図１）が、γ＝８のま
ま、プラス・マイナス演算器１４（図１）を＋にして、
サブカウンタをχ＝１にする。Ｓｒ＝８、Ｓｐ＝９にな
る。その結果セレクタＡ２の出力は１Ｔｄ遅れて（ｅ）
になる。この状態でもＦ２、Ｆ４の出力は、それぞれ
Ｈ、Ｌとなり変化する。 Ｓ３．制御部１５（図１）が、γ＝８、χ＝１のまま、
プラス・マイナス演算器１４（図１）を−にする。Ｓｒ
＝８、Ｓｐ＝７になる。その結果セレクタＡ２の出力は
１Ｔｄ進んで（ｆ）になる。この状態でＦ２、Ｆ４の出
力は、それぞれＬ、Ｈとなり変化しない。 Ｓ４．制御部１５（図１）は、メインカウント値を１増
加してγ＝９にする（ｇ）。

【００６８】Ｓ５．制御部１５（図１）が、γ＝９のま
ま、プラス・マイナス演算器１４（図１）を＋にして、
サブカウンタをχ＝１にする。Ｓｒ＝９、Ｓｐ＝１０に
なる。その結果セレクタＡ２の出力は（ｇ）と比較して
１Ｔｄ遅れて（ｈ）になる。この状態でＦ２、Ｆ４の出
力は、それぞれＨ、Ｌとなり（ｇ）と比較して変化な
し。 Ｓ６．制御部１５（図１）が、γ＝９、χ＝１のまま、
プラス・マイナス演算器１４（図１）を−にする。Ｓｒ
＝９、Ｓｐ＝８になる。その結果セレクタＡ２の出力は
（ｇ）と比較して１Ｔｄ進んで（ｉ）になる。この状態
でもＦ２、Ｆ４の出力は、それぞれＬ、Ｈとなり（ｇ）
と比較して変化する。 Ｓ７．制御部１５（図１）は、メインカウント値を更に
１増加してγ＝１０にする（ｊ）。

【００６９】Ｓ８．制御部１５（図１）が、γ＝１０の
まま、プラス・マイナス演算器１４（図１）を＋にし
て、サブカウンタをχ＝１にする。Ｓｒ＝１０、Ｓｐ＝
１１になる。その結果セレクタＡ２の出力は（ｊ）と比
較して１Ｔｄ遅れて（ｋ）になる。この状態でＦ２、Ｆ
４の出力は、それぞれＨ、Ｌとなり（ｇ）と比較して変
化なし。 Ｓ９．制御部１５（図１）が、γ＝１０、χ＝１のま
ま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝１０、Ｓｐ＝９になる。その結果セレクタＡ２の
出力は（ｊ）と比較して１Ｔｄ進んで（ｌ）になる。こ
の状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり
（ｊ）と比較して変化なし。 Ｓ１０．γ＝１０を中心にして遅延量を±１変化させて
も位相変化が検出されなかったので制御部１５（図１）
は、初期値補正の必要なしと判断して、γ＝１０のまま
具体例１の動作へ移行する。

【００７０】図９は、初期値補正制御の動作説明図（そ
の５）である。デューティ比劣化のない正常なデータの
場合を表している。（ａ）は、クロックＣＬＫ（図２）
の連続状態を示している。（ｂ）は、メインカウント値
γを表している。横軸上の数値γはそのまま、従属接続
された遅延線（図２）個々の接続部から出力されるデー
タＤ０〜Ｄｎに相当する。γの初期値は８に設定され
る。即ちセレクタＡ１は、データＤ８を受け入れる。
（ｃ）は、セレクタＡ１の出力を表している。（ｄ）は
セレクタＡ２の出力を表している。（ｅ）と（ｆ）は、
メインカウント値γを８に固定したまま、サブカウント
値χを１にしてプラス・マイナス演算器１４（図１）が
予備系選択信号Ｓｐを変化させたときのセレクタＡ２の
出力を表している。（ｇ）は、初期値補正制御終了時の
セレクタＡ１の出力を表している。（ａ）〜（ｇ）は、
同一時間軸上に表されている。図９の上から順を追って
ビット位相制御装置の制御動作について説明する。

【００７１】Ｓ１．制御部１５（図１）が、切替スイッ
チ１３（図１）をａに接続し、メインカウンタ１１（図
１）をγ＝８に、サブカウンタをχ＝０にリセットして
初期値を設定する。この状態では、現用系選択信号Ｓｒ
＝８、予備系選択信号Ｓｐ＝８（χ＝０）となる。この
とき、セレクタＡ１の出力の位相が、クロックパルス
（ＣＬＫ−０）の立上がり部分よりも、データ出力の中
心がα（＝−４）進んだ状態であったとする（ｃ）。従
って、セレクタＡ２出力の位相もクロックパルス（ＣＬ
Ｋ−０）の立上がり部分と、データ出力の中心がα（＝
−４）進んだ状態（ｄ）となる。

【００７２】Ｓ２．制御部１５（図１）が、γ＝８のま
ま、プラス・マイナス演算器１４（図１）を＋にして、
サブカウンタをχ＝１にする。Ｓｒ＝８、Ｓｐ＝９にな
る。その結果セレクタＡ２の出力は１Ｔｄ遅れて（ｅ）
になる。この状態でもＦ２、Ｆ４の出力は、それぞれ
Ｌ、Ｈとなり変化なし。 Ｓ３．制御部１５（図１）が、γ＝８、χ＝１のまま、
プラス・マイナス演算器１４（図１）を−にする。Ｓｒ
＝８、Ｓｐ＝７になる。その結果セレクタＡ２の出力は
１Ｔｄ進んで（ｆ）になる。この状態でもＦ２、Ｆ４の
出力は、それぞれＬ、Ｈとなり変化なし。 Ｓ４．γ＝８を中心にして遅延量を±１変化させても位
相変化が検出されなかったので制御部１５（図１）は、
初期値補正の必要なしと判断して、γ＝８のまま具体例
１の動作へ移行する。

【００７３】以上初期値をγ＝８に設定した場合におい
て、セレクタＡ１の出力の中点（図上に○で示した位
置）がクロックＣＬＫ−０の立上がり時点と一致してい
る場合（α＝０に相当する）、セレクタＡ１の出力の中
点（図上に○で示した位置）がクロックＣＬＫ−０の立
上がり時点よりα（α＝−１、α＝−２、α＝−３、α
＝−４）進んでいる場合について説明した。ここでクロ
ックＣＬＫ−０、クロックＣＬＫ−１、クロックＣＬＫ
−２、は連続して送られて来るクロックパルスであり、
前提条件から、その繰り返し周期はγ＝５に相当する。
従って、セレクタＡ１の出力の中点（図上に○で示した
位置）とクロックＣＬＫ−０の立上がり時点の全ての位
相差は、上記α＝０からα＝−４の、いずれかの状態に
等しい。例えばα＝−６の状態は、比較するクロックパ
ルスをＣＬＫ−１に変更することによってα＝−１の状
態と等しくなる。

【００７４】即ち、上記のように、初期値は、メインカ
ウント値γを中心にした現用系データに対して、予備系
データの位相差を交互にγ＋１と、γ−１に切り替え
て、位相変化が検出されなくなるまでカウント値γを段
階的に増加させることによって補正される。以上で、デ
ューティ比劣化のない正常なデータに対する初期値補正
制御についての説明を終了したので、次にデューティ比
が劣化しているデータに対する初期値補正制御について
説明する。

【００７５】図１０は、初期値補正制御の動作説明図
（その６）である。次にデューティ比が劣化しているデ
ータの場合を表している。前提条件として、データの幅
が、遅延線１個分に相当する時間劣化しているものとす
る。その劣化部分は、（ｃ）の斜線部で表されている。
（ａ）は、クロックＣＬＫ（図２）の連続状態を示して
いる。（ｂ）は、メインカウント値γを表している。

【００７６】横軸上の数値γはそのまま、従属接続され
た遅延線（図２）個々の接続部から出力されるデータＤ
０〜Ｄｎに相当する。γの初期値は８に設定される。即
ちセレクタＡ１は、データ８を受け入れる。（ｃ）は、
セレクタＡ１の出力を表している。（ｄ）はセレクタＡ
２の出力を表している。（ｅ）と（ｆ）は、メインカウ
ント値γを８に固定したまま、サブカウント値χを１に
してプラス・マイナス演算器１４（図１）が予備系選択
信号Ｓｐを変化させたときのセレクタＡ２の出力を表し
ている。（ｇ）は、初期値補正制御終了時のセレクタＡ
１の出力を表している。（ａ）〜（ｇ）は、同一時間軸
上に表されている。図１０の上から順を追って位相制御
装置の制御動作について説明する。

【００７７】Ｓ１．制御部１５（図１）が、切替スイッ
チ１３（図１）をａに接続し、メインカウンタ１１（図
１）をγ＝８に、サブカウンタをχ＝０にリセットして
初期値を設定する。この状態では、現用系選択信号Ｓｒ
＝８、予備系選択信号Ｓｐ＝８（χ＝０）となる。この
とき、セレクタＡ１の出力の位相が、クロックパルス
（ＣＬＫ−０）の立上がり部分よりも、データ出力の中
心がα（＝−０．５）進んだ状態であったとする
（ｃ）。従って、セレクタＡ２出力の位相もクロックパ
ルス（ＣＬＫ−０）の立上がり部分と、データ出力の中
心がα（＝−０．５）進んだ状態（ｄ）となる。

【００７８】Ｓ２．制御部１５（図１）が、γ＝８のま
ま、プラス・マイナス演算器１４（図１）を＋にして、
サブカウンタをχ＝１にする。Ｓｒ＝８、Ｓｐ＝９にな
る。その結果セレクタＡ２の出力は１Ｔｄ遅れて（ｅ）
になる。この状態でもＦ２、Ｆ４の出力は、それぞれ
Ｈ、Ｌとなり変化なし。 Ｓ３．制御部１５（図１）が、γ＝８、χ＝１のまま、
プラス・マイナス演算器１４（図１）を−にする。Ｓｒ
＝８、Ｓｐ＝７になる。その結果セレクタＡ２の出力は
１Ｔｄ進んで（ｆ）になる。この状態でもＦ２、Ｆ４の
出力は、それぞれＨ、Ｌとなり変化なし。 Ｓ４．γ＝８を中心にして遅延量を±１変化させても位
相変化が検出されなかったので制御部１５（図１）は、
初期値補正の必要なしと判断して、γ＝８のまま具体例
１の動作へ移行する。

【００７９】図１１は、初期値補正制御の動作説明図
（その７）である。デューティ比が劣化しているデータ
の場合を表している。前提条件として、データの幅が、
遅延線１個分に相当する時間劣化しているものとする。
その劣化部分は、（ｃ）の斜線部で表されている。
（ａ）は、クロックＣＬＫ（図２）の連続状態を示して
いる。（ｂ）は、メインカウント値γを表している。横
軸上の数値γはそのまま、従属接続された遅延線（図
２）個々の接続部から出力されるデータＤ０〜Ｄｎに相
当する。γの初期値は８に設定される。即ちセレクタＡ
１は、データＤ８を受け入れる。（ｃ）は、セレクタＡ
１の出力を表している。（ｄ）は、セレクタＡ２の出力
を表している。（ｅ）と（ｆ）は、メインカウント値γ
を８に固定したまま、サブカウント値χを１にしてプラ
ス・マイナス演算器１４（図１）が予備系選択信号Ｓｐ
を変化させたときのセレクタＡ２の出力を表している。

【００８０】（ｇ）は、メインカウント値γを１増加し
てγ＝９に初期値補正制御したときのセレクタＡ１の出
力を表している。（ｈ）と（ｉ）は、メインカウント値
γを８に固定したまま、サブカウント値χを１にしてプ
ラス・マイナス演算器１４（図１）が予備系選択信号Ｓ
ｐを変化させたときのセレクタＡ２の出力を表してい
る。（ｊ）は、初期値補正制御終了時のセレクタＡ１の
出力を表している。（ａ）〜（ｊ）は、同一時間軸上に
表されている。図１１の上から順を追ってビット位相制
御装置の制御動作について説明する。

【００８１】Ｓ１．制御部１５（図１）が、切替スイッ
チ１３（図１）をａに接続し、メインカウンタ１１（図
１）をγ＝８に、サブカウンタをχ＝０にリセットして
初期値を設定する。この状態では、現用系選択信号Ｓｒ
＝８、予備系選択信号Ｓｐ＝８（χ＝０）となる。この
とき、セレクタＡ１の出力の位相が、クロックパルス
（ＣＬＫ−０）の立上がり部分よりも、データ出力の中
心がα（＝−１．５）進んだ状態であったとする
（ｃ）。従って、セレクタＡ２出力の位相もクロックパ
ルス（ＣＬＫ−０）の立上がり部分と、データ出力の中
心がα（＝−１．５）進んだ状態（ｄ）となる。

【００８２】Ｓ２．制御部１５（図１）が、γ＝８のま
ま、プラス・マイナス演算器１４（図１）を＋にして、
サブカウンタをχ＝１にする。Ｓｒ＝８、Ｓｐ＝９にな
る。その結果セレクタＡ２の出力は１Ｔｄ遅れて（ｅ）
になる。この状態でもＦ２、Ｆ４の出力は、それぞれ
Ｈ、Ｌとなり変化なし。 Ｓ３．制御部１５（図１）が、γ＝８、χ＝１のまま、
プラス・マイナス演算器１４（図１）を−にする。Ｓｒ
＝８、Ｓｐ＝７になる。その結果セレクタＡ２の出力は
１Ｔｄ進んで（ｆ）になる。この状態でＦ２、Ｆ４の出
力は、それぞれＬ、Ｌとなり変化する。 Ｓ４．制御部１５（図１）は、メインカウント値を１増
加してγ＝９にする（ｇ）。

【００８３】Ｓ５．制御部１５（図１）が、γ＝９のま
ま、プラス・マイナス演算器１４（図１）を＋にして、
サブカウンタをχ＝１にする。Ｓｒ＝９、Ｓｐ＝１０に
なる。その結果セレクタＡ２の出力は（ｇ）と比較して
１Ｔｄ遅れて（ｈ）になる。この状態でＦ２、Ｆ４の出
力は、それぞれＨ、Ｌとなり（ｇ）と比較して変化な
し。 Ｓ６．制御部１５（図１）が、γ＝９、χ＝１のまま、
プラス・マイナス演算器１４（図１）を−にする。Ｓｒ
＝９、Ｓｐ＝８になる。その結果セレクタＡ２の出力は
（ｇ）と比較して１Ｔｄ進んで（ｉ）になる。この状態
でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり（ｇ）
と比較して変化なし。 Ｓ７．γ＝９を中心にして遅延量を±１変化させても位
相変化が検出されなかったので制御部１５（図１）は、
初期値補正の必要なしと判断して、γ＝９のまま具体例
１の動作へ移行する。

【００８４】図１２は、初期値補正制御の動作説明図
（その８）である。デューティ比が劣化しているデータ
の場合を表している。前提条件として、データの幅が、
遅延線１個分に相当する時間劣化しているものとする。
その劣化部分は、（ｃ）の斜線部で表されている。

【００８５】（ａ）は、クロックＣＬＫ（図２）の連続
状態を示している。（ｂ）は、メインカウント値γを表
している。横軸上の数値γはそのまま、従属接続された
遅延線（図２）個々の接続部から出力されるデータＤ０
〜Ｄｎに相当する。γの初期値は８に設定される。即ち
セレクタＡ１は、データＤ８を受け入れる。（ｃ）は、
セレクタＡ１の出力を表している。（ｄ）は、セレクタ
Ａ２の出力を表している。（ｅ）と（ｆ）は、メインカ
ウント値γを８に固定したまま、サブカウント値χを１
にしてプラス・マイナス演算器１４（図１）が予備系選
択信号Ｓｐを変化させたときのセレクタＡ２の出力を表
している。

【００８６】（ｇ）は、メインカウント値γを１増加し
てγ＝９に初期値補正制御したときのセレクタＡ１の出
力を表している。（ｈ）と（ｉ）は、メインカウント値
γを８に固定したまま、サブカウント値χを１にしてプ
ラス・マイナス演算器１４（図１）が予備系選択信号Ｓ
ｐを変化させたときのセレクタＡ２の出力を表してい
る。（ｊ）は、メインカウント値γを更に１増加してγ
＝１０に初期値補正制御したときのセレクタＡ１の出力
を表している。（ｋ）と（ｌ）は、メインカウント値γ
を１０に固定したまま、サブカウント値χを１にしてプ
ラス・マイナス演算器１４（図１）が予備系選択信号Ｓ
ｐを変化させたときのセレクタＡ２の出力を表してい
る。（ｍ）は、初期値補正制御終了時のセレクタＡ１の
出力を表している。（ａ）〜（ｊ）は、同一時間軸上に
表されている。図１２の上から順を追ってビット位相制
御装置の制御動作について説明する。

【００８７】Ｓ１．制御部１５（図１）が、切替スイッ
チ１３（図１）をａに接続し、メインカウンタ１１（図
１）をγ＝８に、サブカウンタをχ＝０にリセットして
初期値を設定する。この状態では、現用系選択信号Ｓｒ
＝８、予備系選択信号Ｓｐ＝８（χ＝０）となる。この
とき、セレクタＡ１の出力の位相が、クロックパルス
（ＣＬＫ−０）の立上がり部分よりも、データ出力の中
心がα（＝−２．５）進んだ状態であったとする
（ｃ）。従って、セレクタＡ２出力の位相もクロックパ
ルス（ＣＬＫ−０）の立上がり部分と、データ出力の中
心がα（＝−２．５）進んだ状態（ｄ）となる。

【００８８】Ｓ２．制御部１５（図１）が、γ＝８のま
ま、プラス・マイナス演算器１４（図１）を＋にして、
サブカウンタをχ＝１にする。Ｓｒ＝８、Ｓｐ＝９にな
る。その結果セレクタＡ２の出力は１Ｔｄ遅れて（ｅ）
になる。この状態でＦ２、Ｆ４の出力は、それぞれＨ、
Ｌとなり変化する。 Ｓ３．制御部１５（図１）が、γ＝８、χ＝１のまま、
プラス・マイナス演算器１４（図１）を−にする。Ｓｒ
＝８、Ｓｐ＝７になる。その結果セレクタＡ２の出力は
１Ｔｄ進んで（ｆ）になる。この状態でＦ２、Ｆ４の出
力は、それぞれＬ、Ｈとなり変化しない。 Ｓ４．制御部１５（図１）は、メインカウント値を１増
加してγ＝９にする（ｇ）。

【００８９】Ｓ５．制御部１５（図１）が、γ＝９のま
ま、プラス・マイナス演算器１４（図１）を＋にして、
サブカウンタをχ＝１にする。Ｓｒ＝９、Ｓｐ＝１０に
なる。その結果セレクタＡ２の出力は（ｇ）と比較して
１Ｔｄ遅れて（ｈ）になる。この状態でＦ２、Ｆ４の出
力は、それぞれＨ、Ｌとなり（ｇ）と比較して変化な
し。 Ｓ６．制御部１５（図１）が、γ＝９、χ＝１のまま、
プラス・マイナス演算器１４（図１）を−にする。Ｓｒ
＝９、Ｓｐ＝８になる。その結果セレクタＡ２の出力は
（ｇ）と比較して１Ｔｄ進んで（ｉ）になる。この状態
でもＦ２、Ｆ４の出力は、それぞれＬ、Ｈとなり（ｇ）
と比較して変化する。 Ｓ７．制御部１５（図１）は、メインカウント値を更に
１増加してγ＝１０にする（ｊ）。

【００９０】Ｓ８．制御部１５（図１）が、γ＝１０の
まま、プラス・マイナス演算器１４（図１）を＋にし
て、サブカウンタをχ＝１にする。Ｓｒ＝１０、Ｓｐ＝
１１になる。その結果セレクタＡ２の出力は（ｊ）と比
較して１Ｔｄ遅れて（ｋ）になる。この状態でＦ２、Ｆ
４の出力は、それぞれＨ、Ｌとなり（ｊ）と比較して変
化なし。 Ｓ９．制御部１５（図１）が、γ＝１０、χ＝１のま
ま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝１０、Ｓｐ＝９になる。その結果セレクタＡ２の
出力は（ｊ）と比較して１Ｔｄ進んで（ｌ）になる。こ
の状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり
（ｊ）と比較して変化なし。 Ｓ１０．γ＝１０を中心にして遅延量を±１変化させて
も位相変化が検出されなかったので制御部１５（図１）
は、初期値補正の必要なしと判断して、γ＝１０のまま
具体例１の動作へ移行する。

【００９１】図１３は、初期値補正制御の動作説明図
（その９）である。デューティ比が劣化しているデータ
の場合を表している。前提条件として、データの幅が、
遅延線１個分に相当する時間劣化しているものとする。
その劣化部分は、（ｃ）の斜線部で表されている。

【００９２】（ａ）は、クロックＣＬＫ（図２）の連続
状態を示している。（ｂ）は、メインカウント値γを表
している。横軸上の数値γはそのまま、従属接続された
遅延線（図２）個々の接続部から出力されるデータＤ０
〜Ｄｎに相当する。γの初期値は８に設定される。即ち
セレクタＡ１は、データＤ８を受け入れる。（ｃ）は、
セレクタＡ１の出力を表している。（ｄ）は、セレクタ
Ａ２の出力を表している。（ｅ）と（ｆ）は、メインカ
ウント値γを８に固定したまま、サブカウント値χを１
にしてプラス・マイナス演算器１４（図１）が予備系選
択信号Ｓｐを変化させたときのセレクタＡ２の出力を表
している。

【００９３】（ｇ）は、メインカウント値γを１増加し
てγ＝９に初期値補正制御したときのセレクタＡ１の出
力を表している。（ｈ）と（ｉ）は、メインカウント値
γを８に固定したまま、サブカウント値χを１にしてプ
ラス・マイナス演算器１４（図１）が予備系選択信号Ｓ
ｐを変化させたときのセレクタＡ２の出力を表してい
る。（ｊ）は、メインカウント値γを更に１増加してγ
＝１０に初期値補正制御したときのセレクタＡ１の出力
を表している。（ｋ）と（ｌ）は、メインカウント値γ
を１０に固定したまま、サブカウント値χを１にしてプ
ラス・マイナス演算器１４（図１）が予備系選択信号Ｓ
ｐを変化させたときのセレクタＡ２の出力を表してい
る。（ｍ）は、メインカウント値γを更に１増加してγ
＝１１に初期値補正制御したときのセレクタＡ１の出力
を表している。（ｎ）と（ｏ）は、メインカウント値γ
を１１に固定したまま、サブカウント値χを１にしてプ
ラス・マイナス演算器１４（図１）が予備系選択信号Ｓ
ｐを変化させたときのセレクタＡ２の出力を表してい
る。（ｐ）は、初期値補正制御終了時のセレクタＡ１の
出力を表している。（ａ）〜（ｐ）は、同一時間軸上に
表されている。図１３の上から順を追ってビット位相制
御装置の制御動作について説明する。

【００９４】Ｓ１．制御部１５（図１）が、切替スイッ
チ１３（図１）をａに接続し、メインカウンタ１１（図
１）をγ＝８に、サブカウンタをχ＝０にリセットして
初期値を設定する。この状態では、現用系選択信号Ｓｒ
＝８、予備系選択信号Ｓｐ＝８（χ＝０）となる。この
とき、セレクタＡ１の出力の位相が、クロックパルス
（ＣＬＫ−０）の立上がり部分よりも、データ出力の中
心がα（＝−３．５）進んだ状態であったとする
（ｃ）。従って、セレクタＡ２出力の位相もクロックパ
ルス（ＣＬＫ−０）の立上がり部分と、データ出力の中
心がα（＝−３．５）進んだ状態（ｄ）となる。

【００９５】Ｓ２．制御部１５（図１）が、γ＝８のま
ま、プラス・マイナス演算器１４（図１）を＋にして、
サブカウンタをχ＝１にする。 Ｓｒ＝８、Ｓｐ＝９になる。その結果セレクタＡ２の出
力は１Ｔｄ遅れて（ｅ）になる。この状態でＦ２、Ｆ４
の出力は、それぞれＬ、Ｌとなり変化する。 Ｓ３．制御部１５（図１）が、γ＝８、χ＝１のまま、
プラス・マイナス演算器１４（図１）を−にする。Ｓｒ
＝８、Ｓｐ＝７になる。その結果セレクタＡ２の出力は
１Ｔｄ進んで（ｆ）になる。この状態でＦ２、Ｆ４の出
力は、それぞれＬ、Ｈとなり変化しない。 Ｓ４．制御部１５（図１）は、メインカウント値を１増
加してγ＝９にする（ｇ）。

【００９６】Ｓ５．制御部１５（図１）が、γ＝９のま
ま、プラス・マイナス演算器１４（図１）を＋にして、
サブカウンタをχ＝１にする。Ｓｒ＝９、Ｓｐ＝１０に
なる。その結果セレクタＡ２の出力は（ｇ）と比較して
１Ｔｄ遅れて（ｈ）になる。この状態でＦ２、Ｆ４の出
力は、それぞれＨ、Ｌとなり（ｇ）と比較して変化す
る。 Ｓ６．制御部１５（図１）が、γ＝９、χ＝１のまま、
プラス・マイナス演算器１４（図１）を−にする。Ｓｒ
＝９、Ｓｐ＝８になる。その結果セレクタＡ２の出力は
（ｇ）と比較して１Ｔｄ進んで（ｉ）になる。この状態
でもＦ２、Ｆ４の出力は、それぞれＬ、Ｈとなり（ｇ）
と比較して変化する。 Ｓ７．制御部１５（図１）は、メインカウント値を更に
１増加してγ＝１０にする（ｊ）。

【００９７】Ｓ８．制御部１５（図１）が、γ＝１０の
まま、プラス・マイナス演算器１４（図１）を＋にし
て、サブカウンタをχ＝１にする。Ｓｒ＝１０、Ｓｐ＝
１１になる。その結果セレクタＡ２の出力は（ｊ）と比
較して１Ｔｄ遅れて（ｋ）になる。この状態でＦ２、Ｆ
４の出力は、それぞれＨ、Ｌとなり（ｊ）と比較して変
化なし。 Ｓ９．制御部１５（図１）が、γ＝１０、χ＝１のま
ま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝１０、Ｓｐ＝９になる。その結果セレクタＡ２の
出力は（ｊ）と比較して１Ｔｄ進んで（ｌ）になる。こ
の状態でもＦ２、Ｆ４の出力は、それぞれＬ、Ｌとなり
（ｊ）と比較して変化する。

【００９８】Ｓ１０．制御部１５（図１）は、メインカ
ウント値を更に１増加してγ＝１１にする（ｍ）。 Ｓ１１．制御部１５（図１）が、γ＝１１のまま、プラ
ス・マイナス演算器１４（図１）を＋にして、サブカウ
ンタをχ＝１にする。Ｓｒ＝１１、Ｓｐ＝１０になる。
その結果セレクタＡ２の出力は（ｍ）と比較して１Ｔｄ
遅れて（ｎ）になる。この状態でＦ２、Ｆ４の出力は、
それぞれＨ、Ｌとなり（ｍ）と比較して変化なし。

【００９９】Ｓ１２．制御部１５（図１）が、γ＝１
１、χ＝１のまま、プラス・マイナス演算器１４（図
１）を−にする。Ｓｒ＝１１、Ｓｐ＝１０になる。その
結果セレクタＡ２の出力は（ｍ）と比較して１Ｔｄ進ん
で（ｏ）になる。この状態でもＦ２、Ｆ４の出力は、そ
れぞれＨ、Ｌとなり（ｍ）と比較して変化なし。 Ｓ１３．γ＝１１を中心にして遅延量を±１変化させて
も位相変化が検出されなかったので制御部１５（図１）
は、初期値補正の必要なしと判断して、γ＝１１のまま
具体例１の動作へ移行する。

【０１００】図１４は、初期値補正制御の動作説明図
（その１０）である。デューティ比が劣化しているデー
タの場合を表している。前提条件として、データの幅
が、遅延線１個分に相当する時間劣化しているものとす
る。その劣化部分は、（ｃ）の斜線部で表されている。

【０１０１】（ａ）は、クロックＣＬＫ（図２）の連続
状態を示している。（ｂ）は、メインカウント値γを表
している。横軸上の数値γはそのまま、従属接続された
遅延線（図２）個々の接続部から出力されるデータＤ０
〜Ｄｎに相当する。γの初期値は８に設定される。即ち
セレクタＡ１は、データＤ８を受け入れる。（ｃ）は、
セレクタＡ１の出力を表している。（ｄ）は、セレクタ
Ａ２の出力を表している。（ｅ）と（ｆ）は、メインカ
ウント値γを８に固定したまま、サブカウント値χを１
にしてプラス・マイナス演算器１４（図１）が予備系選
択信号Ｓｐを変化させたときのセレクタＡ２の出力を表
している。（ｇ）は、初期値補正制御終了時のセレクタ
Ａ１の出力を表している。（ａ）〜（ｇ）は、同一時間
軸上に表されている。図１４の上から順を追ってビット
位相制御装置の制御動作について説明する。

【０１０２】Ｓ１．制御部１５（図１）が、切替スイッ
チ１３（図１）をａに接続し、メインカウンタ１１（図
１）をγ＝８に、サブカウンタをχ＝０にリセットして
初期値を設定する。この状態では、現用系選択信号Ｓｒ
＝８、予備系選択信号Ｓｐ＝８（χ＝０）となる。この
とき、セレクタＡ１の出力の位相が、クロックパルス
（ＣＬＫ−０）の立上がり部分よりも、データ出力の中
心がα（＝−４．５）進んだ状態であったとする
（ｃ）。従って、セレクタＡ２出力の位相もクロックパ
ルス（ＣＬＫ−０）の立上がり部分と、データ出力の中
心がα（＝−４．５）進んだ状態（ｄ）となる。

【０１０３】Ｓ２．制御部１５（図１）が、γ＝８のま
ま、プラス・マイナス演算器１４（図１）を＋にして、
サブカウンタをχ＝１にする。Ｓｒ＝８、Ｓｐ＝９にな
る。その結果セレクタＡ２の出力は１Ｔｄ遅れて（ｅ）
になる。この状態でもＦ２、Ｆ４の出力は、それぞれ
Ｌ、Ｈとなり変化なし。 Ｓ３．制御部１５（図１）が、γ＝８、χ＝１のまま、
プラス・マイナス演算器１４（図１）を−にする。Ｓｒ
＝８、Ｓｐ＝７になる。その結果セレクタＡ２の出力は
１Ｔｄ進んで（ｆ）になる。この状態でもＦ２、Ｆ４の
出力は、それぞれＬ、Ｈとなり変化なし。 Ｓ４．γ＝８を中心にして遅延量を±１変化させても位
相変化が検出されなかったので制御部１５（図１）は、
初期値補正の必要なしと判断して、γ＝８のまま具体例
１の動作へ移行する。

【０１０４】以上初期値をγ＝８に設定した場合におい
て、セレクタＡ１の出力の中点（図上に○で示した位
置）がクロックＣＬＫ−０の立上がり時点よりα（α＝
−０．５、α＝−１．５、α＝−２．５、α＝−３．
５、α＝−４．５）進んでいる場合について説明した。

【０１０５】ここでクロックＣＬＫ−０、クロックＣＬ
Ｋ−１、クロックＣＬＫ−２、は連続して送られて来る
クロックパルスであり、前提条件から、その繰り返し周
期はγ＝５に相当する。従って、セレクタＡ１の出力の
中点（図上に○で示した位置）とクロックＣＬＫ−０の
立上がり時点の全ての位相差は、上記α＝−０．５から
α＝−４．５のいずれかの状態に等しい。例えばα＝−
５．５の状態は、比較するクロックパルスをＣＬＫ−１
に変更することによってα＝−０．５の状態と等しくな
る。

【０１０６】即ち、上記のように、初期値は、メインカ
ウント値γを中心にした現用系データに対して、予備系
データの位相差を交互にγ＋１と、γ−１に切り替え
て、位相変化が検出されなくなるまでカウント値γを段
階的に増加させることによって補正される。尚、以上の
説明では、サブカウント値の変化量とメインカウント値
γの変化量をそれぞれ１に固定して説明したが、この値
は、遅延線の遅延時間の大小等によって任意に変更する
ことが可能である。

【０１０７】尚、具体例２の冒頭に記した、具体例１の
動作と具体例２の動作の差異の必要性について以下に説
明する。図１５は、初期値補正制御の動作説明図（その
１１）である。デューティ比が劣化しているデータの場
合を表している。前提条件として、データの幅が、遅延
線１個分に相当する時間劣化しているものとする。その
劣化部分は、（ｃ）の斜線部で表されている。デューテ
ィ比劣化のない正常なデータの場合を表している。

【０１０８】（ａ）は、クロックＣＬＫ（図２）の連続
状態を示している。（ｂ）は、メインカウント値γを表
している。横軸上の数値γはそのまま、従属接続された
遅延線（図２）個々の接続部から出力されるデータＤ０
〜Ｄｎに相当する。γの初期値は８に設定される。即ち
セレクタＡ１は、データＤ８を受け入れる。（ｃ）は、
セレクタＡ１の出力を表している。（ｄ）は、セレクタ
Ａ２の出力を表している。（ｅ）と（ｆ）は、メインカ
ウント値γを８に固定したまま、サブカウント値χを１
にしてプラス・マイナス演算器１４（図１）が予備系選
択信号Ｓｐを変化させたときのセレクタＡ２の出力を表
している。

【０１０９】（ｇ）は、補正制御されたセレクタＡ１の
出力を表している。（ａ）〜（ｊ）は、同一時間軸上に
表されている。図１２の上から順を追ってビット位相制
御装置の制御動作について説明する。以下の動作は、具
体例１の制御方法によって進行するものとする。

【０１１０】Ｓ１．制御部１５（図１）が、切替スイッ
チ１３（図１）をａに接続し、メインカウンタ１１（図
１）をγ＝８に、サブカウンタをχ＝０にリセットして
初期値を設定する。この状態では、現用系選択信号Ｓｒ
＝８、予備系選択信号Ｓｐ＝８（χ＝０）となる。この
とき、セレクタＡ１の出力の位相が、クロックパルス
（ＣＬＫ−０）の立上がり部分よりも、データ出力の中
心がα（＝−２．５）進んだ状態であったとする
（ｃ）。従って、セレクタＡ２出力の位相もクロックパ
ルス（ＣＬＫ−０）の立上がり部分と、データ出力の中
心がα（＝−２．５）進んだ状態（ｄ）となる。

【０１１１】Ｓ２．制御部１５（図１）が、γ＝８のま
ま、プラス・マイナス演算器１４（図１）を＋にして、
サブカウンタをχ＝１にする。Ｓｒ＝８、Ｓｐ＝９にな
る。その結果セレクタＡ２の出力は１Ｔｄ遅れて（ｅ）
になる。この状態でＦ２、Ｆ４の出力は、それぞれＨ、
Ｌとなり変化する。制御部１５（図１）は、このときの
サブカウント値χ１（＝＋１）を記憶する。 Ｓ３．制御部１５（図１）が、γ＝８、χ＝１のまま、
プラス・マイナス演算器１４（図１）を−にする。Ｓｒ
＝８、Ｓｐ＝７になる。その結果セレクタＡ２の出力は
１Ｔｄ進んで（ｆ）になる。この状態でＦ２、Ｆ４の出
力は、それぞれＬ、Ｈとなり変化する。制御部１５（図
１）は、このときのサブカウント値χ２（＝−１）を記
憶する。

【０１１２】Ｓ４．制御部１５（図１）は、上記サブカ
ウント値χ１とサブカウント値χ２からα０＝（１／
２）（χ２−χ１）を求める。サブカウント値χ２（＝
−１）とサブカウント値χ１（＝＋１）からα０＝０を
得る。即ち（ｇ）となる。 以上の結果からセレクタＡ１の出力（ａ）の初期値は、
全く移動せず、制御不能の状態におちいっていることが
分る。一方、具体例２の制御方法によれば、図１２で説
明したように、この例と全く同じ状態でも初期値補正制
御が可能になる。

【０１１３】上記の説明では、カウント値γを１ずつ段
階的に増加させることによって補正する制御方法に限定
して説明したが、カウント値γを所定の方向に所定の値
変化させればよい。所定の方向というのは、カウント値
γを増加させる方向に、或いはカウント値γを減少させ
る方向に変化させれば良い。また、所定の値とは、カウ
ント値γの変化量として予め定めておいた単位数（通常
１又は２）である。

【０１１４】〈具体例２の効果〉以上説明した初期値補
正制御によって以下の効果を得る。 １．入力信号のデューティ比が劣化していても、入力信
号と受信機器との間に正確な位相同期を確立できる。 ２．入力信号のデューティ比が劣化していない場合にお
いても、より安全な位相差でより正確な位相同期が確立
される。

【図面の簡単な説明】

【図１】本発明のビット位相制御装置のブロック図であ
る。

【図２】ビット位相同期回路のブロック図である。

【図３】ビット位相制御装置の動作説明図（その１）で
ある。

【図４】ビット位相制御装置の動作説明図（その２）で
ある。

【図５】初期値補正制御の動作説明図（その１）であ
る。

【図６】初期値補正制御の動作説明図（その２）であ
る。

【図７】初期値補正制御の動作説明図（その３）であ
る。

【図８】初期値補正制御の動作説明図（その４）であ
る。

【図９】初期値補正制御の動作説明図（その５）であ
る。

【図１０】初期値補正制御の動作説明図（その６）であ
る。

【図１１】初期値補正制御の動作説明図（その７）であ
る。

【図１２】初期値補正制御の動作説明図（その８）であ
る。

【図１３】初期値補正制御の動作説明図（その９）であ
る。

【図１４】初期値補正制御の動作説明図（その１０）で
ある。

【図１５】初期値補正制御の動作説明図（その１１）で
ある。

【符号の説明】

１１ メインカウンタ １２ サブカウンタ １３ 切替スイッチ １４ プラス・マイナス演算器 １５ 制御部

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J106 AA03 BB01 CC26 CC58 CC59 DD09 DD13 DD17 DD19 DD24 DD26 DD39 DD42 DD43 DD48 JJ07 KK03 KK05 LL05 5K014 AA05 CA02 EA04 FA01 5K047 AA03 AA11 GG02 GG45 KK02 KK12 KK18 MM36 MM56 MM59

Claims (3)

【特許請求の範囲】
1. 【請求項１】 入力データを指定された遅延時間だけ遅
   延させて現用系データを生成するとともに、前記入力デ
   ータを現用系データとは独立に、指定された遅延時間だ
   け遅延させて予備系データを生成する可変位相遅延部
   と、 前記可変位相遅延部にメインカウント値γを供給し、前
   記現用系データの前記遅延時間を指定するメインカウン
   タと、 このメインカウンタの出力するメインカウント値γを制
   御して、システムを制御するクロックと、前記現用系デ
   ータとの位相差を許容範囲に調整する制御部と、 一定の範囲で周期的に値を増減するサブカウント値χを
   出力するサブカウンタと、 前記メインカウント値γを中心にして、前記サブカウン
   ト値χの幅で値を増減させるカウント値γ±χを、前記
   可変位相遅延部に供給するプラス・マイナス演算器とを
   備え、 前記制御部は、 このプラス・マイナス演算器の出力するカウント値γ±
   χが前記可変位相遅延部の可変範囲を越えた遅延時間を
   指定したとき、その可変位相遅延部による前記予備系デ
   ータの遅延時間を可変範囲の中央付近の所定の位相差に
   戻して、前記現用系データを予備系データにし、予備系
   データを現用系データに切り替えるよう制御することを
   特徴とするビット位相制御装置。
2. 【請求項２】 請求項１に記載されたビット位相制御装
   置において、 前記制御部は、 プラス・マイナス演算器の出力するカウント値γ±χが
   前記可変位相遅延部の可変範囲を越えた遅延時間を指定
   したとき、サブカウンタのカウント値に付されていた符
   号を反転して、この符号をそのまま維持した状態で、サ
   ブカウンタのカウント値を増加させ、可変位相遅延部に
   よる前記予備系データの遅延時間が可変範囲の中央付近
   の所定の位相差に戻った後、前記現用系データを予備系
   データにし、予備系データを現用系データに切り替える
   よう制御することを特徴とするビット位相制御装置。
3. 【請求項３】 請求項１又は請求項２に記載されたビッ
   ト位相制御装置において、 前記制御部は、 前記可変位相遅延部に前記メインカウンタが前記現用系
   データの遅延時間初期値としてメインカウント値γを供
   給し、前記サブカウンタと前記プラス・マイナス演算器
   を制御して前記予備系データの遅延時間を前記メインカ
   ウント値γを中心にして所定の値増減させ、前記現用系
   データに対する前記予備系データの位相変化を監視し
   て、前記位相変化を検出できたとき、前記γを所定の方
   向に所定の値変化させ、 前記位相変化が検出できなくなるまでこの変化後のγを
   中心にして前記予備系データの遅延時間を再度所定の値
   増減させて、前記位相変化を監視し、前記位相変化が検
   出できなくなったときのγを前記現用系データの遅延時
   間の初期値として初期値補正するよう制御することを特
   徴とするビット位相制御装置。