KR19990023303A - 디지탈 신호의 처리 방법 및 회로 장치 - Google Patents

디지탈 신호의 처리 방법 및 회로 장치 Download PDF

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Abstract

디지탈 입력 신호(ES)의 처리시 제 1 에지가 발생하면 수신회로의 입력이 비활성화된다. 하강 에지에서 상기 입력은 지연 후에야 다시 활성화된다. 이로 인해, 신호 간섭의 영향 및 신호의 해석 에러가 감소될 수 있다. 본 발명은 특히 단 하나의 에지가 신호 평가를 위해 사용되는 클록 신호에 적용된다.

Description

디지탈 신호의 처리 방법 및 회로 장치
본 발명은 디지탈 신호, 예컨대 클록 신호를 처리하기 위한 방법에 관한 것이다. 본 발명은 또한 상기 방법을 수행하기 위한 회로 장치에 관한 것이다.
디지탈 신호의 처리시 종종 에지만이 평가된다. 에지는 하나의 논리 상태로부터 다른 논리 상태로의 변동을 의미한다. 논리 0으로부터 논리 1로의 신호 변동은 상승 에지를 의미하고, 논리 1로부터 논리 0으로의 변동은 하강 에지를 의미한다.
디지탈 신호가 아날로그 신호 보다 높은 신호 대 잡음 비를 갖기는 하지만, 중첩된 잡음, 커플링에 의해 야기되는 전압 강하 또는 에지 다음의 과도 현상은 신호 내용의 평가 에러를 야기시킨다.
상승 에지 발생 후 일정한 시간 간격 동안 다음 신호 성분을 고려하지 않는 회로가 공지되어 있다. 상기 시간 간격 동안 발생하는, 신호와 유사한 레벨을 가진 간섭은 유효 신호로서 평가되지 않는다.
상기 시간 간격은 간섭 없는 신호의 2개의 연속하는 상승 에지 사이의 시간 간격 보다 작다. 상기 시간 간격은 최대 클록 레이트가 요구될 정도로 짧아야 한다.
이러한 회로의 단점은 신호 성분이 고려되지 않는 시간 간격이 일정하며, 높은 클록 레이트에서도, 즉 2개의 에지 사이의 시간 간격이 짧을 때도 유효 신호가 확실하게 검출되도록 설계되어야 한다는 것이다. 즉, 최대 클록 레이트 보다 작은 클록 레이트에서 상기 시간 간격이 2개의 에지 사이의 시간 간격 보다 현저히 작다. 즉, 간섭 빈도가 클록 레이트에 강력히 의존한다. 이것은 최대 클록 레이트에서 최대이다.
본 발명의 목적은 디지탈 신호의 클록 레이트가 상이할 때 간섭 신호에 대한 높은 안전도를 가진, 디지탈 신호의 처리 방법 및 상기 방법을 실시하기 위한 회로 장치를 제공하는 것이다.
도 1은 본 발명에 따른 방법을 설명하기 위한 신호 파형도.
도 2는 본 발명에 따른 회로장치의 블록 회로도.
도 3은 활성화 회로의 실시예.
도 4는 출력 회로의 실시예.
도 5는 펄스 제너레이터의 실시예.
도면의 주요 부분에 대한 부호의 설명
1 : 활성화 회로 2 : 출력 회로
3 : 펄스 제너레이터 4 : 지연 장치
상기 목적은 본 발명에 따라 청구범위 제 1항의 특징에 의해 달성된다. 방법을 실시하기 위한 회로 장치는 청구범위 제 6항에 제시된다.
본 발명에 따른 방법은 단 하나의 에지, 예컨대 상승 에지가 평가를 위해 사용되는 디지탈 신호에 적합하다.
본 발명에 따른 방법은 간섭에 대한 안전도가 디지탈 신호의 클록 레이트에 의존하지 않는다는 장점을 갖는다. 게다가, 주기적인 및 비주기적인 디지탈 신호에 사용될 수 있다.
본 발명의 실시예는 청구범위 종속항에 제시된다.
본 발명을 첨부된 도면을 참고로 구체적으로 설명하면 하기와 같다.
도 1에 따른 신호 파형도에는 디지탈 입력신호(ES), 활성화 신호(AKS) 및 디지탈 출력 신호(AS)가 시간(t)에 대해 도시된다. 입력 신호(ES)의 파형에 상승 에지가 나타나면, 활성화 신호(AKS)가 액티브 상태로부터 패시브 상태로 바뀐다. 활성화 신호(AKS)가 액티브 상태이면, 출력신호(AS)에 의해 입력신호(ES)의 변동이 이루어질 수 있다. 활성화 신호(AKS)의 패시브 상태 동안에는 입력신호(ES)의 변동이 출력신호(AS)에 작용하지 않는다.
도 1에 따라 상승 에지가 나타나는 시점에서도 활성화 신호(AKS)가 액티브 상태이기 때문에, 출력신호(AS)가 상승 에지를 얻는다.
입력 신호(ES)의 상승 에지 다음에 하강 에지가 나타나면, 활성화 신호(AKS)는 액티브 상태로 다시 바뀌기 전에 지연시간(Δtv) 동안 패시브 상태를 유지한다. 액티브 상태는 입력 신호(ES)의 하강 에지 다음에, 입력신호(ES)의 하강 에지 발생 시점부터 경과되는 지연 시간(Δtv) 만큼 지연된다. 지연 시간(Δtv)이 경과되기 시작하는 시점은 빨라도 입력 신호(ES)의 상승 에지 발생 시점 후에 홀딩 시간(ΔtH)을 지난 시점일 수 있다. 따라서, 패시브 상태의 지속 시간은 최소로 지연시간(Δtv) 및 홀딩 시간(ΔtH)의 합이다.
입력신호(ES)가 논리 1로부터 논리 0으로 바뀌면, 지연 시간(Δtv) 후에 활성화 신호(AKS)가 액티브 상태로 된다. 그리고 나서, 출력 신호(AS)는 입력 신호(ES)의 논리 0을 얻는다.
논리 1의 입력 신호(ES)가 하강 에지로 평가되는 간섭과 중첩되면, 입력 신호(ES)가 지연 시간(Δtv)의 경과 후에 논리 0의 상태일 때만 활성화 신호(AKS)가 액티브 상태를 취한다. 지연 시간(Δtv)보다 그 발생 시간이 짧은 간섭은 그러한 것으로 검출된다.
지연 시간(Δtv) 및 홀딩 시간(ΔtH)의 값은 경험적으로 결정된다. 지연 시간(Δtv)은 입력신호(ES)의 논리 0의 가장 짧은 지속시간 보다 짧아야 하고, 홀딩 시간(ΔtH)은 논리 1의 가장 짧은 지속 시간 보다 짧아야 한다.
출력 신호(AS)가 상승 에지 후에 예컨대 일정한 지속 시간 동안 논리 1로 유지됨으로써, 펄스형 출력 신호(AS)가 발생된다. 그러나, 입력신호(ES)가 논리 0을 취하고 활성화 신호(AKS)가 액티브 상태일 때야 비로소 다시 논리 0의 상태를 취하게 하는 것도 가능하다.
도 1에 따른 신호 파형도에서, 논리 1은 액티브 상태로 그리고 논리 0은 패시브 상태로 도시된다. 출력 신호(AS)는 여기서 펄스파형의 특성을 갖는다. 파선으로 도시된 출력신호(AS)의 펄스는 시점(ts)에서 입력신호(ES)가 간섭 신호와 중첩되고 본 발명이 적용되지 않은 경우에 나타날 것이다.
도 1에 따른 신호 파형도는 비주기적 입력신호(ES)를 나타낸다. 본 발명에 따른 방법은 임의의 듀티 팩터를 가진 주기적 입력신호(ES)에도 적용된다. 또한, 본 발명에 따른 방법이 반전 신호로도 동작된다는 것은 당업자에게 자명하다. 활성화 신호(AKS)의 패시브 상태가 예컨대 입력신호(ES)의 하강 에지 다음에 후속될 수 있다. 그 경우, 액티브 상태는 지연 시간(Δtv) 후에 입력신호(ES)의 상승 에지로 세팅된다.
도 2에는 본 발명에 따른 방법을 수행하기 위한 회로의 블록 회로도가 도시된다. 회로장치의 입력(10)에서 입력 신호(ES)가 활성화 회로(1) 및 출력 회로(2)에 공급될 수 있다. 활성화 회로(1)의 출력이 출력회로(2)의 입력(12)에 접속된다. 출력회로(2)의 출력(13)에서 출력 신호(AS)가 인출될 수 있다.
회로 장치의 다른 실시예에서 출력회로(2) 다음에는 펄스 제너레이터(3)가 접속된다. 이 실시예에서 펄스 제너레이터(3)의 출력(14)은 회로 장치의 출력이다.
활성화 회로(1)의 실시예가 도 3에 도시된다. 이것에 따르면 활성화 회로(1)가 지연장치(4)를 포함한다. 상기 지연장치의 입력은 제 1 NAND-게이트(NAND1)의 출력에 그리고 제 2 NAND-게이트(NAND2)의 제 1 입력은 NOR-게이트(NOR)의 제 1입력에 접속된다. 지연장치(4)는 입력과 더불어 비반전 및 반전 출력을 갖는다. 비반전 출력은 NOR-게이트(NOR)의 제 2 입력에 접속되고, 반전 출력은 제 2 NAND-게이트(NAND2)의 제 2 입력에 접속된다.
NOR-게이트(NOR)의 출력은 활성화 회로(1)의 출력이다. 회로 장치의 입력(10)인 활성화 회로(1)의 입력은 제 1 NAND-게이트(NAND1)의 제 1 입력에 접속된다. 제 1 NAND-게이트(NAND1)의 제 2 입력은 제 2 NAND-게이트(NAND2)의 출력에 접속된다.
입력 신호(ES)가 활성화 회로(1)의 입력에 공급될 수 있다. 활성화 회로(1)의 출력에 활성화 신호(AKS)가 인가된다. 지연장치(4)가 논리 게이트(NAND1), (NAND2) 및 (NOR)에 접속됨으로써, 입력 신호(ES)의 상승 에지에서는 활성화 신호(AKS)가 직접, 입력 신호(ES)의 하강 에지에서는 지연 시간(Δtv) 만큼의 지연을 가지고 입력신호(ES)에 후속한다. 활성화 회로(1)의 입력에서의 신호 변동은 홀딩 시간(ΔtH)의 지속 시간 동안 활성화 신호(AKS)에 영향을 주지 않는다. 홀딩 시간(ΔtH) 후에 발생하는 입력신호(ES)의 하강 에지만이 활성화 신호(AKS)를 액티브 상태로 바꾼다.
지연장치(4)는 예컨대 인버터의 직렬 회로로 구현될 수 있다. 개별 인버터가 상보 MOS-로직(CMOS)으로 구성되면, 지연 시간(Δtv) 및 홀딩 시간(ΔtH)의 값이 특히 길이 및 폭의 비율로 MOS-트랜지스터의 채널 길이 및 폭 선택에 의해 프리세팅될 수 있다.
출력회로(2)는 출력회로의 입력(11)의 입력 신호(ES) 및 입력(12)의 활성화 신호(AKS)를 평가한다. 바람직한 실시예의 회로도는 도 4에 도시된다. 출력회로의 입력(11)은 인버터(N1), (P1)의 입력에 접속된다. 상기 인버터는 제 1 도전 타입의 제 1 트랜지스터(P1) 및 제 2 도전 타입의 제 1 트랜지스터(N1)로 상보 회로 기술로 구성된다. 인버터(P1, N1)의 출력은 출력회로의 출력(13)을 형성한다. 제 2 도전 타입의 제 1 트랜지스터(N1)와 제 1 기준 전위(Vss) 사이에 제 2 도전 타입의 제 2 트랜지스터(N2)가 접속된다. 제 1 도전 타입의 제 2 트랜지스터(P2)의 채널 측면은 제 2 기준 전위(Vcc)와 출력회로의 출력(13) 사이에 접속된다. 제 1 도전 타입의 제 2 트랜지스터(P2) 및 제 2 도전 타입의 제 2 트랜지스터(N2)의 게이트 단자가 각각 출력 회로의 입력(12)에 접속된다.
입력(12)에서의 활성화 신호(AKS)가 제 2 도전형의 제 2 트랜지스터(N2)가 도통되고 제 1 도전형의 제 2 트랜지스터(T2)가 차단되는 상태를 취할 때만, 입력(11)의 입력 신호(ES)가 출력 회로의 출력(13)으로 전달된다. 그렇치 않으면, 출력 회로의 출력(13)은 입력(11)에서의 신호와 무관하게 제 2 기준 전위(Vcc)를 갖는다.
여러 가지 용도에서 요구되는 바와 같은 일정한 펄스 지속시간을 가진 펄스파형 출력신호(AS)를 얻기 위해, 출력회로(2) 다음에 펄스 제너레이터(3)가 제공될 수 있다. 도 5에는 펄스 제너레이터(3)의 구성이 도시된다. 펄스 제너레이터(3)는 제 3 NAND-게이트(NAND3)를 포함하며, 상기 제 3 NAND-게이트(NAND3)의 제 1입력에은 출력회로(2)의 출력(13)의 출력신호(AS)가 직접 그리고 그것의 제 2 입력에는 지연회로(5)에 의해 시간 지연된 반전 출력(AS)이 인가된다. 단자(14)에는 펄스파형 출력신호(AS)가 주어진다. 지연회로(5)의 구성은 지연장치(4)의 구성과 동일할 수 있다.
활성화 회로(1), 출력 회로(2) 및 펄스 제너레이터(3)의 전후에 각각 하나 또는 다수의 인버터가 제공됨으로써, 드라이버 출력이 증가되거나 또는 네가티브 로직의 회로 장치가 상승 에지가 관련 에지인 포지티브 로직으로 매칭될 수 있다는 것은 당업자에게는 자명하다.
본 발명에 따른 방법 및 본 발명에 따른 회로 장치는 특히 간섭 및 잡음에도 불구하고 클록신호가 에러없이 평가되어야 하는 곳에 사용된다.
본 발명에 의해 디지탈 신호의 클록 레이트가 상이할 때 간섭 신호에 대한 높은 안전도를 가진, 디지탈 신호의 처리 방법 및 상기 방법을 실시하기 위한 회로 장치가 제공된다.

Claims (13)

  1. - 입력신호(ES)의 제 1 에지가 활성화 신호(AKS)에 의해 제 1 상태(패시브 상태)를 취하고, 상기 상태가 적어도 미리 주어진 홀딩 시간(ΔtH) 동안 유지되고,
    - 활성화 신호(AKS)에 의해 홀딩 시간(ΔtH) 후에 발생하는 입력 신호(ES)의 제 1 에지와는 다른 제 2 에지에서 미리 주어진 지연 시간(Δtv)의 지연 후에 제 1 상태(패시브 상태)와는 다른 제 2 상태(액티브 상태)가 취해지고,
    - 활성화 신호(AKS)가 제 2 상태(액티브 상태)일 때만 디지탈 출력신호(AS)가 입력신호(ES)로부터 유도되는 것을 특징으로 하는 방법.
  2. 제 1항에 있어서, 입력신호(ES)의 제 1 에지가 상승 에지인 것을 특징으로 하는 방법.
  3. 제 1항 또는 2항에 있어서, 입력 신호(ES)가 주기적 클록 신호인 것을 특징으로 하는 방법.
  4. 제 1항 또는 2항에 있어서, 출력신호(AS)의 논리 상태의 지속 시간이 입력신호(ES)의 제 1 및 제 2 에지 사이의 지속 시간 보다 짧은 것을 특징으로 하는 방법.
  5. 제 3항에 있어서, 출력신호(AS)의 논리 상태의 지속 시간이 입력신호(ES)의 제 1 및 제 2 에지 사이의 지속 시간 보다 짧은 것을 특징으로 하는 방법.
  6. 제 4항에 있어서, 출력신호(AS)의 상기 상태의 지속 시간이 일정한 것을 특징으로 하는 방법.
  7. - 입력측에 입력 신호(ES)가 공급될 수 있고 출력측에서 활성화 신호(AKS)가 인출될 수 있으며 입력 신호(ES)의 상승 에지에서 활성화 신호(AKS)의 순시 상태를 직접 변동시킨 다음, 적어도 홀딩 시간(ΔtH)의 지속시간 동안 유지시키고, 하강 에지에서 지연 시간(Δtv)의 지연 후에 변동시키는 활성화 회로(1), 및
    - 입력 신호(ES)용 제 1 입력(11), 활성화 신호(AKS)용 제 2 입력(12), 및 활성화 신호(AKS)의 일정한 상태에서만 입력신호(ES)를 출력(13)에 전달하는 출력(13)을 가진 출력회로(2)를 포함하는 것을 특징으로 하는 제 1 항 내지 6항 중 어느 한 항에 따른 방법을 실시하기 위한 회로 장치.
  8. 제 7항에 있어서, 출력회로(2) 다음에 펄스 제너레이터(3)가 접속되는 것을 특징으로 하는 회로 장치.
  9. 제 7항 또는 8항에 있어서, 활성화 회로가 비반전 출력 및 반전 출력을 가진 지연 장치(4)를 포함하고, 지연 장치(4)의 입력은 제 1 NAND-게이트(NAND1)의 출력에, 제 2 NAND-게이트(NAND2)의 제 1 입력에 그리고 NOR-게이트(NOR)의 제 1 입력에 접속되며, 비반전 출력은 NOR-게이트(NOR)의 제 2 입력에 그리고 반전 출력은 제 2 NAND-게이트(NAND2)의 제 2 입력에 접속되고, NOR-게이트(NOR)의 출력은 활성화 회로(1)의 출력에 상응하며, 활성화 회로(1)의 입력은 제 1 NAND-게이트(NAND1)의 제 1 입력에 접속되고, 제 1 NAND-게이트(NAND1)의 제 2 입력은 제 2 NAND-게이트(NAND2)의 출력에 접속되는 것을 특징으로 하는 회로 장치.
  10. 제 7항 또는 8항에 있어서, 출력회로가 트랜지스터로 상보 회로 기술로 구성된 인버터(P1, N1)를 포함하며, 상기 인버터의 입력(11)에는 디지탈 입력신호(ES)가 공급될 수 있고 그 출력(13)과 제 1 기준 전위(Vss) 사이에는 제 1 트랜지스터(P2)의 채널 측면이 접속되고, 제 2 기준 전위(Vcc)와 인버터(P1, N1)의 트랜지스터 사이에는 제 1 트랜지스터(N1)와는 다른 도전 타입의 제 2 트랜지스터(N2)가 배치되고, 제 1 트랜지스터(P2)와 제 2 트랜지스터(N2)의 게이트 단자에는 각각 활성화 신호(AKS)가 공급될 수 있는 것을 특징으로 하는 회로 장치.
  11. 제 8항에 있어서, 펄스 제너레이터(3)가 NAND-게이트(NAND3)를 포함하고, 상기 NAND-게이트의 제 1 입력에는 출력 신호(AS)가 직접 그리고 그것의 제 2 입력에는 지연회로(5)에 의해 지연된 출력 신호(AS)가 인가되는 것을 특징으로 하는 회로 장치.
  12. 제 9항에 있어서, 지연장치(4)가 인버터의 직렬 회로를 포함하는 것을 특징으로 하는 회로 장치.
  13. 제 11항에 있어서, 지연회로(5)가 인버터의 직렬 회로를 포함하는 것을 특징으로 하는 회로 장치.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2810171B1 (fr) * 2000-06-09 2004-04-16 Mhs Dispositif de filtrage et de calibrage d'une impulsion d'entree par rapport a une duree de reference
ES2714732T3 (es) * 2011-11-30 2019-05-29 Abb Schweiz Ag Sistema electrónico para un aparato eléctrico y método relacionado
US9438211B1 (en) * 2015-07-16 2016-09-06 Huawei Technologies Co., Ltd. High speed latch and method
CN106936411B (zh) * 2015-12-30 2021-07-27 格科微电子（上海）有限公司 抗噪声干扰的数字触发器

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3659286A (en) * 1970-02-02 1972-04-25 Hughes Aircraft Co Data converting and clock pulse generating system
DE2410957C2 (de) * 1974-03-07 1982-10-21 Nixdorf Computer Ag, 4790 Paderborn Schaltungsanordnung für Datenübertragungsanlagen, zur Unterdrückung impulsförmiger Signale in einer Eingangssignalfolge
DE2841171C3 (de) * 1978-09-21 1984-04-26 Siemens AG, 1000 Berlin und 8000 München Schaltungsanordnung zum Entstören von Übertragungseinrichtungen für digitale Signale, insbesondere zum Ausblenden von höherfrequenten Störimpulsen beliebiger Polarität
DE3133667C2 (de) * 1981-08-26 1986-06-19 Siemens AG, 1000 Berlin und 8000 München Anordnung zum Unterdrücken von durch Kontaktprellungen erzeugten Impulsen
US4471235A (en) * 1982-05-03 1984-09-11 Data General Corporation Short pulse width noise immunity discriminator circuit
US4786824A (en) * 1984-05-24 1988-11-22 Kabushiki Kaisha Toshiba Input signal level detecting circuit
IT1233424B (it) * 1987-12-14 1992-03-31 Sgs Microelettronica Spa Circuito antirimbalzo per circuiti digitali.
JPH05308258A (ja) 1991-05-21 1993-11-19 Fujitsu Ltd ノイズ除去回路
JPH05114838A (ja) 1991-10-22 1993-05-07 Fujitsu Ltd ノイズ除去回路
JPH05235713A (ja) 1992-02-18 1993-09-10 Toshiba Corp ノイズ除去回路
US5418486A (en) * 1994-01-28 1995-05-23 Vlsi Technology, Inc. Universal digital filter for noisy lines
US6130563A (en) * 1997-09-10 2000-10-10 Integrated Device Technology, Inc. Output driver circuit for high speed digital signal transmission

Also Published As

Publication number Publication date
DE59809697D1 (de) 2003-10-30
DE19733733C2 (de) 1999-09-02
CN1208875A (zh) 1999-02-24
EP0896431B1 (de) 2003-09-24
EP0896431A2 (de) 1999-02-10
KR100547399B1 (ko) 2006-04-21
CN1138195C (zh) 2004-02-11
TW454384B (en) 2001-09-11
EP0896431A3 (de) 2000-04-19
US6445753B1 (en) 2002-09-03
JPH11163693A (ja) 1999-06-18
DE19733733A1 (de) 1999-02-11

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