KR0161123B1 - 비동기 프라차지 및 활성화 에스램 - Google Patents

Abstract

본 발명은 비동기 프리차지 및 활성화 에스램에 관한 것으로, 복수개의 입력버퍼와 복수개의 어드레스 천이 검출기, 커플링 수단, 클럭 발생기, 프리차징 신호 발생기, 활성화 신호 발생기를 포함하여 이루어진다.

각각의 입력 버퍼는 외부 어드레스를 입력받아 시모스 레벨로 변환하여 출력한다. 복수개의 어드레스 천이 검출기는 복수개의 입력 버퍼에 입력된 외부 어드레스의 레벨 천이를 검출하여 어드레스 천이 검출신호를 발생시킨다. 커플링 수단은 복수개의 어드레스 천이 검출기의 일부 또는 전체 출력을 묶어서 출력한다. 클럭 발생기는 커플링 수단의 출력을 입력받아 일정 크기 이상의 펄스폭을 갖는 클럭신호를 발생시킨다. 프리차징 신호 발생기는 클럭 발생기의 출력을 받아 프리차징 제어신호를 발생시킨다. 활성화 신호 발생기 클럭 발생기의 출력을 받아 활성화 신호를 발생시킨다.

이와같은 본 발명은 에스램이 스태틱 모드에 있을때, 외부 어드레스 입력단으로 쇼트펄스 형태의 잡음이 입력되더라도 프리차징 신호 발생기와 활성화신호 발생기가 안정된 동작을 수행할 수 있도록 하여, 잡음에 의한 오동작을 방지할 수 있는 효과를 제공한다.

Description

비동기 프리차지 및 활성화 에스램

제1도는 종래 에스램의 프리차지 및 활성화 신호 발생단의 구조를 예시한 블럭도.

제2도는 종래 커플링 수단의 실시예를 예시한 회로도.

제3도는 본 발명의 에스램의 프리차지 및 활성화 신호 발생단의 구조를 예시한 블럭도.

제4도는 본 발명의 클럭 발생기의 실시예를 예시한 회로도.

제5도는 본 발명에 따른 클럭 발생기의 구체적인 회로구성도.

제6도는 본 발명의 동작을 설명하기 위한 파형도.

제7도는 프리차징 신호 및 활성화 신호의 용도를 표시하기 위한 데이타 리드아웃 회로도.

제8도는 본 발명의 다른 실시예를 예시한 블록도.

본 발명은 비동기 프리차지 및 활성화 에스램에 관한 것으로, 특히 어드레스 천이 검출신호를 이용하여 프리차징 제어신호와 활성화 제어신호를 발생시키는 비동기 프리차지 및 활성화 에스램에 관한 것이다.

제1도는 종래의 일반적인 기술 구성을 보여주고 있는데, 에스램 전체 칩 회로 중 외부 어드레스가 입력되는 입력버퍼(2)에서 프리차징 신호 발생기(precharging signal generator)(5) 및 활성화 신호 발생기(activation signal generator)(6)까지의 구성을 요약해서 나타낸 것이다.

복수개의 입력버퍼(2)는 TTL 레벨의 외부 어드레스 신호(Al∼An)를 입력받아 CMOS 레벨로 변환하여 출력한다. 각각의 입력버퍼(2)에서 출력되는 변환된 외부 어드레스 신호는 다수개의 어드레스 천이 검출기(address transition detector)(3)에 입력된다. 어드레스 천이 검출기(3)에서는 입력되는 외부 어드레스 신호(Al∼An)의 레벨 천이를 검출하여 어드레스 천이 검출신호를 발생시킨다. 다수개의 어드레스 천이 검출기(3)에서 발생한 어드레스 천이 검출신호는 커플링 수단(4)을 통하여 프리차징 신호 발생기(5)와 활성화 신호 발생기(6)에 전달된다.

상술한 구성요소 가운데 커플링 수단(4)의 두 가지 구성예를 제2도에 나타내었다. 제2도의 (a)는 첫번째 구성예로서, 트리형 서메이션 회로(tree type summation circuit)이다. 다수개의 노어 게이트(10)에는 제1도의 어드레스 천이 검출기(3)에서 발생한 어드레스 천이 검출신호가 입력된다. 이와 같은 다수개의 노어 게이트(10)의 출력은 낸드 게이트(11)에 의해 낸드 연산되어 출력된다.

제2도의 (b)는 와이어드 오어 회로(wired OR circuit)로서, 다수개의 엔모스 트랜지스터(13)와 하나의 피모스 트랜지스터(14)로 구성된다.

다수개의 엔모스 트랜지스터(13)의 각각의 게이트에는 어드레스 천이 검출기(3)에서 발생한 어드레스 천이 검출신호가 입력된다. 또 다수개의 엔모스 트랜지스터(13)의 각각의 소스는 접지되며, 각각의 드레인은 피모스 트랜지스터(14)의 드레인에 연결된다.

피모스 트랜지스터(14)의 소스에는 공급전압(Vcc)이 가해지고, 게이트는 턴 온되어 항상 턴 온된 상태를 유지한다. 드레인은 상술한 바와 같이 다수개의 엔모스 트랜지스터(13)의 각각의 드레인에 연결되어 출력노드를 형성한다.

커플링 수단(4)은 각각의 어드레스 천이 검출기(3)에서 어드레스 천이 검출신호가 발생하면 이를 입력받아 접지전압(Vss) 또는 공급전압(Vss) 레벨의 펄스신호를 발생시켜서 다음단의 프리차징 신호 발생기(5) 또는 활성화 신호 발생기(6)로 출력한다.

프리차징 신호 발생기(5)는 커플링 수단(4)에서 출력되는 펄스신호에 의해 동작을 개시하여 비트 라인이나 데이타 버스, 출력회로 등을 프리차지시키기 위한 제어신호를 발생시킨다. 활성화 신호 발생기(6) 역시 커플링 수단(4)에서 출력되는 펄스신호에 의해 동작을 개시하여 워드라인이나 센스앰프, 라이트(write) 구동회로의 활성화 주기를 제어하는 제어신호를 발생시킨다.

그러나, 이와 같은 종래의 에스램에서, 입력버퍼(2)의 외부 어드레스 입력단으로 쇼트펄스 형태의 잡음이 입력되는 경우, 이를 어드레스 신호의 천이로 잘못 인식하여 오동작을 유발하는 문제가 있다.

본 발명은 에스램의 외부 어드레스 입력단에 입력되는 신호의 펄스폭을 검출하여 정상 입력과 잡음을 판단하고, 잡음이 입력된 경우에는 프리차징 신호 발생기와 활성화 신호 발생기 등의 회로들이 동작을 개시하지 않도록 함으로써 오동작이 유발되지 않도록 하는데 그 목적이 있다.

이와 같은 목적의 본 발명은 복수개의 입력버퍼와 복수개의 어드레스 천이 검출기, 커플링 수단, 클럭 발생기, 프리차징 신호 발생기, 활성화 신호 발생기를 포함하여 이루어진다.

각각의 입력 버퍼는 외부 어드레스를 입력받아 시모스 레벨로 변환하여 출력한다. 복수개의 어드레스 천이 검출기는 복수개의 입력 버퍼에 입력된 외부 어드레스의 레벨 천이를 검출하여 어드레스 천이 검출신호를 발생시킨다. 커플링 수단은 복수개의 어드레스 천이 검출기의 일부 또는 전체 출력을 묶어서 출력한다. 클럭 발생기는 커플링 수단의 출력을 입력받아 일정 크기 이상의 펄스폭을 갖는 클럭신호를 발생시킨다. 프리차징 신호 발생기는 클럭 발생기의 출력을 받아 프리차징 제어신호를 발생시킨다. 활성화 신호 발생기 클럭 발생기의 출력을 받아 활성화 신호를 발생시킨다.

이와 같이 이루어지는 본 발명의 바람직한 실시예를 제3도 내지 제8도를 참조하여 설명하면 다음과 같다. 먼저 제3도는 본 발명의 에스램의 프리차지 및 활성화 신호 발생단의 구성을 도시한 블록도이다.

제3도에서, 복수개의 입력버퍼(16)는 TTL 레벨의 외부 어드레스 신호(Al∼An)를 입력되어 CMOS 레벨로 변환하여 출력한다. 각각의 입력버퍼(16)에서 출력되는 변환된 외부 어드레스 신호는 다수개의 어드레스 천이 검출기(18)에 입력된다. 어드레스 천이 검출기(18)에서는 입력되는 외부 어드레스 신호(Al∼An)의 레벨 천이를 검출하여 어드레스 천이 검출신호를 발생시킨다. 다수개의 어드레스 천이 검출기(18)에서 발생한 어드레스 천이 검출 신호는 커플링 수단(20)을 통하여 클럭 발생기(22)에 전달된다. 클럭 발생기(22)에서는 커플링 수단(20)에서 출력되는 신호를 입력받아 일정크기 이상의 펄스폭을 갖는 클럭신호를 발생시켜서 다음 단의 프리차징 신호 발생기(23)와 활성화 신호 발생기(24)로 출력한다.

프리차징 신호 발생기(23)는 클럭 발생기(22)에서 출력되는 클럭신호에 의해 동작을 개시하여 비트 라인이나 데이타 버스, 출력회로 등을 프리차지 시키기 위한 제어신호를 발생시킨다. 활성화 신호 발생기(24) 역시 클럭 발생기(22)에서 출력되는 클럭신호에 의해 동작을 개시하여 워드라인이나 센스 앰프, 라이트 구동회로의 활성화 주기를 제어하는 제어신호를 발생시킨다.

제4도는 클럭 발생기의 구성에 대한 개념도이다.

피모스 트랜지스터(27)와 엔모스 트랜지스터(26)가 공급전압(Vcc)과 접지전압(Vss) 사이에 직렬 연결된다. 엔모스 트랜지스터(26)의 게이트에는 제3도의 커플링 수단(20)에서 출력되어 클럭 발생기(22)에 입력되는 입력 신호(Vin)가 가해진다.

피모스 트랜지스터(27)와 엔모스 트랜지스터(26)의 드레인이 상호 연결되어 이루어진 제 1 노드(28)에는 래치(32)가 연결된다. 이 제 1 노드(28)의 신호는 직렬 연결된 제 1 지연회로(29)와 제 2 지연회로(30)를 통하여 피모스 트랜지스터(27)의 게이트에 입력된다.

제 1 지연회로(29)는 지연시간 T1을 갖고, 제 2 지연회로(30)는 지연시간 T2을 갖는다. 입력 신호(Vin)가 하이레벨로 천이하면 엔모스 트랜지스터(26)가 턴 온되어 제 1 노드(28)의 전압은 로우레벨로 된다.

이 제 1 노드(28)의 로우레벨 전압은 제 1 지연회로(29)의 지연시간 T1 과 제 2 지연회로(30)의 지연시간(T2)만큼 지연된 다음 피모스 트랜지스터(27)의 게이트에 전달되어 피모스 트랜지스터(27)를 턴 온시킨다. 제 1 지연회로(29)의 출력신호(25)가 클럭 발생기의 출력신호이며, 그 펄스폭은 제 2 지연회로(30)의 지연시간 T2에 기인한다.

피모스 트랜지스터(27)가 턴 온되면 제 1 노드(28)는 공급전압(Vcc)에 의해 하이레벨로 되며, 그 값이 래치(32)에 저장된다. 래치(32) 역시 지연 시간 T3을 갖고 있는데, 래치(32)의 지연시간 T3은 제 1 지연회로(29)의 지연시간 T1보다 작다.

제5도는 본 발명에 따른 클럭 발생기의 구체적인 회로구성을 나타낸 회로도이다.

제5도에서, 두 개의 인버터(33)(35)가 제 1 지연회로를 구성하고, 세개의 인버터(36)(38)(40)가 제 2 지연회로를 구성한다. 래치는 두 개의 인버터(41)(42)가 루프를 형성함으로써 구성된다.

제4도의 설명에서 제 1 지연회로(29)의 지연시간 T1이 래치(32)의 지연시간 T3보다 크다고 하였는데, 이를 구체적으로 설명하면 다음과 같다.

인버터(33)의 지연시간을 t1이라 하고, 인버터(35)의 지연시간을 t2, 인버터(36)(38)(40)의 지연시간을 t3, 인버터(41)의 지연시간을 t4라고 할 때, 제 1 지연회로의 지연시간 T1과 래치의 지연시간 T3은 t1+t2(=T1) t4(=T3)이다.

제6도는 본 발명에 따른 클럭 발생기(22)의 동작특성을 나타낸 파형도이다. 파형 Vin은 상술한 바와 같이 클럭 발생기(22)의 입력신호이다. 파형 Va는 제 1 노드(28)의 전압레벨을 나타내는 파형이고, 파형 Vb는 래치(32)의 두 인버터(41)(42) 사이의 접속점(43)의 전압레벨을 나타내는 파형이다.

파형 Vc는 제 1 지연회로(29)의 인버터(33)와 제 2 지연회로(30)의 인버터(36) 사이의 접속점(34)의 전압레벨을 나타낸 파형이며, 파형 Vout은 출력단(25)의 전압레벨을 나타낸 파형이다.

먼저 제6도의 (a)와 같이, 입력신호(Vin)가 쇼트펄스 형태로 입력되어 파형 Va는 순간적으로 로우레벨로 떨어진다. 이 로우레벨의 전압 Va는 제 1 지연단(29)과 제 2 지연단(30)을 거쳐서 피모스 트랜지스터(27)의 게이트에 전달되고, 또 래치(32)에도 입력된다.

래치(32)에서는, 제 1 노드(28)의 전압 Va가 순간적으로 하이레벨로 상승하였다가 다시 로우레벨로 떨어짐에 따라 접속점(43)의 전압 Vb 역시 일시적으로 하강하였다가 Va가 다시 로우레벨로 하강함에 따라 다시 하이레벨로 복귀한다.

한편, 제 1 지연회로(29)의 지연시간 T1이 래치(32)의 지연시간 T3보다 크기 때문에, 상술한 래치(32)의 로우레벨로의 복귀동작은 제 1 노드(28)의 순간적인 로우레벨 전압 Va가 제 1 지연회로(29)와 제 2 지연회로(30)를 통과하여 피모스 트랜지스터(27)의 게이트를 턴 온시키기 이전에 이미 완료된다.

따라서, 제 1 노드(28)의 순간적인 전압강하는 제 1 지연회로(29)의 인버터(33)의 지연시간 t1에 의해 무력화되어 출력신호(Vout)의 전압레벨과 피모스 트랜지스터(27)의 게이트에는 아무런 영향을 미치지 못한다.

만약, 쇼트펄스 형태의 잡음의 펄스폭이 상술한 경우처럼 극단적인 쇼트펄스가 아닌 상대적으로 큰 펄스폭을 가질 때의 동작은 다음과 같다. 다소 큰 펄스폭의 쇼트펄스가 입력되면 제6도의 (b)에 나타낸 것과 같이 출력 신호 Vout이 일단 로우레벨로 떨어진다.

T1T3이므로 이 때의 래치(32)의 전압 Vb는 이미 하이레벨로 변하게되고, 파형 Va는 인버터(42)에 의해 로우레벨의 상태로 고정된다. 일단 파형 Vb가 로우로 스테이블한 상태로 머물게되면 이 신호는 네 개의 인버터(33-36-38-40)를 통해 피모스 트랜지스터(27)의 게이트로 전달되므로 t1+t3에 해당하는 시간 후 피모스 트랜지스터(27)가 턴 온된다.

피모스 트랜지스터(27)의 전류구동능력이 인버터(41)(42)의 피모스 트랜지스터의 전류구동능력보다 크기 때문에 제 1 노드(28)의 전압 Va는 다시 하이레벨로 되고, 마찬가지로 출력신호(Vout)도 하이레벨로 천이한다.

이 때의 출력신호(Vout)의 펄스폭은 입력신호(Vin)의 펄스폭에 관계없이 t1+t3으로 정의되는 일정한 크기를 갖는다.

다음으로, 제6도의 (c)와 같이 펄스폭이 일정크기 이상이 되면, 제 1 노드(28)의 전압 Va가 로우레벨로 되어 제 2 지연회로(30)에서는 로우레벨의 신호가 출력되고, 이 로우레벨의 신호가 피모스 트랜지스터(27)를 턴 온 시킬때까지 입력신호(Vin)가 하이레벨을 유지한다.

즉, 피모스 트랜지스터(27)와 엔모스 트랜지스터(26)가 모두 턴 온되어 공급전압(Vcc) 단자와 접지전압(Vss) 단자 사이에 전류 경로가 형성된다.

이 경우에는 엔모스 트랜지스터(26)의 전류구동능력이 피모스 트랜지스터(27)의 전류구동능력보다 작기 때문에 제 1 노드(28)의 전압 Va는 계속 로우레벨을 유지할 수 있어서, 제 1 노드(28)의 전압레벨은 안정된 상태를 유지한다.

입력신호(Vin)가 로우레벨이 되면 Va 및 Vout이 다시 하이레벨이 되고, 전체회로는 입력신호 Vin이 입력되기 이전의 안정된 상태로 복귀한다.

이와 같은 세가지 과정을 요약하면, 입력신호(Vin)의 펄스폭이 일정크기 이하인 경우에는 출력신호(Vout)가 하이레벨을 유지하게되고, 입력신호(Vin)의 펄스폭이 일정크기 이상이면 출력신호(Vout)는 제 1 지연회로(29)의 지연시간 T1과 래치(32)의 지연시간 T3에 의해 결정되는 펄스 폭을 갖게 된다.

이와 같은 관점에서 제3도의 회로를 다시 한번 살펴보면, 클럭 발생기(22)의 출력(Vout)은 일정 크기 이상의 펄스폭을 갖게되므로 오동작이 발생하지 않게 되는 것이다.

제7도는 에스램의 데이타 리드아웃 회로를 보여주는 그림으로서, 프리차징 신호 및 활성화 신호의 용도를 표시하기 위한 것이다.

비트라인 프리차징 및 균등화 회로(44)를 구동하는 Vp1과 데이타 라인 프리차징 및 균등화 회로(62)를 구동하는 Vp2, 센스 앰프(69)의 출력을 균등화하는 Vp3, 데이타 버스(D/B)를 주어진 레벨로 프리차지 하는 Vp4, 출력 프리차징 회로(93)를 구동하는 Vp5등이 프리차징 신호에 해당하는 신호들이다.

워드라인 인에이블 기간을 조절하는 Va1과 센스 엠프 인에이블 기간을 조절하는 Va2, 데이타버스 구동기를 구동하는 Va3, 데이타버스의 출력을 출력 버퍼(89)로 전달하기 위한 버퍼(86)를 구동하는 Va4등이 활성화신호에 해당하는 신호들이다.

제8도는 본 발명의 다른 실시예를 보여준다. 제8도의 (a)는 클럭 발생기가 각 어드레스 천이 검출기와 커플링 수단 사이에 위치하는 경우를 나타낸 것이며, 기본적인 동작과 작용은 제3도의 경우와 같고, 다만 클럭 발생기의 위치를 변경한 것이다.

제8도의 (b)는 프리차징 신호 발생기가 제3도의 커플링 수단(20)의 출력을 받도록 변형된 경우로서, 스피드 페일(fail)은 방지할 수 없지만, 데이타의 리드 동작과 라이트 동작에서의 오동작은 효과적으로 방지할 수 있다. 제8도의 (b)에 나타낸 회로 구성 역시 그 동작과 작용은 제3도의 경우와 같으며, 다만 클럭 발생기의 위치를 변경한 것이다.

본 발명은 에스램이 스태틱 모드에 있을때, 외부 어드레스 입력단으로 쇼트펄스 형태의 잡음이 입력되더라도 프리차징 신호 발생기와 활성화신호 발생기가 안정된 동작을 수행할 수 있도록 하여, 잡음에 의한 오동작을 방지할 수 있는 효과를 제공한다.

Claims (6)

1. 외부 어드레스의 레벨 천이를 검출하여 프리차징 신호 및 활성화 신호를 발생시켜서 전체 소자의 동작을 제어하는 비동기 프리차지 및 활성화 에스램에 있어서, 외부 어드레스를 입력받아 시모스 레벨로 변환하여 출력하는 복수개의 입력 버퍼와; 상기 복수개의 입력 버퍼에 입력된 상기 외부 어드레스의 레벨 천이를 검출하여 어드레스 천이 검출신호를 발생시키는 복수개의 어드레스 천이 검출기와; 상기 복수개의 어드레스 천이 검출기의 일부 또는 전체 출력을 묶어서 출력하는 커플링 수단과; 상기 커플링 수단의 출력을 입력받아 일정 크기 이상의 펄스폭을 갖는 클럭신호를 발생시키는 클럭 발생기와; 상기 클럭 발생기의 출력을 받아 프리차징 제어신호를 발생시키는 프리차징 신호 발생기와; 상기 클럭 발생기의 출력을 받아 활성화 신호를 발생시키는 활성화 신호 발생기를 포함하는 비동기 프리차지 및 활성화 에스램.
2. 제1항에 있어서, 상기 프리차징 신호 발생기가 상기 커플링 수단의 출력에 직접 연결되도록 구성된 비동기 프리차지 및 활성화 에스램.
3. 제1항에 있어서, 상기 클럭 발생기는, 소스에 공급전압이 가해지는 피모스 트랜지스터와; 게이트에는 상기 어드레스 천이 검출신호와 상기 커플링 수단의 출력 가운데 하나의 신호가 입력되고, 소스는 접지전압(Vss)에 연결되며, 드레인이 상기 피모스 트랜지스터의 드레인에 연결되어 제 1 노드를 형성하는 엔모스 트랜지스터와; 상기 제 1 노드에 연결된 래치와; 상기 제 1 노드의 전압이 입력되는 제 1 지연회로와; 상기 제 1 지연회로에 연결된 출력단과; 상기 제 1 지연회로에 연결되고, 그 출력이 상기 피모스 트랜지스터의 게이트에 입력되는 제 2 지연회로를 포함하여 이루어지는 비동기 프리차지 및 활성화 에스램.
4. 제3항에 있어서, 상기 제 1 지연회로의 지연시간이 상기 래치의 지연 시간보다 큰 것이 특징인 비동기 프리차지 및 활성화 에스램.
5. 제3항에 있어서, 상기 래치는 두 개의 인버터가 루프를 형성하도록 구성되고, 상기 제 1 지연회로는 홀수개의 인버터로 구성되며, 상기 제 2 지연회로는 홀수개의 인버터로 구성되는 것이 특징인 비동기 프리차지 및 활성화 에스램.
6. 제3항에 있어서, 상기 피모스 트랜지스터의 전류구동능력이 상기 엔모스 트랜지스터의 전류구동능력이 큰 것을 특징으로 하는 비동기 프리차지 및 활성화 에스램.