JPS60169221A - 半導体回路 - Google Patents
半導体回路Info
- Publication number
- JPS60169221A JPS60169221A JP59024572A JP2457284A JPS60169221A JP S60169221 A JPS60169221 A JP S60169221A JP 59024572 A JP59024572 A JP 59024572A JP 2457284 A JP2457284 A JP 2457284A JP S60169221 A JPS60169221 A JP S60169221A
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- JP
- Japan
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- circuit
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- node
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＭＯ８型トランジスタ（絶縁？−）型電界効果
トランジスタともし・う）で構成され集積回路の出力段
バッファとして適する半導体回路に関する。
トランジスタともし・う）で構成され集積回路の出力段
バッファとして適する半導体回路に関する。
計算機のＣＰＵ （中央数理装置）、メモリ、その他の
集積回路（以下ＩＣという）からの出力部は１通常ＴＴ
Ｌ （Ｔｒａｎｓｉｓｔｏｒ Ｔｒａｎｓｉｓｔｏｒ
Ｌｏｇｌｃ ）へ接続できるような駆動能力が必要であ
り、また出力状、ＩＩ １１１ ｍ、′０”の他に高イ
ンピーダンス状態となる機能（３ステ一ト機能）が比要
な場合もあり、一般に出方段バッファはＥ ／ Ｅ（エ
ンハンスメント／エンハンスメント）クツシーゾル（駆
動側素子と負荷側素子のオン、オフ状態が逆関係）構成
となっていることが多い。
集積回路（以下ＩＣという）からの出力部は１通常ＴＴ
Ｌ （Ｔｒａｎｓｉｓｔｏｒ Ｔｒａｎｓｉｓｔｏｒ
Ｌｏｇｌｃ ）へ接続できるような駆動能力が必要であ
り、また出力状、ＩＩ １１１ ｍ、′０”の他に高イ
ンピーダンス状態となる機能（３ステ一ト機能）が比要
な場合もあり、一般に出方段バッファはＥ ／ Ｅ（エ
ンハンスメント／エンハンスメント）クツシーゾル（駆
動側素子と負荷側素子のオン、オフ状態が逆関係）構成
となっていることが多い。
単一供給電源を用いたＩＣＣチラノの出力段バッファの
従来例を第１図に示す。トランジスタＬ、Ｓ、９及び１
１はしきい値が略零がルト（通常は＋０．４ Ｖ 〜−
０，４Ｖ ） テある（１型−という）トランジスタ、
トランジスタ２ｚ６＋１３＋１５はデプレッション型ト
ランジスタ、その他トランジスタ３，４９７，８，１０
，１２．．１４ｊ１６〜１８はエンハンスメント型（Ｅ
型といつ）トランジスタである。トランジスタ１〜３及
びトランジスタ５〜７でそれぞれインバーター１１■２
を形成し、その出力はそれぞれＮ１．Ｎ２である。トラ
ンジスタ９，１０及びトランジスタ１１．１２にてそれ
ぞれバッファ回路Ｂ３．Ｂ４を形成し、その出力Ｎ３１
Ｎ４はそれぞれ出力側をＤｏｕｔとするＭＯ８型駆動回
路の負荷トランジスタ１７及び駆動トランジスター８の
ダートへ入力される。Ｄｏｕｔは半導体チップ外へ出力
される端子である。トランジスター及び５はスイッチン
グトランジスタであり、信号ＯＥがＮ１”のときインバ
ーター１＋Ｉ２を動作状態とし、信号ＯＥと カげ０”のときオフするのＩ同時に信号１丁がＮ１＃と
なり、トランジスタ４ 、８．１４．１６がオンするた
めインバーター！・、工２は非動作状態となり、出力Ｎ
１＋Ｎ２が′０＃となり、バッファ回路Ｂ５１Ｂ４の出
力Ｎ３．Ｎ４もＮ０”となり、外部出力り。ｕｔは高イ
ンピーダンス状態となる。Ｄ。
従来例を第１図に示す。トランジスタＬ、Ｓ、９及び１
１はしきい値が略零がルト（通常は＋０．４ Ｖ 〜−
０，４Ｖ ） テある（１型−という）トランジスタ、
トランジスタ２ｚ６＋１３＋１５はデプレッション型ト
ランジスタ、その他トランジスタ３，４９７，８，１０
，１２．．１４ｊ１６〜１８はエンハンスメント型（Ｅ
型といつ）トランジスタである。トランジスタ１〜３及
びトランジスタ５〜７でそれぞれインバーター１１■２
を形成し、その出力はそれぞれＮ１．Ｎ２である。トラ
ンジスタ９，１０及びトランジスタ１１．１２にてそれ
ぞれバッファ回路Ｂ３．Ｂ４を形成し、その出力Ｎ３１
Ｎ４はそれぞれ出力側をＤｏｕｔとするＭＯ８型駆動回
路の負荷トランジスタ１７及び駆動トランジスター８の
ダートへ入力される。Ｄｏｕｔは半導体チップ外へ出力
される端子である。トランジスター及び５はスイッチン
グトランジスタであり、信号ＯＥがＮ１”のときインバ
ーター１＋Ｉ２を動作状態とし、信号ＯＥと カげ０”のときオフするのＩ同時に信号１丁がＮ１＃と
なり、トランジスタ４ 、８．１４．１６がオンするた
めインバーター！・、工２は非動作状態となり、出力Ｎ
１＋Ｎ２が′０＃となり、バッファ回路Ｂ５１Ｂ４の出
力Ｎ３．Ｎ４もＮ０”となり、外部出力り。ｕｔは高イ
ンピーダンス状態となる。Ｄ。
Ｂは入力信号及びその反転信号であり、信号ＯＥがＮ１
＃のとき人力りのＮ１”、Ｎ０”のレベルに対応して出
力端子り。Ｊ゛、に１″・“０”が出力される。トラン
ジスタ１，５．９．１１１のしきい値が略零ボルトなの
は、動作時には出力″′１＃Ｎ１＃レベル出し、非動作
時にはｙ −ト電圧が零Ｖとなり、消費電流を最小とし
たいためである。またトランジスタ１３及び１５はレベ
ル保持用トランジスタであり、コンダクタンスを非常に
小さく設定してあり、消費電流は非常に小さい。トラン
ジスタ１３１１５は特に設けなくてもよい。
＃のとき人力りのＮ１”、Ｎ０”のレベルに対応して出
力端子り。Ｊ゛、に１″・“０”が出力される。トラン
ジスタ１，５．９．１１１のしきい値が略零ボルトなの
は、動作時には出力″′１＃Ｎ１＃レベル出し、非動作
時にはｙ −ト電圧が零Ｖとなり、消費電流を最小とし
たいためである。またトランジスタ１３及び１５はレベ
ル保持用トランジスタであり、コンダクタンスを非常に
小さく設定してあり、消費電流は非常に小さい。トラン
ジスタ１３１１５は特に設けなくてもよい。
上記のような従来回路では１．トランジスタ１゜５．９
．１１のしきい値の制御が重要となり、ばらつきに対し
てマージンがなくなる。例えば出力レベルを充分に出す
ために、しきい値がデプレッション側に大きく入ってし
まうと、非動作時の消費電流が大きくなってしまい、ま
たしきい値がエンハンスメント側になると出力レベルで
下がってしまう。ここで入力信号り力び工”の時の動作
を第２図に従って考えてみる。トランジスタ１のしきい
値が＋０．２ｖになったとする。電源Ｖが４，５ｖとし
てトランジスタ１がオンし、ノードＮ１に′１＃が出る
と、トランジスタ１のソースにｌ”レベルの電圧が出力
されるため、実質的に基板バイアスが加わり、この状態
でのトランジスターのしきい値電圧ｖＴＨＩＩは、例え
ば基板濃度が７×１０ ｃｌｎ の場合略０．５ｖとな
る。従って７−ドＮ、の電圧はｖｃ−ｖＴＨ□、′・で
あるから、最悪条件でＶＣ＝４゜５ｖの場合４．Ｏｖと
なる。同様にバッファ回路Ｂ３がｌｔ１＃出力時のトラ
ンジスタ９のしきい値ＶＴＨＩ、も略０．５■となるた
め、ノードＮ３の電圧は’Ｖ −Ｖ −Ｖ −３，５Ｖ
となる。同様ＣＴＨＩＩ’ ＴＲＩ？ − にトランジスター７は、通常しきい値は略０．８■に設
定されるが、出力り。ｕｔがＮ１＃レベルとなった時に
は、基板バイアス効果によりこの状態でのトランジスタ
１７のしきい値ｖＴＨＩ１．は略１．５Ｖになる。従っ
て出力り。ｕｔの電圧は（ｖＣ−ｖＴＨＩ、−ｖＴＨＩ
９ ）−ｖＴＨＩ１７ ” ２−Ｏｖ″となってしまう
。一般に出力がＴＴＬへ接続できるようなＩＣの出力″
′１”レベルは２，４ｖと規定されており、上記条件の
もとでは不良となってしまう。このように第１図の如き
従来回路では、１型及びＥ型トランジスタのしきい値ば
らつきに大きく依存し、マージンが狭くなるものである
。
．１１のしきい値の制御が重要となり、ばらつきに対し
てマージンがなくなる。例えば出力レベルを充分に出す
ために、しきい値がデプレッション側に大きく入ってし
まうと、非動作時の消費電流が大きくなってしまい、ま
たしきい値がエンハンスメント側になると出力レベルで
下がってしまう。ここで入力信号り力び工”の時の動作
を第２図に従って考えてみる。トランジスタ１のしきい
値が＋０．２ｖになったとする。電源Ｖが４，５ｖとし
てトランジスタ１がオンし、ノードＮ１に′１＃が出る
と、トランジスタ１のソースにｌ”レベルの電圧が出力
されるため、実質的に基板バイアスが加わり、この状態
でのトランジスターのしきい値電圧ｖＴＨＩＩは、例え
ば基板濃度が７×１０ ｃｌｎ の場合略０．５ｖとな
る。従って７−ドＮ、の電圧はｖｃ−ｖＴＨ□、′・で
あるから、最悪条件でＶＣ＝４゜５ｖの場合４．Ｏｖと
なる。同様にバッファ回路Ｂ３がｌｔ１＃出力時のトラ
ンジスタ９のしきい値ＶＴＨＩ、も略０．５■となるた
め、ノードＮ３の電圧は’Ｖ −Ｖ −Ｖ −３，５Ｖ
となる。同様ＣＴＨＩＩ’ ＴＲＩ？ − にトランジスター７は、通常しきい値は略０．８■に設
定されるが、出力り。ｕｔがＮ１＃レベルとなった時に
は、基板バイアス効果によりこの状態でのトランジスタ
１７のしきい値ｖＴＨＩ１．は略１．５Ｖになる。従っ
て出力り。ｕｔの電圧は（ｖＣ−ｖＴＨＩ、−ｖＴＨＩ
９ ）−ｖＴＨＩ１７ ” ２−Ｏｖ″となってしまう
。一般に出力がＴＴＬへ接続できるようなＩＣの出力″
′１”レベルは２，４ｖと規定されており、上記条件の
もとでは不良となってしまう。このように第１図の如き
従来回路では、１型及びＥ型トランジスタのしきい値ば
らつきに大きく依存し、マージンが狭くなるものである
。
本発明は上記実情に鑑みてなされたもので、製造工程の
番Ｊらつきによらず、安定した動作が行なえる半導体回
路を提供しようとするものである。
番Ｊらつきによらず、安定した動作が行なえる半導体回
路を提供しようとするものである。
本発明は、チップ外へ信号を出力するＭＯ８型駆動回路
のダートへ出力を供給する前段のＭＯ８回路の負荷側Ｍ
Ｏ８素子のダート、ソース間にギヤ／４’シタを設けた
もので、上記負荷素子のしきい値のばらつきによらず、
充分な出力レベルが得られるようにしたものである。
のダートへ出力を供給する前段のＭＯ８回路の負荷側Ｍ
Ｏ８素子のダート、ソース間にギヤ／４’シタを設けた
もので、上記負荷素子のしきい値のばらつきによらず、
充分な出力レベルが得られるようにしたものである。
以下図面を参照して本発明の一実施例を説明する。第３
図は同実施例の回路図であるが、これは第１図のものと
対応させた場合の例であるから、対応個所には同一符号
を付して説明を省略し、特徴とする点の説明を行なう。
図は同実施例の回路図であるが、これは第１図のものと
対応させた場合の例であるから、対応個所には同一符号
を付して説明を省略し、特徴とする点の説明を行なう。
本実施例の特徴は、バッファ回路Ｂ、の負荷側素子９の
ダート、ソース間にキャパシタＣを設けたことである。
ダート、ソース間にキャパシタＣを設けたことである。
第２図の実線波形にて第３図の動作を説明する。従来例
のときと同様、実動作時トランジスタ１，９のしきい値
は０．５Ｖとする。入力データＤが６１＃、その反転デ
ータ１がＮ０”となると、ノードＮｌが１′１＃レベル
となる。すると次段のインバータＩ、の出力Ｎ！はＮ０
”となり、バッファ回路Ｂ３の出力ＮｓはノードＮ１よ
り遅れて°゛１′となる。このときノードＮ五のレベル
は、成る程度のレベル（例えば３Ｖ）まで上昇している
た、二、ノードＮ３が零Ｖより上昇し始めると、ノード
Ｎ１とＮ３はキャ７４シタＣでカップリングされている
ため、ノードＮ１は電源電圧ｖｃ以上の電圧となる。こ
のｖｃより上昇した電圧増加分をΔＶとすると、ΔＶ≧
ｖＴＨＥ？ならばノードＮ３には電圧Ｖ、が出力される
。従って出力り。ｕｔの゛１″レベルは１１ ｙ、ｖ、
。、７＃となり、ＶＣ＝ ４．５ Ｖとすれば出力り。
のときと同様、実動作時トランジスタ１，９のしきい値
は０．５Ｖとする。入力データＤが６１＃、その反転デ
ータ１がＮ０”となると、ノードＮｌが１′１＃レベル
となる。すると次段のインバータＩ、の出力Ｎ！はＮ０
”となり、バッファ回路Ｂ３の出力ＮｓはノードＮ１よ
り遅れて°゛１′となる。このときノードＮ五のレベル
は、成る程度のレベル（例えば３Ｖ）まで上昇している
た、二、ノードＮ３が零Ｖより上昇し始めると、ノード
Ｎ１とＮ３はキャ７４シタＣでカップリングされている
ため、ノードＮ１は電源電圧ｖｃ以上の電圧となる。こ
のｖｃより上昇した電圧増加分をΔＶとすると、ΔＶ≧
ｖＴＨＥ？ならばノードＮ３には電圧Ｖ、が出力される
。従って出力り。ｕｔの゛１″レベルは１１ ｙ、ｖ、
。、７＃となり、ＶＣ＝ ４．５ Ｖとすれば出力り。
ｕｔに略３．Ｏｖが得られ、動作マージンは充分確保で
きるものである。
きるものである。
第４図は本発明の他の実施例で、第３図の実施例と異な
るのは、トランジスタ１ｏの？−）をバッファ回路Ｂ４
の出力Ｎ４に接続したことである。この場合には、ノー
ドＮ１が１′１”となってからノードＮ３が′１”とな
る遅れ時間は、インパータエ２及びバッファ回路Ｂ４の
遅延時間となるため、ノードＮ１の１′１＃レベルが充
分出た後に／−）’Ｎ、カ”１″となり、カップリング
キャノ母、シタＣ！の両端に加わる電圧が大きくとれる
ので、ノードＮ１の″１″レベルはｖｃより充分大きく
でき、よりマージンのある回路が得られる。
るのは、トランジスタ１ｏの？−）をバッファ回路Ｂ４
の出力Ｎ４に接続したことである。この場合には、ノー
ドＮ１が１′１”となってからノードＮ３が′１”とな
る遅れ時間は、インパータエ２及びバッファ回路Ｂ４の
遅延時間となるため、ノードＮ１の１′１＃レベルが充
分出た後に／−）’Ｎ、カ”１″となり、カップリング
キャノ母、シタＣ！の両端に加わる電圧が大きくとれる
ので、ノードＮ１の″１″レベルはｖｃより充分大きく
でき、よりマージンのある回路が得られる。
なお上記説明では、駆動回路の負荷トランジスタ１７の
ｒ−）電圧の＠１＃レベルを出すたメニ、２２７７回路
Ｂ、の負荷トランジスタ９のダート、ソース間にカップ
リングキャパシタを設けたものであるが、これのみでな
く駆動側トランジスタ１８側のバッファ回路Ｂ４の負荷
トランジスタ１１のダート、ソース間にカップリングキ
ャパシタを入れてもよい。この場合にはノードＮ４の″
１＃レベルが充分出るようになり、出力り。ｕｔの７０
＃レベルのマージンが改善される。
ｒ−）電圧の＠１＃レベルを出すたメニ、２２７７回路
Ｂ、の負荷トランジスタ９のダート、ソース間にカップ
リングキャパシタを設けたものであるが、これのみでな
く駆動側トランジスタ１８側のバッファ回路Ｂ４の負荷
トランジスタ１１のダート、ソース間にカップリングキ
ャパシタを入れてもよい。この場合にはノードＮ４の″
１＃レベルが充分出るようになり、出力り。ｕｔの７０
＃レベルのマージンが改善される。
また駆動回路ではトランジスタ１７と１８が有る場合を
述べたが、これらのうちいずれが一方のみの場合にも適
用できる。
述べたが、これらのうちいずれが一方のみの場合にも適
用できる。
以上説明した如く本発明によれば、製造工程のばらつき
によらず充分な論理レベル（１１”レベル、Ｎ０”レベ
ル＞ ｔｅ：ｔｓ力できるマージンの大きな半導体回路
が提供できるものである。
によらず充分な論理レベル（１１”レベル、Ｎ０”レベ
ル＞ ｔｅ：ｔｓ力できるマージンの大きな半導体回路
が提供できるものである。
第１図は従来のバッファ回路図、第２図はパ、ファ回路
の動作特性図、第３図は本発明の一実施例の回路図、第
４図は本発明の他の実施例の回路図である。 ｉｌｅ Ｉｊ 用インバータ、Ｂ３９１３４・・・バッ
ファ回路、９ ｔ ｉ ｚ ・・・負荷９ＭＯ８素子、
１０ ＊ １２−駆動側ＭＯ８素子、１７．１８・・・
ＭＯ８型駆動回路のトランジスタ、Ｃ・・・キャパシタ
。
の動作特性図、第３図は本発明の一実施例の回路図、第
４図は本発明の他の実施例の回路図である。 ｉｌｅ Ｉｊ 用インバータ、Ｂ３９１３４・・・バッ
ファ回路、９ ｔ ｉ ｚ ・・・負荷９ＭＯ８素子、
１０ ＊ １２−駆動側ＭＯ８素子、１７．１８・・・
ＭＯ８型駆動回路のトランジスタ、Ｃ・・・キャパシタ
。
Claims (3)
- （１） 半導体チップ上に形成され該チップ外へ信号を
出力するＭＯ８型駆動回路と、駆動側ＭＯ８素子と負荷
側ＭＯ８素子を有し前記ＭＯ８型駆動回路を構成するＭ
Ｏ８素子のダートに出力を供給するＭＯ８回路と、該Ｍ
Ｏ８回路の負荷側ＭＯ８素子のｙ−ｈとソース間に設け
たキャパシタとを具備したことを特徴とする半導体回路
。 - （２）前記ＭＯ８型駆動回路が駆動側ＭＯ８素子と負荷
側ＭＯ８素子よりなることを特徴とする特許請求の範囲
第１項に記載の半導体回路。 - （３）前記キャパシタを含む前記ＭＯ８回路が、前記Ｍ
Ｏ８型駆動回路の駆動側ＭＯ８素子、負荷側ＭＯ８素子
のうちの一方または双方にそれぞれ設けられることを特
徴とする特許請求の範囲第２項に記載の半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59024572A JPS60169221A (ja) | 1984-02-13 | 1984-02-13 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59024572A JPS60169221A (ja) | 1984-02-13 | 1984-02-13 | 半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60169221A true JPS60169221A (ja) | 1985-09-02 |
Family
ID=12141878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59024572A Pending JPS60169221A (ja) | 1984-02-13 | 1984-02-13 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60169221A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5594374A (en) * | 1994-07-14 | 1997-01-14 | Hyundai Electronics Industries Co. Ltd. | Data output buffer |
-
1984
- 1984-02-13 JP JP59024572A patent/JPS60169221A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5594374A (en) * | 1994-07-14 | 1997-01-14 | Hyundai Electronics Industries Co. Ltd. | Data output buffer |
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