DE19525746C2 - Datenausgabepuffer - Google Patents

Description

Die Erfindung bezieht sich auf einen Datenausgabepuffer gemäß dem Oberbegriff des Patentanspruchs 1.

In Fig. 5 ist ein Beispiel eines herkömmlichen Datenausgabepuffers gezeigt. In dem Fall, in dem die Ausgangsdaten in einer Datenausgabeleitung N3 in einem logisch niedri­ gen Zustand sind, wird die Differenz zwischen der Spannung auf einem Knoten N2 und dem Erdpotential einer Erdpotentialquelle Vss groß, was dazu führt, daß ein Pull-Down-Transistor Q2 angeschaltet wird. Wenn der Pull-Down-Transistor Q2 angeschaltet ist, wird die Spannung auf der Datenausgabeleitung N3 zur Erdpotentialquelle Vss übertragen. Zu diesem Zeitpunkt ändert sich der Betrag des durch den Pull-Down-Transistor Q2 zur Erdpotentialquelle fließen­ den Stroms sofort abrupt, was zur Erzeugung einer sehr hohen Impulsrauschkomponente in den logisch niedrigen Ausgangsdaten auf der Datenausgabeleitung N3 führt.

Wenn jedoch ein Steuerungssignal OE in einem logisch hohen Zustand ist und ein Eingangsdatensignal DOb auf einer Dateneingangsleitung in einem logisch niedrigen Zustand ist, wird ein Pull-Up-Transistor Q1 angeschaltet, wodurch bewirkt wird, daß die Datenausga­ beleitung N3 eine hohe Spannung beibehält, die der Versorgungsspannung entspricht. Wenn das Eingangsdatensignal DOb auf der Dateneingabeleitung vom logisch niedrigen in den lo­ gisch hohen Zustand geht, nimmt der durch den Pull-Down-Transistor Q2 fließende Strom wegen der hohen Spannung auf der Datenausgabeleitung N3 im Betrag abrupt zu. Denn die in den Ausgabedaten auf der Datenausgabeleitung N3 vorhandene Rauschkomponente ändert sich stärker als die Versorgungsspannung zunimmt.

Aus der Patentschrift DE 36 23 516 A1 ist eine Ausgangspufferschaltung für einen Speicher bekannt, die eine Steuerung der Impedanz im Pull-Down-Zweig vorsieht, um auf diese Weise eine Verzerrung der aus dem Speicher ausgelesenen Datensignale, die durch eine in der Zuleitungsinduktivität induzierten Spannung verursacht wird, zu vermeiden. Für die Steuerung der Impedanz werden verschiedene Varianten vorgeschlagen, die sich durch eine Auswertung der logischen Pegel des Dateneingangssignals unterscheiden.

Die Patentschrift US 5 194 764 offenbart einen gattungsgemäßen Datenausgangspuffer, der einen Pullup- und einen Pulldown- Treiber zur Verstärkung der logischen Werte des Eingangsdatensignals umfaßt. In den Pulldown-Zweig ist als variable Impedanz ein Pulldown-Treiberverbindungsschaltkreis geschaltet, der eine Änderung der Impedanz des Pulldown-Zweiges nach Maßgabe eines vorgeschalteten Pulldown- Treibersteuerungsschaltkreises ermöglicht.

Der Erfindung liegt die Aufgabe zugrunde, einen Datenausgabepuffer bereitzustellen, der bei ordnungsgemäßer Spannungsversorgung die Impulsrauschkomponente bei niedrigen Ausgangsdatenpegeln minimiert und bei niedriger Versorgungsspannung ein Absenken der Datenausgabegeschwindigkeit verhindert.

Diese Aufgabe wird durch die im Patentanspruch 1 angegebenen Merkmale gelöst.

Ein Datenausgabepuffer gemäß der vorliegenden Erfindung (vgl. Fig. 4) weist einen Pulldown-Treiberverbindungsschaltkreis (107) auf, der als variable Impedanz zwischen einen Pulldown- Treiber (Q2) und eine zweite Spannungsquelle (Vss) geschaltet ist. Dem Pulldown-Treiberverbindungsschaltkreis (107) ist ein Pulldown-Treibersteuerungsschaltkreis (106) vorgeschaltet, der den Betrag der variablen Impedanz im Pulldown-Zweig in Abhängigkeit des Versorgungsspannungsniveaus (Vcc - Vss), signalisiert durch ein Spannungsdetektionssignal (det), wie folgt steuert: bei ordnungsgemäßer Versorgungsspannung wird die Impedanz in Abhängigkeit des logischen Zustandes des Eingangsdatensignals (DOb) gesteuert, um so die Impulsrauschkomponente bei niedrigen Ausgangsdatenpegeln zu minimieren; bei niedriger Versorgungsspannung wird die Impedanz zeitlich konstant minimiert, um so eine maximale Datenausgabegeschwindigkeit aufrechtzuerhalten.

Es folgt eine detaillierte Beschreibung der Erfindung unter Bezugnahme auf die beigefügten Zeichnungen.

Fig. 1 ist ein Blockdiagramm eines Datenausgabepuffers nach einem Ausführungs­ beispiel der vorliegenden Erfindung.

Fig. 2 ist ein detailliertes Schaltkreisdiagramm des Datenausgabepuffers der Fig. 1.

Fig. 3 ist ein Blockdiagramm eines Datenausgabepuffers nach einem alternativen Ausführungsbeispiel der vorliegenden Erfindung.

Fig. 4 ist ein detailliertes Schaltkreisdiagramm des Datenausgabepuffers der Fig. 3.

Fig. 5 ist ein Schaltkreisdiagramm eines herkömmlichen Datenausgabepuffers.

In Fig. 1 ist ein Blockdiagramm eines Datenausgabepuffers nach der vorliegenden Erfindung gezeigt. Einige Teile in dieser Zeichnung sind die gleichen wie in Fig. 5. Daher be­ zeichnen gleiche Bezugszeichen gleiche Teile. Wie in dieser Zeichnung gezeigt, umfaßt der Datenausgabepuffer zusätzlich zu dem Aufbau des herkömmlichen Datenausgabepuffers der Fig. 5 einen Pull-Down-Treiber-Verbindungsschaltkreis 105 und einen Pull-Down-Treiber- Steuerungsschaltkreis 104. Der Pull-Down-Treiber-Steuerungsschaltkreis 104 ist geeignet, den Pull-Down-Treiber-Verbindungsschaltkreis 105 zu steuern.

Der Pull-Down-Treiber-Verbindungsschaltkreis 105 ist zwischen dem Pull-Down- Transistor Q2 und der Erdpotentialquelle Vss angeschlossen, um die Änderung im Strombe­ trag durch den Pull-Down-Transistor Q2 zu glätten. Der Pull-Down-Treiber-Steuerungs­ schaltkreis 104 ist geeignet, den Pull-Down-Treiber-Verbindungsschaltkreis 105 in Abhängig­ keit von den logischen Zuständen des Steuerungssignals OE und des Eingangsdatensignals DOb zu steuern.

Fig. 2 ist ein detailliertes Schaltkreisdiagramm des Datenausgabepuffers der Fig. 1. Die Arbeitsweise des Datenausgabepuffers mit dem oben erwähnten Aufbau entsprechend dem Ausführungsbeispiel nach der vorliegenden Erfindung wird hiernach im Detail unter Bezug­ nahme auf die Fig. 1 und 2 beschrieben.

Wenn das Steuerungssignal OE in einem logisch hohen Zustand ist und das Ein­ gangsdatensignal DOb von einer Speicherzelle (nicht gezeigt) in einem logisch niedrigen Zu­ stand ist, erzeugt ein Pull-Up-Signal-Übertragungsschaltkreis 101 in einem Knoten N1 ein lo­ gisch niedriges Signal. Dazu umfaßt der Pull-Up-Signal-Übertragungsschaltkreis 101 einen In­ verter G1, um das Steuerungssignal OE zu invertieren, ein NOR-Gatter G2 für eine NOR- Verknüpfung des Ausgangssignals des Inverters G1 und des Eingangsdatensignals DOb, und einen Inverter G3 zum Invertieren des Ausgangssignals des NOR-Gatters G2. Der Pull-Up- Transistor Q1 wird in Abhängigkeit von dem logisch niedrigen Signal in dem Knoten N1 ange­ schaltet, um logisch hohe Ausgangsdaten Dout auf der Datenausgabeleitung N3 zu erzeugen.

Ein Pull-Down-Signal-Übertragungsschaltkreis 102 umfaßt einen Inverter G4 zum Invertieren des Eingabedatensignal DOb und ein NOR-Gatter G5 für eine NOR-Verknüpfung des Ausgangssignals von dem Inverter G4 und des Ausgangssignals von dem Inverter G1 in dem Pull-Up-Signal-Übertragungsschaltkreis 101. Wenn das Steuerungssignal OE in einem lo­ gisch hohen Zustand ist und das Eingangsdatensignal DOb in einem logisch hohen Zustand ist, erzeugt der Pull-Down-Signal-Übertragungsschaltkreis 102 ein logisch hohes Signal auf dem Knoten N2. Der Pull-Down-Transistor Q2 wird in Abhängigkeit von dem logisch hohen Signal auf dem Knoten N2 angeschaltet, um logisch niedrige Ausgabedaten Dout auf der Datenaus­ gabeleitung N3 zu erzeugen.

Der Pull-Down-Treiber-Steuerungsschaltkreis 104 umfaßt ein NOR-Gatter G6 für ein NOR-Verknüpfung der logischen Signale auf den Knoten N1 und N2, und einen Inverter­ reihenschaltkreis zum Verzögern des Ausgangssignals des NOR-Gatters G6 um eine vorgege­ bene Zeitperiode und zum Anlegen des verzögerten Signals über einen Knoten N4 an den Pull- Down-Treiber-Verbindungsschaltkreis 105. Der Inverterreihenschaltkreis ist mit zwei Inver­ tern G7 und G8 ausgestattet. Unter der Bedingung, daß das Steuerungssignal OE im logisch hohen Zustand verbleibt, erzeugt der Pull-Down-Treiber-Steuerungsschaltkreis 104 ein logi­ sches Signal auf dem Knoten N4, indem das Eingangsdatensignal DOb um die Ausbreitungs­ verzögerungszeiten des NOR-Gatters G6 und der beiden Inverter G7 und G8 verzögert wird und das verzögerte Signal logisch invertiert wird.

Der Pull-Down-Treiber-Verbindungsschaltkreis 105 umfaßt einen NMOS-Transi­ stor Q4 und einen PMOS-Transistor Q5, die komplementär zueinander in Abhängigkeit von dem logischen Signal auf dem Knoten N4 betrieben werden. In einem Bereitschaftsmodus, in dem das Steuerungssignal OE logisch niedrig ist, wird das logische Signal auf dem Knoten N4 niedrig, da die logischen Signale auf den Knoten N1 und N2 unterschiedliche logische Zustän­ de haben. In diesem Fall wird der PMOS-Transistor Q5 in Abhängigkeit dem logisch niedrigen Signal auf dem Knoten N4 angeschaltet, um die Versorgungsspannung von einer Versor­ gungsspannungsquelle Vcc zum Gate eines NMOS-Transistors Q3, der zwischen dem Pull- Down-Transistor Q2 und der Erdpotentialquelle Vss angeschlossen ist, zu übertragen. Als Er­ gebnis wird der NMOS-Transistor Q3 in Abhängigkeit von der Versorgungsspannung von der Versorgungsspannungsquelle Vcc angetrieben, um den Durchgang eines hohen Strombetrags durch den Pull-Down-Transistor Q2 und einen Knoten N5 zur Erdpotentialquelle zu ermögli­ chen.

Auf der anderen Seite besitzt in einem aktiven Modus, in dem sich das Steuerungs­ signal OE im logisch hohen Zustand befindet, das logische Signal auf dem Knoten N4 den zu dem Eingangsdatensignal DOb umgekehrten logischen Zustand und eine Wellenform, die um eine vorgegebene Zeitperiode bezüglich des Dateneingangssingals DOb verzögert ist. Wenn nämlich das Dateneingangssignal DOb sich vom logisch hohen in den logisch niedrigen Zu­ stand ändert, ändert sich das logische Signal auf dem Knoten N4 nach dem Verstreichen der vorgegebenen Zeitperiode von einer fallenden Flanke des Eingangsdatensignals DOb an aus vom logisch niedrigen in den logisch hohen Zustand. Im Gegensatz dazu ändert sind, wenn das Eingangsdatensignal DOb sich vom logisch niedrigen Zustand in den logisch hohen Zustand ändert, das logische Signal auf dem Knoten N4 nach dem Verstreichen der vorgegebenen Zeit­ periode von einer steigenden Flanke des Eingangsdatensignals DOb an aus vom logisch hohen in den logisch niedrigen Zustand.

Wie oben erwähnt, umfaßt der Pull-Down-Treiber-Verbindungsschaltkreis 105 die NMOS-Transistoren Q3 und Q4 und den PMOS-Transistor Q5. Der NMOS-Transistor Q3 ist zwischen dem Knoten N5 und der Erdpotentialquelle Vss angeschlossen. Der NMOS-Transi­ stor Q4 ist zwischen dem Knoten N5 und einem Knoten N6, der mit dem Gate des NMOS- Transistors Q3 verbunden ist, angeschlossen. Der PMOS-Transistor Q5 ist zwischen der Ver­ sorgungsspannungsquelle Vcc und dem Gate des NMOS-Transistors Q3 angeschlossen. Wenn das logische Signal auf dem Knoten N4 logisch hoch ist, wird der NMOS-Transistor Q4 ange­ schaltet, um eine sich ändernde Spannung Vss + Vtn von dem Knoten N5 an den Knoten N6 anzulegen. Bemerkenswerterweise wird der NMOS-Transistor Q4 nach dem Verstreichen ei­ nes vorgegebenen Zeitintervalls von dem Anschalten des Pull-Down-Transistors Q2 an ausge­ schaltet. Zu diesem Zeitpunkt hat die sich ändernde Spannung Vss + Vtn auf dem Knoten N5 eine lineare Charakteristik, indem sie von dem Erdpotential Vss auf eine vorgegebene Span­ nung (zum Beispiel die Versorgungsspannung Vcc/2) erhöht und dann auf das Erdpotential Vss reduziert wird.

Im Gegensatz dazu wird in dem Fall, in dem das logische Signal auf dem Knoten N4 logisch niedrig ist, der PMOS-Transistor Q5 angeschaltet, um die Versorgungsspannung von der Versorgungsspannungsquelle Vcc zum Knoten N6 zu überragen. Bemerkenswerter­ weise wird der PMOS-Transistor Q5 nach dem Verstreichen der vorgegebenen Zeitperiode von dem Anschalten des Pull-Down-Transistors Q2 an ausgeschaltet.

Zum Beispiel verbleibt in dem Fall, in dem die Ausgangsdaten auf der Datenausga­ beleitung N3 im logisch niedrigen Zustand sind, das logische Signal in Abhängigkeit von dem vorhergehenden Eingangsdatensignal DOb auf dem Knoten N4 in seinem logisch hohen Zu­ stand. Auch der NMOS-Transistor Q4 verbleibt in seinem AN-Zustand, während der PMOS- Transistor Q5 in seinem AUS-Zustand verbleibt. Der Pull-Down-Transistor Q2 wird in Ab­ hängigkeit von dem hohen Zustand des logischen Signals auf dem Knoten N2 angeschaltet, wodurch ein abrupter Stromfluß von der Datenausgabeleitung N3 zum Knoten N5 bewirkt wird. Zu diesem Zeitpunkt beginnt die sich ändernde Spannung Vss + Vtn auf dem Knoten N5 von dem Erdpotential Vss aus zuzunehmen. Es sollte festgestellt werden, daß das logisch hohe Signal auf dem Knoten N2 von dem gegenwärtigen Eingangssignal DOb resultiert. Die sich ändernde Spannung Vss + Vtn auf dem Knoten N5 wird über den NMOS-Transistor Q4 und den Knoten N6 auf das Gate des NMOS-Transistors Q3 übertragen. In Abhängigkeit von der sich ändernden Spannung Vss + Vtn auf dem Knoten N5 ermöglicht der NMOS-Transistor Q3 eine langsame Zunahme des von dem Knoten N5 zur Erdpotentialquelle Vss fließenden Strom­ betrags. Als Ergebnis nimmt der Betrag des von der Datenausgabeleitung N3 zur Erdpoten­ tialquelle Vss fließenden Stroms und die sich ändernde Spannung Vss + Vtn auf dem Knoten N5 langsam zu und nimmt dann langsam ab. Als Ergebnis wird die Spannung auf der Daten­ ausgabeleitung N3 mit einer schrittweise zunehmenden und dann wieder schrittweise abneh­ menden Geschwindigkeit entladen.

Wenn sich das logische Signal auf dem Knoten N4 in Abhängigkeit von dem vor­ liegenden Dateneingangssignal DOb vom logisch hohen zum logisch niedrigen Zustand ändert, wird der NMOS-Transistor Q4 ausgeschaltet, während der PMOS-Transistor Q5 angeschaltet wird. Nachdem er angeschaltet ist, überträgt der PMOS-Transistor Q5 die Versorgungsspan­ nung von der Versorgungsspannungsquelle Vcc über den Knoten N6 zum Gate des NMOS- Transistors Q3. Zu diesem Zeitpunkt wird der NMOS-Transistor Q3 in Abhängigkeit von der Versorgungsspannung von der Versorgungsspannungsquelle Vcc angetrieben, um den Strompfad vom Knoten N5 zur Erdpotentialquelle Vss groß zu machen, so daß die verbleiben­ de Spannung auf der Datenausgabeleitung N3 völlig entladen werden kann. Auf diese Weise ist es möglich, daß nur eine minimale Impulsrauschkomponente in den logisch niedrigen Aus­ gangsdaten der Ausgangsdatenleitung N3 vorhanden ist.

In Fig. 3 ist ein Blockdiagramm eines Datenausgabepuffers nach einem alternati­ ven Ausführungsbeispiel der vorliegenden Erfindung gezeigt. Der Aufbau des zweiten Ausfüh­ rungsbeispiels in Fig. 3 ist im wesentlichen gleich dem des ersten Ausführungsbeispiels in Fig. 1 mit der Ausnahme, daß ein Spannungsdetektionssignal det von einem Spannungsdetektor (nicht gezeigt) zusätzlich an einen Pull-Down-Treiber-Steuerungsschaltkreis 106 angelegt wird.

In dem Fall, in dem die Versorgungsspannung niedrig ist, wird die Spannung auf der Datenausgabeleitung N3 langsam stufenweise auf dieselbe Weise wie in Fig. 2 entladen, was zu einer Verringerung der Datenausgabegeschwindigkeit führt. Um eine derartige Verrin­ gerung der Datenausgabegeschwindigkeit zu verhindern, verbleibt das Spannungsdetektions­ signal det des Spannungsdetektors in seinem logisch niedrigen Zustand.

In diesem Fall erzeugt der Pull-Down-Treibersteuerungsschaltkreis 106 ein logisch niedriges Signal und legt das erzeugte, logisch niedrige Signal über einen Knoten N7 an einen Pull-Down-Treiber-Verbindungsschaltkreis 107 an. Zu diesem Zweck umfaßt der Pull-Down- Treiber-Steuerungsschaltkreis 106 einen Inverter G9 zum Invertieren des Spannungsdetekti­ onssignals det des Spannungsdetektors, ein NOR Gatter G10 für ein NOR-Verknüpfung des logischen Signals auf dem Knoten N1, das das Ausgangssignal des Pull-Up-Signal-Übertra­ gungsschaltkreises 101 ist, des logischen Signals auf dem Knoten N2, das das Ausgangssignal des Pull-Down-Signal-Übertragungsschaltkreises 102 ist, und des Ausgangssignals des Inver­ ters 69, und einen Inverterreihenschaltkreis zum Verzögern des Ausgangssignals des NOR- Gatters G10 um eine vorgegebene Zeitperiode und zum Anlegen des verzögerten Signal über den Knoten N7 an den Pull-Down-Treiber-Verbindungsschaltkreis 107. Der Inverterreihen­ schaltkreis ist mit zwei Invertern G11 und G12 ausgestattet.

Wenn das logische Signal auf dem Knoten N7 im logisch niedrigen Zustand ist, maximiert der Pull-Down-Treiber-Verbindungsschaltkreis 107 den Strompfad zwischen der Datenausgabeleitung N3 und der Erdpotentialquelle Vss. Es wird also die Impedanz zwischen der Datenausgabeleitung N3 und der Erdpotentialquelle Vss minimiert. Aus diesem Grund wird die Spannung auf der Datenausgabeleitung N3 schnell zur Erdpotentialquelle Vss entla­ den. Dazu umfaßt der Pull-Down-Treiber-Verbindungsschaltkreis 107 einen NMOS-Transi­ stor Q6, der zwischen einem Knoten N8, der mit dem Pull-Down-Transistor Q2 verbunden ist, und der Erdpotentialquelle Vss angeordnet ist, einen NMOS-Transistor Q7, der zwischen dem Knoten N8 und einem Knoten N9, der mit dem Gate des NMOS-Transistors Q6 verbunden ist angeordnet ist, und einen PMOS-Transistor Q8, der zwischen der Versorgungsspannungs­ quelle Vcc und dem Gate des NMOS-Transistors Q6 angeschlossen ist.

In dem Fall, in dem das logische Signal auf dem Knoten N7 logisch niedrig ist, wird der NMOS-Transistor Q7 ausgeschaltet, während der PMOS-Transistor Q8 angeschaltet wird. Wenn er angeschaltet ist, überträgt der PMOS-Transistor Q8 die Versorgungsspannung von der Versorgungsspannungsquelle Vcc über den Knoten N9 zum Gate des NMOS-Transi­ stors Q6. Zu diesem Zeitpunkt wird der NMOS-Transistor Q6 in Abhängigkeit von der Ver­ sorgungsspannung von der Versorgungsspannungsquelle Vcc auf solche Weise betrieben, daß die Spannung auf der Datenausgabeleitung N3 schnell durch den Pull-Down-Transistor Q2 und den Knoten N8 zur Erdpotentialquelle Vss entladen werden kann.

Wie aus der obigen Beschreibung ersichtlich, kann entsprechend der vorliegenden Erfindung der Datenausgabepuffer den Betrag des durch den Pull-Down-Transistor zur Erd­ potentialquelle fließenden Stroms in einem Mehrschrittverfahren steuern, um die Impuls­ rauschkomponente in den logisch niedrigen Ausgabedaten zu minimieren. Auch kann der Da­ tenausgabepuffer nach der vorliegenden Erfindung den Betrag des durch den Pull-Down-Tran­ sistor zur Erdpotentialquelle fließenden Stroms in Abhängigkeit von der Versorgungsspan­ nung steuern. Daher hat der Datenausgabepuffer nach der vorliegenden Erfindung die Wir­ kung, sehr schnell zu arbeiten, auch wenn die Versorgungsspannung niedrig ist.

Auch wenn die bevorzugten Ausführungsbeispiele der vorliegenden Erfindung für illustrative Zwecke gezeigt wurden, ist für den Fachmann klar, daß verschiedene Modifikatio­ nen, Hinzufügungen und Ersetzungen möglich sind, ohne vom Umfang und Wesen der Erfin­ dung, wie sie in den beigefügten Patentansprüchen definiert ist, abzuweichen.

Claims (8)

1. Datenausgabepuffer, umfassend:
einen Pullup-Treiber (Q1), der zwischen einer ersten Spannungsquelle (Vcc) und einer Datenausgabeleitung (Dout) angeschlossen ist, um einen ersten logischen Wert eines Eingangsdatensignals (DOb) zu verstärken;
einen Pulldown-Treiber (Q2), der zwischen einer zweiten Spannungsquelle (Vss) und der Datenausgabeleitung (Dout) angeschlossen ist, um einen zweiten logischen Wert des Eingangsdatensignals (DOb) zu verstärken;
einen Pulldown-Treiberverbindungsschaltkreis (105, 107), der als variable Impedanz mit dem Pulldown-Treiber (Q2) in Reihe zwischen die Datenausgabeleitung (Dout) und die zweite Spannungsquelle (Vss) geschaltet ist;
einen Pulldown-Treibersteuerungsschaltkreis (104, 106), dessen Ausgangssignal die variable Impedanz des nachgeschalteten Pulldown-Treiberverbindungsschaltkreises (105, 107) steuert;
dadurch gekennzeichnet, daß
in den Pulldown-Treibersteuerungsschaltkreis (106) ein Spannungdetektionssignal (det) eingegeben wird, das einen logischen Wert besitzt, der von der Spannungsdifferenz (Vcc - Vss) zwischen der ersten und zweiten Versorgungsspannungsquelle abhängt und auf diese Weise eine ordnungsgemäße oder niedrige Versorgungsspannung anzeigt;
bei ordnungsgemäßer Versorgungsspannung (Vcc - Vss) der Pulldown- Treibersteuerungsschaltkreis (106) die variable Impedanz des nachgeschalteten Pulldown-Treiberverbindungsschaltkreises (107) in Abhängigkeit des logischen Zustandes des Eingangsdatensignals (DOb) steuert; und
bei niedriger Versorgungsspannung (Vcc - Vss) der Pulldown- Treibersteuerungsschaltkreis (106) die variable Impedanz des Pulldown-Treiberverbindungsschaltkreises (107) unabhängig vom Pegel des Eingangsdatensignals konstant auf einem minimalen Wert hält.

2. Datenausgabepuffer nach Anspruch 1, dadurch gekennzeichnet, daß der erste logische Wert des Dateneingangssignal niedrig ist und daß der zweite logische Wert des Ein­ gangsdatensignals hoch ist.

3. Datenausgabepuffer nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß die erste Spannungsquelle (Vcc) eine hohe Spannung erzeugt und daß die zweite Spannungsquelle (Vss) eine niedrige Spannung erzeugt.

4. Datenausgabepuffer nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Pull- Down-Treiber-Verbindungsschaltkreis (105, 107) umfaßt;
einen ersten NMOS-Transistor (Q3, Q6), der zwischen einem ersten Knoten (N5, N8) und der zweiten Spannungsquelle (Vss) angeschlossen ist, wobei der erste Knoten mit dem Pull-Down-Treiber (Q2) verbunden ist;
einen zweiten NMOS-Transistor (Q4, Q7), der zwischen dem ersten Knoten (N5, N8) und einem zweiten Knoten (N6, N9) angeschlossen ist, wobei der zweite Knoten mit dem Gate des ersten NMOS-Transistors (Q3, Q6) verbunden ist; und
einen PMOS-Transistor (Q5, Q8), der zwischen der ersten Spannungsquelle (Vcc) und dem zweiten Knoten (N6, N9) angeschlossen ist, wobei der PMOS-Transistor komple­ mentär zu dem zweiten NMOS-Transistor in Abhängigkeit von einem Ausgangssignal des Pull-Down-Treiber-Steuerungsschaltkreises (104, 106) betrieben wird.

5. Datenausgabepuffer nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Pull- Down-Treiber-Steuerungsschaltkreis (104, 106) eine Inverterkette (G7, G8, G11, G12) zum Invertieren des ersten oder zweiten logischen Werts des Eingangsdatensignals, zum Verzö­ gern des resultierenden Signals um eine vorgegebene Zeitperiode und zum Über­ tragen des verzögerten Signals an den Pull-Down-Treiber-Verbindungsschaltkreis (107) umfaßt.

6. Datenausgabepuffer nach Anspruch 5, dadurch gekennzeichnet, daß der Pull- Down-Treiber-Steuerungsschaltkreis (104, 106) außerdem einen Schalter (G6, G10) zum Schalten des Eingangsdatensignals auf die Inverterkette (G7, G8, G11, G12) in Abhängigkeit von einem Ausgabefreigabesignal umfaßt.

7. Datenausgabepuffer nach Anspruch 6, dadurch gekennzeichnet, daß die Inverterkette (G7, G8, G12, G12) eine gerade Anzahl von Invertern umfaßt und daß der Schalter (G6, G10) ein NOR-Gatter ist.

8. Datenausgabepuffer nach Anspruch 7, dadurch gekennzeichnet, daß das NOR-Gatter eine NOR-Verknüpfung des Eingangsdatensignals und des Spannungsdetektionssignals (det) durchführt.