JPH07114432A - プリチャージ装置 - Google Patents
プリチャージ装置Info
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- JPH07114432A JPH07114432A JP5260761A JP26076193A JPH07114432A JP H07114432 A JPH07114432 A JP H07114432A JP 5260761 A JP5260761 A JP 5260761A JP 26076193 A JP26076193 A JP 26076193A JP H07114432 A JPH07114432 A JP H07114432A
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Abstract
(57)【要約】
【目的】 トランジスタのしきい値電位を検出してプリ
チャージを終了することにより、信号線のプリチャージ
電位を低くして、プリチャージに要する時間および信号
線への信号の出力時間を短くし、消費電力を少なくす
る。 【構成】 直列に接続されたＰチャンネルＭＯＳトラン
ジスタ７とＮチャンネルＭＯＳトランジスタ４、５から
構成される検出回路２と、ＰチャンネルＭＯＳトランジ
スタ１０とＮＡＮＤ回路８と遅延回路１１から構成され
るプリチャージ制御回路３を備え、制御信号をトランジ
スタ７と４のゲートと遅延回路１１に与え、信号線１９
にゲートを接続したトランジスタ５によってしきい値電
位ＶＴを検出した信号線６と遅延回路１１の出力をＮＡ
ＮＤ回路８に入力し、その出力をトランジスタ１０のゲ
ートに与え、信号線１９のプリチャージの制御を行な
う。
チャージを終了することにより、信号線のプリチャージ
電位を低くして、プリチャージに要する時間および信号
線への信号の出力時間を短くし、消費電力を少なくす
る。 【構成】 直列に接続されたＰチャンネルＭＯＳトラン
ジスタ７とＮチャンネルＭＯＳトランジスタ４、５から
構成される検出回路２と、ＰチャンネルＭＯＳトランジ
スタ１０とＮＡＮＤ回路８と遅延回路１１から構成され
るプリチャージ制御回路３を備え、制御信号をトランジ
スタ７と４のゲートと遅延回路１１に与え、信号線１９
にゲートを接続したトランジスタ５によってしきい値電
位ＶＴを検出した信号線６と遅延回路１１の出力をＮＡ
ＮＤ回路８に入力し、その出力をトランジスタ１０のゲ
ートに与え、信号線１９のプリチャージの制御を行な
う。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に用いられ、
信号線に信号を出力する前に特定の電位に設定するプリ
チャージ装置に関する。
信号線に信号を出力する前に特定の電位に設定するプリ
チャージ装置に関する。
【０００２】
【従来の技術】近年、高集積化と高速化が進む半導体集
積回路において、長い信号線を駆動するのに要する時間
が、高速化の大きな妨げとなっている。従来、長い信号
線に複数の出力回路が接続されている場合、プリチャー
ジ装置がよく用いられている。
積回路において、長い信号線を駆動するのに要する時間
が、高速化の大きな妨げとなっている。従来、長い信号
線に複数の出力回路が接続されている場合、プリチャー
ジ装置がよく用いられている。
【０００３】以下図面を参照しながら、上記した従来の
プリチャージ装置の一例について説明する。
プリチャージ装置の一例について説明する。
【０００４】図６は従来のプリチャージ装置を用いた半
導体装置のブロック図を示すものである。図６におい
て、１００はプリチャージ装置であり、ＰチャンネルＭ
ＯＳトランジスタ１０１を備える。１０３はプリチャー
ジ装置１００によってプリチャージされる信号線であ
る。トランジスタ１０１のソースには電源電位ＶＤＤ
が、ドレインには信号線１０３が、ゲートには制御信号
１０２が接続されている。１０４および１０５は信号線
１０３に信号を出力する出力装置である。１０６は信号
線１０３に出力された信号を入力して適当な処理を行な
う入力装置である。
導体装置のブロック図を示すものである。図６におい
て、１００はプリチャージ装置であり、ＰチャンネルＭ
ＯＳトランジスタ１０１を備える。１０３はプリチャー
ジ装置１００によってプリチャージされる信号線であ
る。トランジスタ１０１のソースには電源電位ＶＤＤ
が、ドレインには信号線１０３が、ゲートには制御信号
１０２が接続されている。１０４および１０５は信号線
１０３に信号を出力する出力装置である。１０６は信号
線１０３に出力された信号を入力して適当な処理を行な
う入力装置である。
【０００５】図６を用いて動作を説明する。制御信号１
０２が低電位の時、トランジスタ１０１が導通状態にな
り、信号線１０３は電源電位ＶＤＤにプリチャージされ
る。制御信号１０２が高電位になるとトランジスタ１０
１は遮断状態となる。この時、出力装置１０４、１０５
のいづれかが信号を出力する。出力装置１０４あるいは
１０５は信号線１０３を駆動してグランド電位ＧＮＤに
引き落とすか、あるいは駆動せずプリチャージされた電
位を保持することによって、信号を入力装置１０６に伝
える。
０２が低電位の時、トランジスタ１０１が導通状態にな
り、信号線１０３は電源電位ＶＤＤにプリチャージされ
る。制御信号１０２が高電位になるとトランジスタ１０
１は遮断状態となる。この時、出力装置１０４、１０５
のいづれかが信号を出力する。出力装置１０４あるいは
１０５は信号線１０３を駆動してグランド電位ＧＮＤに
引き落とすか、あるいは駆動せずプリチャージされた電
位を保持することによって、信号を入力装置１０６に伝
える。
【０００６】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、プリチャージされる信号線は電源電位Ｖ
ＤＤまでプリチャージされるため、プリチャージに要す
る時間が長く、また、グランド電位ＧＮＤに駆動するの
に要する時間も長いという問題点を有していた。
うな構成では、プリチャージされる信号線は電源電位Ｖ
ＤＤまでプリチャージされるため、プリチャージに要す
る時間が長く、また、グランド電位ＧＮＤに駆動するの
に要する時間も長いという問題点を有していた。
【０００７】さらに、プリチャージした時の電位と出力
装置が駆動したときの電位との差、つまり、電位振幅が
大きいので、消費電力が大きいという問題点を有してい
た。
装置が駆動したときの電位との差、つまり、電位振幅が
大きいので、消費電力が大きいという問題点を有してい
た。
【０００８】従って本発明は上記問題点に鑑み、信号線
の電位振幅を小さくして、高速動作と低消費電力化を実
現するプリチャージ装置を提供するものである。
の電位振幅を小さくして、高速動作と低消費電力化を実
現するプリチャージ装置を提供するものである。
【０００９】
【課題を解決するための手段】上記問題点を解決するた
めに本発明のプリチャージ装置は、信号線の電位が所定
電位を越えたことを検出して検出信号を出力する検出手
段と、前記検出信号により前記信号線の電位が所定電位
を越えたことが示されると、前記信号線のプリチャージ
を終了するプリチャージ制御手段とを備えたものであ
る。
めに本発明のプリチャージ装置は、信号線の電位が所定
電位を越えたことを検出して検出信号を出力する検出手
段と、前記検出信号により前記信号線の電位が所定電位
を越えたことが示されると、前記信号線のプリチャージ
を終了するプリチャージ制御手段とを備えたものであ
る。
【００１０】また前記所定電位は、しきい値電位ＶＴで
あることが望ましい。
あることが望ましい。
【００１１】
【作用】本発明は上記した構成によって、信号線が電源
電位より低い所定電位に一定値を加えた電位にプリチャ
ージされることとなる。
電位より低い所定電位に一定値を加えた電位にプリチャ
ージされることとなる。
【００１２】
【実施例】以下本発明の一実施例のプリチャージ装置に
ついて、図面を参照しながら説明する。
ついて、図面を参照しながら説明する。
【００１３】（実施例１）図１は本発明の第１の実施例
におけるプリチャージ装置を用いた半導体装置のブロッ
ク図である。図１において、１は信号線１９を充電する
プリチャージ装置であり、２０および２１は信号線１９
に信号を出力する出力装置であり、３０は信号線１９に
出力された信号を取り込んで処理を行なう入力装置であ
る。
におけるプリチャージ装置を用いた半導体装置のブロッ
ク図である。図１において、１は信号線１９を充電する
プリチャージ装置であり、２０および２１は信号線１９
に信号を出力する出力装置であり、３０は信号線１９に
出力された信号を取り込んで処理を行なう入力装置であ
る。
【００１４】以上のように構成された半導体装置につい
て、以下図１を用いてその動作を説明する。
て、以下図１を用いてその動作を説明する。
【００１５】プリチャージ装置１は検出回路２とプリチ
ャージ制御回路３から構成される。検出回路２はＮチャ
ンネルＭＯＳトランジスタ４および５と、Ｐチャンネル
ＭＯＳトランジスタ７で構成される。トランジスタ４、
５、および７は直列に接続され、一方の端となるトラン
ジスタ７のソースには電源電位ＶＤＤが、他方の端とな
るトランジスタ４のソースにはグランド電位ＧＮＤが与
えられる。トランジスタ４のゲートとトランジスタ７の
ゲートには制御信号１２が与えられる。トランジスタ５
のゲートには信号線１９が接続される。制御信号１２が
低電位の時に信号線６が高電位になり、制御信号１２が
高電位になって、信号線１９の電位が低電位からトラン
ジスタ５のしきい値電位ＶＴを越えた時にトランジスタ
５が導通状態になり、信号線６が低電位に変化して、信
号線１９がしきい値電位ＶＴを越えたことが検出され
る。
ャージ制御回路３から構成される。検出回路２はＮチャ
ンネルＭＯＳトランジスタ４および５と、Ｐチャンネル
ＭＯＳトランジスタ７で構成される。トランジスタ４、
５、および７は直列に接続され、一方の端となるトラン
ジスタ７のソースには電源電位ＶＤＤが、他方の端とな
るトランジスタ４のソースにはグランド電位ＧＮＤが与
えられる。トランジスタ４のゲートとトランジスタ７の
ゲートには制御信号１２が与えられる。トランジスタ５
のゲートには信号線１９が接続される。制御信号１２が
低電位の時に信号線６が高電位になり、制御信号１２が
高電位になって、信号線１９の電位が低電位からトラン
ジスタ５のしきい値電位ＶＴを越えた時にトランジスタ
５が導通状態になり、信号線６が低電位に変化して、信
号線１９がしきい値電位ＶＴを越えたことが検出され
る。
【００１６】プリチャージ制御回路３は遅延回路１１と
ＮＡＮＤ回路８とＰチャンネルＭＯＳトランジスタ１０
から構成される。制御信号１２を遅延回路１１によって
一定の時間、遅延させた信号と、検出回路２が出力する
信号線６がＮＡＮＤ回路８に与えられ、ＮＡＮＤ回路８
の出力９はトランジスタ１０のゲートに接続される。ト
ランジスタ１０のソースは電源電位ＶＤＤに、ドレイン
は信号線１９に接続される。制御信号１２が高電位にな
り、遅延回路１１の出力が高電位になって、検出回路２
の出力信号線６が高電位の間、ＮＡＮＤ回路９の出力９
は低電位になり、トランジスタ１０が導通状態となり、
信号線１９の電位を上昇させる。信号線１９がしきい値
電位ＶＴを越えると、信号線６が低電位になり、ＮＡＮ
Ｄ回路８の出力９は高電位になって、トランジスタ１０
は遮断状態となり、信号線１９の電位の上昇は止まり、
プリチャージを終了する。この時、信号線１９の電位
は、信号線１９がしきい値電位ＶＴを越えたことを検出
回路２が検出してからトランジスタ１０が遮断状態にな
るまでの遅延時間の間に上昇した電位の分だけ、しきい
値電位ＶＴより高い電位になっている。
ＮＡＮＤ回路８とＰチャンネルＭＯＳトランジスタ１０
から構成される。制御信号１２を遅延回路１１によって
一定の時間、遅延させた信号と、検出回路２が出力する
信号線６がＮＡＮＤ回路８に与えられ、ＮＡＮＤ回路８
の出力９はトランジスタ１０のゲートに接続される。ト
ランジスタ１０のソースは電源電位ＶＤＤに、ドレイン
は信号線１９に接続される。制御信号１２が高電位にな
り、遅延回路１１の出力が高電位になって、検出回路２
の出力信号線６が高電位の間、ＮＡＮＤ回路９の出力９
は低電位になり、トランジスタ１０が導通状態となり、
信号線１９の電位を上昇させる。信号線１９がしきい値
電位ＶＴを越えると、信号線６が低電位になり、ＮＡＮ
Ｄ回路８の出力９は高電位になって、トランジスタ１０
は遮断状態となり、信号線１９の電位の上昇は止まり、
プリチャージを終了する。この時、信号線１９の電位
は、信号線１９がしきい値電位ＶＴを越えたことを検出
回路２が検出してからトランジスタ１０が遮断状態にな
るまでの遅延時間の間に上昇した電位の分だけ、しきい
値電位ＶＴより高い電位になっている。
【００１７】出力装置２０は、信号の処理を行なう論理
回路２２と出力部２６からなる。出力部２６は、Ｎチャ
ンネルＭＯＳトランジスタ２３、２４からなる。プリチ
ャージ制御回路３により信号線１９のプリチャージが終
了した後、制御信号２５が高電位になり、この時、論理
回路２２の出力が高電位であれば、信号線１９の電位を
低電位に引き下げ、論理回路２２の出力が低電位であれ
ば、信号線１９の電位はそのまま保たれる。出力装置２
１も同様であるが、出力装置２０と２１は同時には信号
線１９へ出力を行なわない。
回路２２と出力部２６からなる。出力部２６は、Ｎチャ
ンネルＭＯＳトランジスタ２３、２４からなる。プリチ
ャージ制御回路３により信号線１９のプリチャージが終
了した後、制御信号２５が高電位になり、この時、論理
回路２２の出力が高電位であれば、信号線１９の電位を
低電位に引き下げ、論理回路２２の出力が低電位であれ
ば、信号線１９の電位はそのまま保たれる。出力装置２
１も同様であるが、出力装置２０と２１は同時には信号
線１９へ出力を行なわない。
【００１８】入力装置３０は、入力部３７と、入力した
信号の処理を行なう論理回路３２からなる。入力部３７
は、ＮチャンネルＭＯＳトランジスタ３３、３４とＰチ
ャンネルＭＯＳトランジスタ３５からなる。制御信号３
６が低電位の時、トランジスタ３５によって、信号線３
８は高電位にされる。制御信号３６が高電位になると、
トランジスタ３５は遮断状態に、トランジスタ３３は導
通状態になり、信号線１９がしきい値電位ＶＴより高け
れば、トランジスタ３４も導通状態となり、信号線３８
は低電位に引き落とされ、信号線１９がしきい値電位Ｖ
Ｔより低ければ、トランジスタ３４は遮断状態で信号線
３８は高電位を保つ。このようにして信号線３８に出力
されている信号を取り込み、論理回路３２で処理が行な
われる。
信号の処理を行なう論理回路３２からなる。入力部３７
は、ＮチャンネルＭＯＳトランジスタ３３、３４とＰチ
ャンネルＭＯＳトランジスタ３５からなる。制御信号３
６が低電位の時、トランジスタ３５によって、信号線３
８は高電位にされる。制御信号３６が高電位になると、
トランジスタ３５は遮断状態に、トランジスタ３３は導
通状態になり、信号線１９がしきい値電位ＶＴより高け
れば、トランジスタ３４も導通状態となり、信号線３８
は低電位に引き落とされ、信号線１９がしきい値電位Ｖ
Ｔより低ければ、トランジスタ３４は遮断状態で信号線
３８は高電位を保つ。このようにして信号線３８に出力
されている信号を取り込み、論理回路３２で処理が行な
われる。
【００１９】図２に、図１に示す実施例の半導体装置の
主な信号線の電位の変化を示す。図２の信号線１９の波
形で、実線のものは、図１に示す実施例の信号線１９の
波形であり、破線のものは、図５に示す従来例の信号線
１９の波形である。時刻ｔ１で制御信号１２が高電位に
なり、遅延回路１１で遅延された後、時刻ｔ２から信号
線１９のプリチャージが開始される。信号線６は制御信
号１２が低電位の間に充電されていて、高電位になって
いる。信号線１９が時刻ｔ３でしきい値電位ＶＴに達す
るとトランジスタ５が導通状態になり、信号線６の電位
を下げる。信号線６が低電位になると、ＮＡＮＤ回路８
の出力９が高電位になり、時刻ｔ４で信号線１９のプリ
チャージが終了する。
主な信号線の電位の変化を示す。図２の信号線１９の波
形で、実線のものは、図１に示す実施例の信号線１９の
波形であり、破線のものは、図５に示す従来例の信号線
１９の波形である。時刻ｔ１で制御信号１２が高電位に
なり、遅延回路１１で遅延された後、時刻ｔ２から信号
線１９のプリチャージが開始される。信号線６は制御信
号１２が低電位の間に充電されていて、高電位になって
いる。信号線１９が時刻ｔ３でしきい値電位ＶＴに達す
るとトランジスタ５が導通状態になり、信号線６の電位
を下げる。信号線６が低電位になると、ＮＡＮＤ回路８
の出力９が高電位になり、時刻ｔ４で信号線１９のプリ
チャージが終了する。
【００２０】次に、出力装置２０が信号線１９を低電位
に駆動する場合を説明する。出力装置２０の論理回路２
２の出力は高電位である。制御信号２５を、制御信号１
２を反転した信号とする。時刻ｔ５で制御信号１２が低
電位、つまり制御信号２５が高電位になると、出力装置
２０のトランジスタ２３、２４が導通状態になり、信号
線１９の電位を下げ始める。入力装置３０の信号線３８
は、制御信号３６を低電位にすることによって、予め高
電位になっている。時刻ｔ６で、信号線１９の電位がし
きい値電位ＶＴより低くなった後、トランジスタ３４は
遮断状態となり、制御信号３６の電位を高電位にして
も、信号線３８は高電位を保つ。これで、論理回路３２
は出力装置２０の出力を、信号線３８の電位として受け
取る。図２の信号線１９の破線の波形で示すように、従
来例では遅延回路１１がないので信号線１９のプリチャ
ージの開始は早いが、電源電位ＶＤＤまで充電するため
長い時間を要する。信号線１９を低電位に駆動する場合
は、電源電位ＶＤＤとしきい値電位ＶＴの電位差が大き
いため、信号線１９の電位がＶＴに達するまでの時間が
長くなる。このように、本発明の実施例の方がプリチャ
ージに要する時間と、信号線１９がしきい値電位ＶＴよ
り低くなるまでの時間は共に短く、制御信号１２の周期
を短くでき、高速な処理が可能となる。
に駆動する場合を説明する。出力装置２０の論理回路２
２の出力は高電位である。制御信号２５を、制御信号１
２を反転した信号とする。時刻ｔ５で制御信号１２が低
電位、つまり制御信号２５が高電位になると、出力装置
２０のトランジスタ２３、２４が導通状態になり、信号
線１９の電位を下げ始める。入力装置３０の信号線３８
は、制御信号３６を低電位にすることによって、予め高
電位になっている。時刻ｔ６で、信号線１９の電位がし
きい値電位ＶＴより低くなった後、トランジスタ３４は
遮断状態となり、制御信号３６の電位を高電位にして
も、信号線３８は高電位を保つ。これで、論理回路３２
は出力装置２０の出力を、信号線３８の電位として受け
取る。図２の信号線１９の破線の波形で示すように、従
来例では遅延回路１１がないので信号線１９のプリチャ
ージの開始は早いが、電源電位ＶＤＤまで充電するため
長い時間を要する。信号線１９を低電位に駆動する場合
は、電源電位ＶＤＤとしきい値電位ＶＴの電位差が大き
いため、信号線１９の電位がＶＴに達するまでの時間が
長くなる。このように、本発明の実施例の方がプリチャ
ージに要する時間と、信号線１９がしきい値電位ＶＴよ
り低くなるまでの時間は共に短く、制御信号１２の周期
を短くでき、高速な処理が可能となる。
【００２１】次に、出力装置２０の論理回路２２の出力
が低電位の場合、時刻ｔ７で、制御信号１２が低電位に
変化し、制御信号２５が高電位になった時、トランジス
タ２３は遮断状態なので、信号線１９は電位を保持す
る。したがって、トランジスタ３４は導通状態となり、
制御信号３６が時刻ｔ８で高電位になると信号線３８が
低電位になり、論理回路３２がこれを受け取って、処理
を行なう。次に、制御信号１２が高電位になった時、信
号線１９はしきい値ＶＴより高い電位を保持しているの
で、すぐに、信号線６は低電位になり、遅延回路１１の
出力が時刻ｔ９で高電位になっても、ＮＡＮＤ回路９の
出力９は高電位のままで、トランジスタ１０は遮断状態
で、信号線１９の電位は変わらない。
が低電位の場合、時刻ｔ７で、制御信号１２が低電位に
変化し、制御信号２５が高電位になった時、トランジス
タ２３は遮断状態なので、信号線１９は電位を保持す
る。したがって、トランジスタ３４は導通状態となり、
制御信号３６が時刻ｔ８で高電位になると信号線３８が
低電位になり、論理回路３２がこれを受け取って、処理
を行なう。次に、制御信号１２が高電位になった時、信
号線１９はしきい値ＶＴより高い電位を保持しているの
で、すぐに、信号線６は低電位になり、遅延回路１１の
出力が時刻ｔ９で高電位になっても、ＮＡＮＤ回路９の
出力９は高電位のままで、トランジスタ１０は遮断状態
で、信号線１９の電位は変わらない。
【００２２】このように、検出回路によって、信号線が
しきい値電位ＶＴを越えたことを検出して、プリチャー
ジを終了することによって、信号線の電位はＶＴに一定
値を加えた値になり、従来、電源電位ＶＤＤまでプリチ
ャージしていた場合と比べ、消費電力は小さくなり、プ
リチャージに要する時間および、出力回路がプリチャー
ジされた電位からＶＴより低い電位へ引き下げるのに要
する時間も極めて短くなる。また、プリチャージの電位
はＶＴに一定値を加えた値であるので、ノイズにも強
い。この一定値はＮＡＮＤ回路８の遅延を変えることに
よって調整することができる。また、検出回路が検出す
る電位を変えることによって、ノイズに対する許容範囲
を変えることができる。図３に検出する電位を変えた検
出回路の一例の回路図を示す。図３において、５０は検
出回路であり、図１の検出回路２との違いは、トランジ
スタ４とトランジスタ５の間にＮチャンネルＭＯＳトラ
ンジスタ５１を挿入した点である。トランジスタ５１の
ゲートはトランジスタ５１のドレインに接続されてい
る。これにより、トランジスタ５１のドレイン、つま
り、信号線５２の電位は、電源電位ＧＮＤよりしきい値
電位ＶＴだけ高い電位に保たれる。したがって、トラン
ジスタ５が導通状態になるのは、信号線１９がしきい値
電位ＶＴの２倍になったときである。
しきい値電位ＶＴを越えたことを検出して、プリチャー
ジを終了することによって、信号線の電位はＶＴに一定
値を加えた値になり、従来、電源電位ＶＤＤまでプリチ
ャージしていた場合と比べ、消費電力は小さくなり、プ
リチャージに要する時間および、出力回路がプリチャー
ジされた電位からＶＴより低い電位へ引き下げるのに要
する時間も極めて短くなる。また、プリチャージの電位
はＶＴに一定値を加えた値であるので、ノイズにも強
い。この一定値はＮＡＮＤ回路８の遅延を変えることに
よって調整することができる。また、検出回路が検出す
る電位を変えることによって、ノイズに対する許容範囲
を変えることができる。図３に検出する電位を変えた検
出回路の一例の回路図を示す。図３において、５０は検
出回路であり、図１の検出回路２との違いは、トランジ
スタ４とトランジスタ５の間にＮチャンネルＭＯＳトラ
ンジスタ５１を挿入した点である。トランジスタ５１の
ゲートはトランジスタ５１のドレインに接続されてい
る。これにより、トランジスタ５１のドレイン、つま
り、信号線５２の電位は、電源電位ＧＮＤよりしきい値
電位ＶＴだけ高い電位に保たれる。したがって、トラン
ジスタ５が導通状態になるのは、信号線１９がしきい値
電位ＶＴの２倍になったときである。
【００２３】また、半導体装置の製造時に、図１におけ
る検出回路のトランジスタ５のしきい値電位と入力装置
３０のトランジスタ３４のしきい値電位を変えることに
よっても、ノイズに対する許容範囲を変えることができ
る。
る検出回路のトランジスタ５のしきい値電位と入力装置
３０のトランジスタ３４のしきい値電位を変えることに
よっても、ノイズに対する許容範囲を変えることができ
る。
【００２４】（実施例２）以下本発明の第２の実施例に
ついて図面を参照しながら説明する。
ついて図面を参照しながら説明する。
【００２５】図４は本発明のプリチャージ装置を用いた
半導体装置の第２の実施例のブロック図である。
半導体装置の第２の実施例のブロック図である。
【００２６】図１に示す半導体装置との違いは、プリチ
ャージ装置６０のプリチャージ制御回路６１の構成が、
図１のプリチャージ制御回路３と異なる点である。
ャージ装置６０のプリチャージ制御回路６１の構成が、
図１のプリチャージ制御回路３と異なる点である。
【００２７】同図において、プリチャージ制御回路６１
はＮチャンネルＭＯＳトランジスタ６２、６３から構成
されている。直列に接続されたトランジスタ６２と６３
の一方の端は電源電位ＶＤＤに、他方の端は信号線１９
に接続されている。トランジスタ６２のゲートには制御
信号６４が接続され、トランジスタ６３のゲートには検
出回路２の信号線６が接続されている。図１の実施例で
は、制御信号１２を遅延させた信号をプリチャージの制
御に用いたが、図４では独立した制御信号６４を用い
て、柔軟な制御を可能としている。なお、図１に示す方
法と同様に、制御信号６４は制御信号１２を遅延させて
生成しても良い。
はＮチャンネルＭＯＳトランジスタ６２、６３から構成
されている。直列に接続されたトランジスタ６２と６３
の一方の端は電源電位ＶＤＤに、他方の端は信号線１９
に接続されている。トランジスタ６２のゲートには制御
信号６４が接続され、トランジスタ６３のゲートには検
出回路２の信号線６が接続されている。図１の実施例で
は、制御信号１２を遅延させた信号をプリチャージの制
御に用いたが、図４では独立した制御信号６４を用い
て、柔軟な制御を可能としている。なお、図１に示す方
法と同様に、制御信号６４は制御信号１２を遅延させて
生成しても良い。
【００２８】制御信号１２が低電位から高電位となり、
制御信号６４が高電位になると、信号線６は高電位を保
っているので、トランジスタ６２および６３は導通状態
となり、信号線１９のプリチャージが開始される。信号
線１９の電位が上昇し、トランジスタ５のしきい値電位
ＶＴに達すると、トランジスタ５が導通状態となり、信
号線６が低電位になって、トランジスタ６３が遮断状態
となり、プリチャージが終了し、第１の実施例と同様に
信号線１９のプリチャージの電位をしきい値電位ＶＴに
一定値を加えた電位にし、プリチャージに要する時間お
よび信号の出力に要する時間を短くし、消費電力を少な
くすることができる。また、信号線６とトランジスタ６
３の間に遅延回路を挿入することによって、プリチャー
ジを終了させるタイミングを送らせて、プリチャージの
電位を大きくして、ノイズに対する許容範囲を大きくす
ることもできる。
制御信号６４が高電位になると、信号線６は高電位を保
っているので、トランジスタ６２および６３は導通状態
となり、信号線１９のプリチャージが開始される。信号
線１９の電位が上昇し、トランジスタ５のしきい値電位
ＶＴに達すると、トランジスタ５が導通状態となり、信
号線６が低電位になって、トランジスタ６３が遮断状態
となり、プリチャージが終了し、第１の実施例と同様に
信号線１９のプリチャージの電位をしきい値電位ＶＴに
一定値を加えた電位にし、プリチャージに要する時間お
よび信号の出力に要する時間を短くし、消費電力を少な
くすることができる。また、信号線６とトランジスタ６
３の間に遅延回路を挿入することによって、プリチャー
ジを終了させるタイミングを送らせて、プリチャージの
電位を大きくして、ノイズに対する許容範囲を大きくす
ることもできる。
【００２９】なお、第１の実施例において、図１の入力
装置３０を図３に示す構成に変更しても良かったよう
に、第２の実施例においても、図４の入力装置３０を図
３に示す構成に変更しても良いことは言うまでもない。
装置３０を図３に示す構成に変更しても良かったよう
に、第２の実施例においても、図４の入力装置３０を図
３に示す構成に変更しても良いことは言うまでもない。
【００３０】なお、第１および第２の実施例では、信号
線１９に信号を出力する前に高電位にすることをプリチ
ャージとしたが、逆に低電位にすることをプリチャージ
としてもよい。これは、図１あるいは図４の半導体装置
において、ＰチャンネルＭＯＳトランジスタをＮチャン
ネルＭＯＳトランジスタとし、ＮチャンネルＭＯＳトラ
ンジスタをＰチャンネルＭＯＳトランジスタとして、電
源電位ＶＤＤをグランド電位ＧＮＤとし、グランド電位
ＧＮＤを電源電位ＶＤＤとし、ＮＡＮＤ回をＮＯＲ回路
とすることによって、実現することができる。例えば、
第１の実施例の場合の半導体装置の構成を図５に示す。
線１９に信号を出力する前に高電位にすることをプリチ
ャージとしたが、逆に低電位にすることをプリチャージ
としてもよい。これは、図１あるいは図４の半導体装置
において、ＰチャンネルＭＯＳトランジスタをＮチャン
ネルＭＯＳトランジスタとし、ＮチャンネルＭＯＳトラ
ンジスタをＰチャンネルＭＯＳトランジスタとして、電
源電位ＶＤＤをグランド電位ＧＮＤとし、グランド電位
ＧＮＤを電源電位ＶＤＤとし、ＮＡＮＤ回をＮＯＲ回路
とすることによって、実現することができる。例えば、
第１の実施例の場合の半導体装置の構成を図５に示す。
【００３１】
【発明の効果】以上のように本発明は、所定電位を検出
する検出手段と、検出されるとプリチャージを終了する
プリチャージ制御手段を設けることにより、信号線のプ
リチャージ電位を低くして、プリチャージに要する時間
および信号線への信号の出力時間を短くし、消費電力を
少なくすることができる。
する検出手段と、検出されるとプリチャージを終了する
プリチャージ制御手段を設けることにより、信号線のプ
リチャージ電位を低くして、プリチャージに要する時間
および信号線への信号の出力時間を短くし、消費電力を
少なくすることができる。
【図１】本発明の第１の実施例におけるプリチャージ装
置を用いた半導体装置の構成図
置を用いた半導体装置の構成図
【図２】同実施例における動作説明のための電位波形の
タイミング図
タイミング図
【図３】同実施例における他の検出回路の構成図
【図４】本発明の第２の実施例におけるプリチャージ装
置を用いた半導体装置の構成図
置を用いた半導体装置の構成図
【図５】図１の半導体装置のトランジスタの種類と電位
の極性を変えた場合の構成図
の極性を変えた場合の構成図
【図６】従来のプリチャージ装置を用いた半導体装置の
構成図
構成図
１、６０、１００ プリチャージ装置 １９、１０３、６、３８、５２ 信号線 ２０、２１、１０４、１０５ 出力装置 ３０、１０６ 入力装置 ２、５０ 検出回路 ３、６１ プリチャージ制御回路 ４、５、２３、２４、３３、３４、５１、６２、６３
ＮチャンネルＭＯＳトランジスタ ７、１０、３５、１０１ ＰチャンネルＭＯＳトランジ
スタ １２、２５、３６、６４、１０２ 制御信号 １１ 遅延回路 ８ ＮＡＮＤ回路 ８ａ ＮＯＲ回路 ２２、３２ 論理回路 ２６ 出力部 ３７ 入力部
ＮチャンネルＭＯＳトランジスタ ７、１０、３５、１０１ ＰチャンネルＭＯＳトランジ
スタ １２、２５、３６、６４、１０２ 制御信号 １１ 遅延回路 ８ ＮＡＮＤ回路 ８ａ ＮＯＲ回路 ２２、３２ 論理回路 ２６ 出力部 ３７ 入力部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 内海 則夫 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 ▲ぎ▼園 雅弘 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (10)
- 【請求項１】ソースを第１の電源電位に接続され、ゲー
トを第１の制御信号に接続された第１の導電型の第１の
トランジスタと、 ソースを前記第１のトランジスタのドレインに接続さ
れ、ゲートを信号線に接続された第１の導電型の第２の
トランジスタと、 ソースを第２の電源電位に接続され、ドレインを前記第
２のトランジスタのドレインに接続され、ゲートを前記
第１の制御信号に接続された第２の導電型の第３のトラ
ンジスタと、 第１の入力を第２の制御信号に接続され、第２の入力を
前記第２のトランジスタのドレインに接続された論理手
段と、 ソースを第２の電源電位に接続され、ゲートを前記論理
手段の出力に接続され、ドレインを前記信号線に接続さ
れた第２の導電型の第４のトランジスタとを備えたこと
を特徴とするプリチャージ装置。 - 【請求項２】前記第１の導電型のトランジスタはＮチャ
ンネルＭＯＳトランジスタであり、前記第２の導電型の
トランジスタはＰチャンネルＭＯＳトランジスタであ
り、前記論理手段はＮＡＮＤ回路であることを特徴とす
る請求項１記載のプリチャージ装置。 - 【請求項３】前記第１の導電型のトランジスタはＰチャ
ンネルＭＯＳトランジスタであり、前記第２の導電型の
トランジスタはＮチャンネルＭＯＳトランジスタであ
り、前記論理手段はＮＯＲ回路であることを特徴とする
請求項１記載のプリチャージ装置。 - 【請求項４】ソースを第１の電源電位に接続され、ゲー
トを第１の制御信号に接続された第１の導電型の第１の
トランジスタと、 ソースを前記第１のトランジスタのドレインに接続さ
れ、ゲートを信号線に接続された第１の導電型の第２の
トランジスタと、 ソースを第２の電源電位に接続され、ドレインを前記第
２のトランジスタのドレインに接続され、ゲートを前記
第１の制御信号に接続された第２の導電型の第３のトラ
ンジスタと、 ソースを第２の電源電位に接続され、ゲートを第２の制
御信号に接続された第１の導電型の第４のトランジスタ
と、 ソースを前記第４のトランジスタのドレインに接続さ
れ、ゲートを前記第２のトランジスタのドレインに接続
され、ドレインを前記信号線に接続された第１の導電型
の第５のトランジスタとを備えたことを特徴とするプリ
チャージ装置。 - 【請求項５】前記第１の導電型のトランジスタはＮチャ
ンネルＭＯＳトランジスタであり、前記第２の導電型の
トランジスタはＰチャンネルＭＯＳトランジスタである
ことを特徴とする請求項４記載のプリチャージ装置。 - 【請求項６】前記第１の導電型のトランジスタはＰチャ
ンネルＭＯＳトランジスタであり、前記第２の導電型の
トランジスタはＮチャンネルＭＯＳトランジスタである
ことを特徴とする請求項４記載のプリチャージ装置。 - 【請求項７】さらに、 前記第１の制御信号を遅延させて、出力を前記第２の制
御信号とする遅延手段を備えたことを特徴とする請求項
１あるいは請求項４記載のプリチャージ装置。 - 【請求項８】前記第１のトランジスタのドレインと前記
第２のトランジスタのソースの間に第１の導電型のトラ
ンジスタを挿入し、 前記挿入されたトランジスタのソースを前記第１のトラ
ンジスタのドレインと接続し、前記挿入されたトランジ
スタのドレインとゲートを前記第２のトランジスタのソ
ースと接続することを特徴とする請求項１あるいは請求
項４記載のプリチャージ装置。 - 【請求項９】信号線の電位が所定電位を越えたことを検
出して検出信号を出力する検出手段と、 前記検出信号により前記信号線の電位が所定電位を越え
たことが示されると、前記信号線のプリチャージを終了
するプリチャージ制御手段とを備えたことを特徴とする
プリチャージ装置。 - 【請求項１０】前記所定電位がしきい値電位ＶＴである
ことを特徴とするプリチャージ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5260761A JPH07114432A (ja) | 1993-10-19 | 1993-10-19 | プリチャージ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5260761A JPH07114432A (ja) | 1993-10-19 | 1993-10-19 | プリチャージ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07114432A true JPH07114432A (ja) | 1995-05-02 |
Family
ID=17352368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5260761A Pending JPH07114432A (ja) | 1993-10-19 | 1993-10-19 | プリチャージ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07114432A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100422593B1 (ko) * | 2001-05-03 | 2004-03-12 | 주식회사 하이닉스반도체 | 디코딩 장치 및 방법과 이를 사용한 저항열디지털/아날로그 컨버팅 장치 및 방법 |
| KR100423024B1 (ko) * | 2000-02-28 | 2004-03-18 | 샤프 가부시키가이샤 | 프리챠지회로와 이를 이용한 화상표시장치 |
| CN113328613A (zh) * | 2021-05-31 | 2021-08-31 | 深圳能芯半导体有限公司 | 一种高侧nmos功率管预充电电路 |
-
1993
- 1993-10-19 JP JP5260761A patent/JPH07114432A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100423024B1 (ko) * | 2000-02-28 | 2004-03-18 | 샤프 가부시키가이샤 | 프리챠지회로와 이를 이용한 화상표시장치 |
| US6836269B2 (en) | 2000-02-28 | 2004-12-28 | Sharp Kabushiki Kaisha | Precharge circuit and image display device using the same |
| KR100422593B1 (ko) * | 2001-05-03 | 2004-03-12 | 주식회사 하이닉스반도체 | 디코딩 장치 및 방법과 이를 사용한 저항열디지털/아날로그 컨버팅 장치 및 방법 |
| US6781535B2 (en) | 2001-05-03 | 2004-08-24 | Hynix Semiconductor Inc. | Decoder capable of being employed in a resistance-array converting apparatus |
| CN113328613A (zh) * | 2021-05-31 | 2021-08-31 | 深圳能芯半导体有限公司 | 一种高侧nmos功率管预充电电路 |
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