JP2776818B2 - 出力回路 - Google Patents
出力回路Info
- Publication number
- JP2776818B2 JP2776818B2 JP62311516A JP31151687A JP2776818B2 JP 2776818 B2 JP2776818 B2 JP 2776818B2 JP 62311516 A JP62311516 A JP 62311516A JP 31151687 A JP31151687 A JP 31151687A JP 2776818 B2 JP2776818 B2 JP 2776818B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- mos transistor
- circuit
- gate
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【発明の詳細な説明】
以下の順序に従って本発明を説明する。
A.産業上の利用分野
B.発明の概要
C.従来技術［第４図、第５図］
D.発明が解決しようとする問題点
E.問題点を解決するための手段
F.作用
G.実施例［第１図乃至第３図］
H.発明の効果
（A.産業上の利用分野）
本発明は出力回路、特に直列に接続され相補的に動作
する２つのMOSトランジスタの接続点を出力点とし、各M
OSトランジスタに対応してゲートを制御する制御回路を
設けた出力回路に関する。 （B.発明の概要） 本発明は、出力回路において、 耐ノイズ化特性を劣化させることなく高速性を高める
ため、 絶縁ゲート電界効果トランジスタがオンになるべきと
きそれをオンにするゲート電圧を初期の期間高速に変化
させる制御回路を設け、その後、ゲート電圧の変化速度
を低下するようにしてなるものである。 （C.従来技術）［第４図、第５図］ 第４図はCMOSメモリ等のMOSICの出力回路を示すもの
である INV1、INV2はインバータ回路、Q1はＰチャンネルMOS
トランジスタ、Q2はＮチャンネルMOSトランジスタで、
互いに、直列に接続されており、その接続点が出力点Ou
tとされている。同図においてノードN1はMOSトランジス
タQ1のゲート、N2はMOSトランジスタQ2のゲートであ
る。 ところで、このような出力回路、特にTTL回路に接続
されて使用される出力回路においてはノイズを極力小さ
くすることが必要とされる。といのは、ICの電源ライ
ン、アースラインにはインダンクタンスが寄生するの
で、MOSトランジスタQ1をオンにして負荷容量Cl（100pF
位ある）を充電し出力を「ハイ」にする場合、あるいは
MOSトランジスタQ2をオンにして負荷容量Clを放電し出
力を「ロウ」にする場合に、上記寄生インダクタンスが
発生する逆起電力によって電源ラインの電位が所定の電
位（例えば＋5V）から過渡的に低下したり、あるいはア
ースラインの電位がOVから過渡的に高くなったりし、ノ
イズが生じてしまうことになる。そこで、従来において
は、MOSトランジスタQ1、Q2のサイズを余り大きくしな
いようにすることによって負荷容量Clの充放電が緩慢に
行われるようにすること、あるいは第５図に示すように
MOSトランジスタに伝達されるところの破線で示す信号
をその変化が緩慢になるように実線で示すような波形に
したうえでMOSトランジスタのゲートに印加することと
し、それによって出力電圧の変化が激しくなり過ぎない
ようにすることが試みられた。尚、同図においてVn1は
ゲート電圧、Voは出力電圧である。 また、特開昭62−145914号公報にはＮチャンネルMOS
トランジスタのゲート電位が３段階で変化するようにす
ることによってノイズを小さくすることが紹介されてい
る。 （D.発明が解決しようとする問題点） ところで、MOSトランジスタQ1、Q2のサイズを小さめ
に形成することによってノイズを小さくすることは、高
速性の低下に直結するので好ましい対策とはいえない。
というのは、サイズを余り小さくするとDC的な駆動能力
が必要量得られなくなる虞れがあり、好ましくない。 また、第５図に示したようにMOSトランジスタに加え
る信号をその電圧変化が緩慢になるようにするというノ
イズ対策は、MOSトランジスタのチップサイズを小さめ
にするという対策に比較するとMOSトランジスタの駆動
能力を小さくしなくて済むので好ましいといえるが、し
かし、その場合、MOSトランジスタに加わる電圧がMOSト
ランジスタのしきい値電圧に達するまでの時間τは出力
が全く変化しない。即ち、この時間τが遅延時間とな
る。そこで、その遅延時間τを短かくすることが高速化
のため好ましいといえる。 尚、特開昭62−145914号公報により紹介された対策、
即ち、ＮチャンネルMOSトランジスタのゲート電位を多
段階に変化するようにするというノイズ対策は、「ハ
イ」から「ロウ」あるいは「ロウ」から「ハイ」に変化
する信号をそのままゲートに印加する場合に比較してノ
イズを小さくすることができるけれども、ゲート電位が
段階状に変化するときにノイズが発生することは避け得
ず、完全なノイズ対策とはいえない。 本発明は上記遅延時間τを短くすることによりノイズ
を生じることなく高速性を高めることを目的とするもの
である。 （E.問題点を解決するための手段） 本発明出力回路は上記問題点を解決するため、出力用
の絶縁ゲート電界効果トランジスタがオンになるべきと
きそれをオンにするゲート電圧を初期の期間制御回路に
よって高速に変化させ、その後、制御回路の動作を停止
させてゲート電圧の変化速度が低下するようにしたもの
である。 （F.作用） 本発明出力回路によれば、絶縁ゲート電界効果トラン
ジスタがオンして出力が変化しようとするとき絶縁ゲー
ト電界効果トランジスタに加えるそれをターンオンさせ
るゲート電圧を制御回路により初期の期間速く変化させ
るので、ターンオンするまでに要する時間を短くするこ
とができ、高速性を高めることができる。そして、その
初期の期間経過後は制御回路が動作を停止するので、ゲ
ート電圧の変化速度が低下し、ノイズの発生する虞れを
なくすことができる。 従って、ノイズを発生させることなく高速性を高める
ことができる。 （G.実施例）［第１図乃至第３図］ 以下、本発明出力回路を図示実施例に従って詳細に説
明する。 第１図乃至第３図は本発明出力回路の一つの実施例を
説明するためのものもので、第１図は回路図、第２図及
び第３図は波形図である。 NOR1はノア回路で、一方の入力端子にデータ信号▲
▼を受け、他方の入力端子にアウトプットイネー
ブル信号OEをインバータINV3によって反転した信号を受
ける。そして、該ノア回路NOR1の出力信号がインバータ
INV1により反転されてＰチャンネルの出力用MOSトラン
ジスタQ1に印加されるようになっている。また、ノイズ
が発生しないようにインバータINV1はNMOSの駆動能力が
PMOSのそれに比較して弱くされている。 NAND1はナンド回路で、一方の入力端子にデータ信号
▲▼を受け、他方の入力端子にアウトプットイ
ネーブル信号OEを受ける。そして該ナンド回路NAND1の
出力信号がインバータINV2により反転されてＮチャンネ
ルの出力用MOSトランジスタQ2に印加されるようになっ
ている。インバータINV2はノイズを小さくするためにPM
OSの駆動能力がNMOSにそれに比較して駆動能力が弱くさ
れているが、これの原理は後で自ずと明らかになる。 出力MOSトランジスタQ1とQ2は互いに直列に接続さ
れ、この直列回路が電源電圧5Vを受け、MOSトランジス
タQ1とQ2の接続点が出力点Outとされている。以上が本
出力回路の普通の出力回路と共通する部分であるが、本
出力回路はその外に２つの制御回路１、２を有してお
り、次にこの制御回路１、２について説明する。 制御回路は、ナンド回路NAND2と、これによって駆動
されるプルダウン用ＰチャンネルMOSトランジスタQ3か
らなる。ナンド回路NAD2は一方の入力端子のしきい値電
圧Vthが約2.5Vとされ、この入力端子にノア回路NOR1の
出力点N5の電圧Vn5を受ける。そして、他方の入力端子
のしきい値電圧VthがMOSトランジスタQ1と略等しい4Vと
され、この入力端子にインバータINV1の出力信号Vn1を
受ける。このナンド回路NAND2の出力信号Vn3が上記のプ
ルダウン用ＰチャンネルMOSトランジスタQ3のゲートに
印加される。該プルダウン用MOSトランジスタQ3は出力
用ＰチャンネルMOSトランジスタQ1とゲートと接地との
間に接続されてそのゲートの電位Vn1をプルダウンする
役割を担う。 制御回路２はノア回路NOR2と、これによって、駆動さ
れるプルアップ用ＮチャンネルMOSトランジスタQ4から
なる。ノア回路NOR2は一方の入力端子のしきい値電圧Vt
hが約2.5Vとされ、この入力端子にナンド回路NAND1の出
力点N6の電圧Vn6を受ける。そして、他方の入力端子の
しきい値電圧VthがMOSトランジスタQ2と略等しい1Vとさ
れ、この入力端子にインバータ1NV2の出力信号Vn2を受
ける。このノア回路NOR2の出力信号Vn4が上記プルアッ
プ用ＮチャンネルMOSトランジスタQ4のゲートに印加さ
れる。該プルアップ用MOSトランジスタQ4は電源端子＋5
Vと出力用MOSトランジスタQ2のゲートとの間に接続され
てそのゲートの電位Vn2をプルアップする役割を担う。 尚、同図において、N1はMOSトランジスタQ1のゲー
ト、N2はMOSトランジスタQ2のゲート、N3はMOSトランジ
スタQ3のゲート、N4はMOSトランジスタQ4のゲート、N5
はノア回路NOR1の出力点、N6はナンド回路NAND1の出力
点を示し、上記各ノードの電圧をVn1、Vn2、Vn3、Vn4、
Vn6と表わす。 次に、制御回路の動作を制御回路２を例に採って第２
図に従って説明する。 現在アウトプットイネーブル信号OEが「ハイ」であ
り、そして、データ信号▲▼が「ロウ」てある
とする。この状態では、ナンド回路NAND1の出力Vn6が
「ハイ」であり、インバータINV2の出力Vn2が「ロウ」
であり、MOSトランジスタQ2がオフして出力信号Voutが
「ハイ」になっている。 次にデータ信号▲▼が「ロウ」から「ハイ」
に立ち上がるとナンド回路NAND1の出力Vn6はそれから稍
遅延して「ロウ」になる。ところで、インバータINV2は
それを構成するＰチャンネルMOSトランジスタの駆動能
力が上述したように弱くされているので、インバータIN
V2によりMOSトランジスタQ2のゲートを「ロウ」から
「ハイ」にレベルアップする速度は余り速くない。従っ
て、ノイズが発生しないのである。換言すれば、ノイズ
を発生させないためにインバータINV2の「ロウ」から
「ハイ」にレベルアップする能力を制限してるのであ
る。依って、ナンド回路NAND1の出力が「ハイ」から
「ロウ」に切換わった後稍遅延してインバータINV2の出
力Vn2が比較的緩慢に「ロウ」から「ハイ」にレベルア
ップしようとする。 一方、制御回路２の方は、ナンド回路NAND1の出力Vn6
が「ロウ」になると２つの入力Vn6、Vn2が共に「ロウ」
になる状態が生じるので出力が「ハイ」になりプルアッ
プMOSトランジスタQ4をターンオンする。その結果、MOS
トランジスタQ4によってMOSトランジスタQ2のゲート電
圧Vn2がプルアップされる。そして、MOSトランジスタQ4
の駆動能力は非常に強くされているのでゲート電圧Vn2
の上昇速度は非常に速い。しかし、インバータINV2の出
力Vn2がMOSトランジスタQ2のしきい値電圧Vthである1.0
Vを越えるとノア回路NOR2の一方の入力が「ハイ」にな
り、ノア回路NOR2の出力Vn4が「ロウ」になる。従っ
て、プルアップ用MOSトランジスタQ4がターンオフして
プルアップを停止する。このプルアップ用MOSトランジ
スタQ4がターンオンしてからターンオフするまでの期間
を「初期の期間」とする。その後は、MOSトランジスタQ
2のゲートのレベルアップはインバータINV2の能力によ
ってノイズが出ないような速度で行われることになる。 この制御回路２によれば、ナンド回路NAND1の出力が
「ハイ」から「ロウ」に切換ってインバータINV2の出力
が「ロウ」から「ハイ」に切換わらなければならないと
きをノア回路NOR2によって検知し、その出力によってプ
ルアップMOSトランジスタQ4をオンさせて出力用のMOSト
ランジスタQ2のゲートを高速にプルアップし、そして、
MOSトランジスタQ2のゲートがしきい値電圧Vthと略等し
くなるとノア回路NOR2がプルアップMOSトランジスタQ4
をオフさせる。従って、MOSトランジスタQ2をオンさせ
るまでに要する時間τを短縮することができる。 そして、MOSトランジスタQ2をオンさせるようとする
ときオンさせるまでに要する時間τを著しく短縮させた
としてもその間MOSトランジスタQ2はオフしたままなの
でノイズが発生することはない。 しかして、制御回路２によってノイズを発生させるこ
となくMOSトランジスタQ2の動作速度を速めることがで
きる。そして、もう一方の制御回路１は、制御回路２と
はＰチャンネルMOSトランジスタQ1のゲートをプルダウ
ンするという点が相違するだけで、制御回路２と全く同
様の原理に従ってＰチャンネル出力MOSトランジスタQ1
がターンオンするときの動作をノイズ発生を伴うことな
く高速化する。 第３図はデータ信号▲▼が「ロウ」から「ハ
イ」に立ち上りその後「ハイ」から「ロウ」に立ち下っ
た場合の出力MOSトランジスタQ1、Q2のゲート電圧Vn1、
Vn2及び出力回路の出力Voutを示す波形図であり、破線
は仮に制御回路１、制御回路２がなかったとした場合の
波形を示す。τ１は制御回路２により短縮された動作時
間、τ２は制御回路１により短縮された動作時間であ
る。 （H.発明の効果） 以上に述べたところから明らかなように、本発明出力
回路は、絶縁ゲート電界効果トランジスタがオンして出
力が変化しようとするとき絶縁ゲート電界効果トランジ
スタに加えるそれをターンオンさせるゲート電圧を制御
回路により初期の期間速く変化させるので、ターンオン
するまでに要する時間を短くすることができ、高速性を
高めることができる。そして、その第１の期間経過後は
制御回路が動作を停止するので、ゲート電圧の変化速度
が低下するのでノイズの発生する虞れをなくすことがで
きる。 従って、ノイズを発生させることなく高速性を高める
ことができる。
する２つのMOSトランジスタの接続点を出力点とし、各M
OSトランジスタに対応してゲートを制御する制御回路を
設けた出力回路に関する。 （B.発明の概要） 本発明は、出力回路において、 耐ノイズ化特性を劣化させることなく高速性を高める
ため、 絶縁ゲート電界効果トランジスタがオンになるべきと
きそれをオンにするゲート電圧を初期の期間高速に変化
させる制御回路を設け、その後、ゲート電圧の変化速度
を低下するようにしてなるものである。 （C.従来技術）［第４図、第５図］ 第４図はCMOSメモリ等のMOSICの出力回路を示すもの
である INV1、INV2はインバータ回路、Q1はＰチャンネルMOS
トランジスタ、Q2はＮチャンネルMOSトランジスタで、
互いに、直列に接続されており、その接続点が出力点Ou
tとされている。同図においてノードN1はMOSトランジス
タQ1のゲート、N2はMOSトランジスタQ2のゲートであ
る。 ところで、このような出力回路、特にTTL回路に接続
されて使用される出力回路においてはノイズを極力小さ
くすることが必要とされる。といのは、ICの電源ライ
ン、アースラインにはインダンクタンスが寄生するの
で、MOSトランジスタQ1をオンにして負荷容量Cl（100pF
位ある）を充電し出力を「ハイ」にする場合、あるいは
MOSトランジスタQ2をオンにして負荷容量Clを放電し出
力を「ロウ」にする場合に、上記寄生インダクタンスが
発生する逆起電力によって電源ラインの電位が所定の電
位（例えば＋5V）から過渡的に低下したり、あるいはア
ースラインの電位がOVから過渡的に高くなったりし、ノ
イズが生じてしまうことになる。そこで、従来において
は、MOSトランジスタQ1、Q2のサイズを余り大きくしな
いようにすることによって負荷容量Clの充放電が緩慢に
行われるようにすること、あるいは第５図に示すように
MOSトランジスタに伝達されるところの破線で示す信号
をその変化が緩慢になるように実線で示すような波形に
したうえでMOSトランジスタのゲートに印加することと
し、それによって出力電圧の変化が激しくなり過ぎない
ようにすることが試みられた。尚、同図においてVn1は
ゲート電圧、Voは出力電圧である。 また、特開昭62−145914号公報にはＮチャンネルMOS
トランジスタのゲート電位が３段階で変化するようにす
ることによってノイズを小さくすることが紹介されてい
る。 （D.発明が解決しようとする問題点） ところで、MOSトランジスタQ1、Q2のサイズを小さめ
に形成することによってノイズを小さくすることは、高
速性の低下に直結するので好ましい対策とはいえない。
というのは、サイズを余り小さくするとDC的な駆動能力
が必要量得られなくなる虞れがあり、好ましくない。 また、第５図に示したようにMOSトランジスタに加え
る信号をその電圧変化が緩慢になるようにするというノ
イズ対策は、MOSトランジスタのチップサイズを小さめ
にするという対策に比較するとMOSトランジスタの駆動
能力を小さくしなくて済むので好ましいといえるが、し
かし、その場合、MOSトランジスタに加わる電圧がMOSト
ランジスタのしきい値電圧に達するまでの時間τは出力
が全く変化しない。即ち、この時間τが遅延時間とな
る。そこで、その遅延時間τを短かくすることが高速化
のため好ましいといえる。 尚、特開昭62−145914号公報により紹介された対策、
即ち、ＮチャンネルMOSトランジスタのゲート電位を多
段階に変化するようにするというノイズ対策は、「ハ
イ」から「ロウ」あるいは「ロウ」から「ハイ」に変化
する信号をそのままゲートに印加する場合に比較してノ
イズを小さくすることができるけれども、ゲート電位が
段階状に変化するときにノイズが発生することは避け得
ず、完全なノイズ対策とはいえない。 本発明は上記遅延時間τを短くすることによりノイズ
を生じることなく高速性を高めることを目的とするもの
である。 （E.問題点を解決するための手段） 本発明出力回路は上記問題点を解決するため、出力用
の絶縁ゲート電界効果トランジスタがオンになるべきと
きそれをオンにするゲート電圧を初期の期間制御回路に
よって高速に変化させ、その後、制御回路の動作を停止
させてゲート電圧の変化速度が低下するようにしたもの
である。 （F.作用） 本発明出力回路によれば、絶縁ゲート電界効果トラン
ジスタがオンして出力が変化しようとするとき絶縁ゲー
ト電界効果トランジスタに加えるそれをターンオンさせ
るゲート電圧を制御回路により初期の期間速く変化させ
るので、ターンオンするまでに要する時間を短くするこ
とができ、高速性を高めることができる。そして、その
初期の期間経過後は制御回路が動作を停止するので、ゲ
ート電圧の変化速度が低下し、ノイズの発生する虞れを
なくすことができる。 従って、ノイズを発生させることなく高速性を高める
ことができる。 （G.実施例）［第１図乃至第３図］ 以下、本発明出力回路を図示実施例に従って詳細に説
明する。 第１図乃至第３図は本発明出力回路の一つの実施例を
説明するためのものもので、第１図は回路図、第２図及
び第３図は波形図である。 NOR1はノア回路で、一方の入力端子にデータ信号▲
▼を受け、他方の入力端子にアウトプットイネー
ブル信号OEをインバータINV3によって反転した信号を受
ける。そして、該ノア回路NOR1の出力信号がインバータ
INV1により反転されてＰチャンネルの出力用MOSトラン
ジスタQ1に印加されるようになっている。また、ノイズ
が発生しないようにインバータINV1はNMOSの駆動能力が
PMOSのそれに比較して弱くされている。 NAND1はナンド回路で、一方の入力端子にデータ信号
▲▼を受け、他方の入力端子にアウトプットイ
ネーブル信号OEを受ける。そして該ナンド回路NAND1の
出力信号がインバータINV2により反転されてＮチャンネ
ルの出力用MOSトランジスタQ2に印加されるようになっ
ている。インバータINV2はノイズを小さくするためにPM
OSの駆動能力がNMOSにそれに比較して駆動能力が弱くさ
れているが、これの原理は後で自ずと明らかになる。 出力MOSトランジスタQ1とQ2は互いに直列に接続さ
れ、この直列回路が電源電圧5Vを受け、MOSトランジス
タQ1とQ2の接続点が出力点Outとされている。以上が本
出力回路の普通の出力回路と共通する部分であるが、本
出力回路はその外に２つの制御回路１、２を有してお
り、次にこの制御回路１、２について説明する。 制御回路は、ナンド回路NAND2と、これによって駆動
されるプルダウン用ＰチャンネルMOSトランジスタQ3か
らなる。ナンド回路NAD2は一方の入力端子のしきい値電
圧Vthが約2.5Vとされ、この入力端子にノア回路NOR1の
出力点N5の電圧Vn5を受ける。そして、他方の入力端子
のしきい値電圧VthがMOSトランジスタQ1と略等しい4Vと
され、この入力端子にインバータINV1の出力信号Vn1を
受ける。このナンド回路NAND2の出力信号Vn3が上記のプ
ルダウン用ＰチャンネルMOSトランジスタQ3のゲートに
印加される。該プルダウン用MOSトランジスタQ3は出力
用ＰチャンネルMOSトランジスタQ1とゲートと接地との
間に接続されてそのゲートの電位Vn1をプルダウンする
役割を担う。 制御回路２はノア回路NOR2と、これによって、駆動さ
れるプルアップ用ＮチャンネルMOSトランジスタQ4から
なる。ノア回路NOR2は一方の入力端子のしきい値電圧Vt
hが約2.5Vとされ、この入力端子にナンド回路NAND1の出
力点N6の電圧Vn6を受ける。そして、他方の入力端子の
しきい値電圧VthがMOSトランジスタQ2と略等しい1Vとさ
れ、この入力端子にインバータ1NV2の出力信号Vn2を受
ける。このノア回路NOR2の出力信号Vn4が上記プルアッ
プ用ＮチャンネルMOSトランジスタQ4のゲートに印加さ
れる。該プルアップ用MOSトランジスタQ4は電源端子＋5
Vと出力用MOSトランジスタQ2のゲートとの間に接続され
てそのゲートの電位Vn2をプルアップする役割を担う。 尚、同図において、N1はMOSトランジスタQ1のゲー
ト、N2はMOSトランジスタQ2のゲート、N3はMOSトランジ
スタQ3のゲート、N4はMOSトランジスタQ4のゲート、N5
はノア回路NOR1の出力点、N6はナンド回路NAND1の出力
点を示し、上記各ノードの電圧をVn1、Vn2、Vn3、Vn4、
Vn6と表わす。 次に、制御回路の動作を制御回路２を例に採って第２
図に従って説明する。 現在アウトプットイネーブル信号OEが「ハイ」であ
り、そして、データ信号▲▼が「ロウ」てある
とする。この状態では、ナンド回路NAND1の出力Vn6が
「ハイ」であり、インバータINV2の出力Vn2が「ロウ」
であり、MOSトランジスタQ2がオフして出力信号Voutが
「ハイ」になっている。 次にデータ信号▲▼が「ロウ」から「ハイ」
に立ち上がるとナンド回路NAND1の出力Vn6はそれから稍
遅延して「ロウ」になる。ところで、インバータINV2は
それを構成するＰチャンネルMOSトランジスタの駆動能
力が上述したように弱くされているので、インバータIN
V2によりMOSトランジスタQ2のゲートを「ロウ」から
「ハイ」にレベルアップする速度は余り速くない。従っ
て、ノイズが発生しないのである。換言すれば、ノイズ
を発生させないためにインバータINV2の「ロウ」から
「ハイ」にレベルアップする能力を制限してるのであ
る。依って、ナンド回路NAND1の出力が「ハイ」から
「ロウ」に切換わった後稍遅延してインバータINV2の出
力Vn2が比較的緩慢に「ロウ」から「ハイ」にレベルア
ップしようとする。 一方、制御回路２の方は、ナンド回路NAND1の出力Vn6
が「ロウ」になると２つの入力Vn6、Vn2が共に「ロウ」
になる状態が生じるので出力が「ハイ」になりプルアッ
プMOSトランジスタQ4をターンオンする。その結果、MOS
トランジスタQ4によってMOSトランジスタQ2のゲート電
圧Vn2がプルアップされる。そして、MOSトランジスタQ4
の駆動能力は非常に強くされているのでゲート電圧Vn2
の上昇速度は非常に速い。しかし、インバータINV2の出
力Vn2がMOSトランジスタQ2のしきい値電圧Vthである1.0
Vを越えるとノア回路NOR2の一方の入力が「ハイ」にな
り、ノア回路NOR2の出力Vn4が「ロウ」になる。従っ
て、プルアップ用MOSトランジスタQ4がターンオフして
プルアップを停止する。このプルアップ用MOSトランジ
スタQ4がターンオンしてからターンオフするまでの期間
を「初期の期間」とする。その後は、MOSトランジスタQ
2のゲートのレベルアップはインバータINV2の能力によ
ってノイズが出ないような速度で行われることになる。 この制御回路２によれば、ナンド回路NAND1の出力が
「ハイ」から「ロウ」に切換ってインバータINV2の出力
が「ロウ」から「ハイ」に切換わらなければならないと
きをノア回路NOR2によって検知し、その出力によってプ
ルアップMOSトランジスタQ4をオンさせて出力用のMOSト
ランジスタQ2のゲートを高速にプルアップし、そして、
MOSトランジスタQ2のゲートがしきい値電圧Vthと略等し
くなるとノア回路NOR2がプルアップMOSトランジスタQ4
をオフさせる。従って、MOSトランジスタQ2をオンさせ
るまでに要する時間τを短縮することができる。 そして、MOSトランジスタQ2をオンさせるようとする
ときオンさせるまでに要する時間τを著しく短縮させた
としてもその間MOSトランジスタQ2はオフしたままなの
でノイズが発生することはない。 しかして、制御回路２によってノイズを発生させるこ
となくMOSトランジスタQ2の動作速度を速めることがで
きる。そして、もう一方の制御回路１は、制御回路２と
はＰチャンネルMOSトランジスタQ1のゲートをプルダウ
ンするという点が相違するだけで、制御回路２と全く同
様の原理に従ってＰチャンネル出力MOSトランジスタQ1
がターンオンするときの動作をノイズ発生を伴うことな
く高速化する。 第３図はデータ信号▲▼が「ロウ」から「ハ
イ」に立ち上りその後「ハイ」から「ロウ」に立ち下っ
た場合の出力MOSトランジスタQ1、Q2のゲート電圧Vn1、
Vn2及び出力回路の出力Voutを示す波形図であり、破線
は仮に制御回路１、制御回路２がなかったとした場合の
波形を示す。τ１は制御回路２により短縮された動作時
間、τ２は制御回路１により短縮された動作時間であ
る。 （H.発明の効果） 以上に述べたところから明らかなように、本発明出力
回路は、絶縁ゲート電界効果トランジスタがオンして出
力が変化しようとするとき絶縁ゲート電界効果トランジ
スタに加えるそれをターンオンさせるゲート電圧を制御
回路により初期の期間速く変化させるので、ターンオン
するまでに要する時間を短くすることができ、高速性を
高めることができる。そして、その第１の期間経過後は
制御回路が動作を停止するので、ゲート電圧の変化速度
が低下するのでノイズの発生する虞れをなくすことがで
きる。 従って、ノイズを発生させることなく高速性を高める
ことができる。
【図面の簡単な説明】
第１図乃至第３図は本発明出力回路の一つの実施例を説
明するためのもので、第１図は回路図、第２図は制御回
路２の動作を説明するための波形図、第３図は出力回路
全体の動作の概略を説明するための波形図、第４図は従
来の出力回路の一例を示す回路図、第５図は従来のノイ
ズ対策例の一を説明する波形図である。 符号の説明 Q1、Q2……MOSトランジスタ、 １、２……制御回路、 ▲▼……データ信号。
明するためのもので、第１図は回路図、第２図は制御回
路２の動作を説明するための波形図、第３図は出力回路
全体の動作の概略を説明するための波形図、第４図は従
来の出力回路の一例を示す回路図、第５図は従来のノイ
ズ対策例の一を説明する波形図である。 符号の説明 Q1、Q2……MOSトランジスタ、 １、２……制御回路、 ▲▼……データ信号。
Claims (1)
- (57)【特許請求の範囲】 １．直列に接続され、その接続中点が出力点とされる、
第１及び第２の絶縁ゲート電界効果トランジスタと、 上記第１の絶縁ゲート電界効果トランジスタのゲートを
制御する第１の制御回路及び上記第２の絶縁ゲート電界
効果トランジスタのゲートを制御する第２の制御回路
と、 を有し、 上記第１及び第２の制御回路は、上記第１及び第２の絶
縁ゲート電界効果トランジスタが非導通状態から導通状
態に遷移する過程において、初期の期間、上記第１及び
第２の絶縁ゲート電界効果トランジスタのゲート電圧の
変化を速め、上記初期の期間経過後は上記第１及び第２
の絶縁ゲート電界効果トランジスタのゲート電圧の変化
速度を上記初期の期間においてよりも小さくなるように
する ことを特徴とする出力回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62311516A JP2776818B2 (ja) | 1987-12-09 | 1987-12-09 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62311516A JP2776818B2 (ja) | 1987-12-09 | 1987-12-09 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01151820A JPH01151820A (ja) | 1989-06-14 |
| JP2776818B2 true JP2776818B2 (ja) | 1998-07-16 |
Family
ID=18018175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62311516A Expired - Fee Related JP2776818B2 (ja) | 1987-12-09 | 1987-12-09 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2776818B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0484513A (ja) * | 1990-07-26 | 1992-03-17 | Nec Ic Microcomput Syst Ltd | 信号発生回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58188931A (ja) * | 1982-04-28 | 1983-11-04 | Seiko Epson Corp | Ｃｍｏｓバツファアンプ駆動回路 |
| JPS61292412A (ja) * | 1985-06-20 | 1986-12-23 | Fujitsu Ltd | 出力回路 |
-
1987
- 1987-12-09 JP JP62311516A patent/JP2776818B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01151820A (ja) | 1989-06-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4740717A (en) | Switching device with dynamic hysteresis | |
| US5698994A (en) | Data output circuit, intermediate potential setting circuit, and semiconductor integrated circuit | |
| EP0360525B1 (en) | Output buffer circuit having a level conversion function | |
| JPH07114359B2 (ja) | 半導体集積回路 | |
| US5656960A (en) | Controlled slope output buffer | |
| US5111064A (en) | Slow ramp high drive output pad | |
| JPH05243940A (ja) | 出力バッファ装置 | |
| JPH10322192A (ja) | レベル変換回路 | |
| US6559676B1 (en) | Output buffer circuit | |
| JPS61112426A (ja) | Ｃｍｏｓ駆動回路 | |
| US5489859A (en) | CMOS output circuit with high speed high impedance mode | |
| US6646474B2 (en) | Clocked pass transistor and complementary pass transistor logic circuits | |
| US6204721B1 (en) | Method and apparatus for switching a well potential in response to an output voltage | |
| JP3227946B2 (ja) | レベル変換回路 | |
| US7199638B2 (en) | High speed voltage level translator | |
| JP2776818B2 (ja) | 出力回路 | |
| EP0619652A2 (en) | Data output circuit | |
| EP0533332A1 (en) | CMOS self-boost circuit | |
| US5831908A (en) | Data output circuit, intermediate potential setting circuit, and semiconductor integrated circuit | |
| JPS62159911A (ja) | 半導体集積回路 | |
| US6559678B1 (en) | Node predisposition circuit | |
| JPH0793987A (ja) | 半導体集積回路装置 | |
| JP3225903B2 (ja) | 出力回路 | |
| JP2647587B2 (ja) | 半導体回路 | |
| US6133748A (en) | Crow-bar current reduction circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |