JP2022049407A - 情報処理システム、ストレージデバイス、およびキャリブレーション方法 - Google Patents

Abstract

【課題】伝送路を伝送されるパルス信号のデューティ比を適切に調整することができる情報処理システムを提供する。【解決手段】実施形態によれば、情報処理システムは、ホストとストレージデバイスとが伝送路を介して信号を送受信する。ストレージデバイスは、レジスタと補正回路とを備える。レジスタは、パルス信号のデューティ比を変更するためのパラメータを設定できる。補正回路は、パラメータに応じてパルス信号のデューティ比を調整する。ホストは、ストレージデバイスのパラメータを変化させていきながら、ストレージデバイスから出力されるパルス信号のデューティ比を測定し、ストレージデバイスにおけるパラメータの最適値を導出する。ストレージデバイスは、ホストからの第１指示に応じて、パラメータの値を変化させていきながら、パルス信号を出力し、ホストからの第２指示に応じて、ホストによって導出されたパラメータの最適値を設定する。【選択図】図６

Description

本発明の実施形態は、情報処理システム、ストレージデバイス、およびキャリブレーション方法に関する。

ホストとストレージデバイスとが伝送路を介して信号を送受信する情報処理システムにおいては、近年、信号の転送速度の高速化が目覚ましい。これに伴い、要求される信号品質の水準が厳しくなってきている。また、信号品質を低下させる要因の一つであるJitterを抑えるために、伝送路を伝送されるパルス信号のデューティ比（デューティサイクルとも称する）に求められる精度の向上が求められている。

特開２００９－０４２２３１号公報 特開２０２０－０１７８５３号公報 特開２０１４－１５４９６３号公報

本発明の一つの実施形態は、伝送路を伝送されるパルス信号のデューティ比を適切に調整することができる情報処理システム、ストレージデバイス、およびキャリブレーション方法を提供する。

実施形態によれば、情報処理システムは、ホストとストレージデバイスとが伝送路を介して信号を送受信する。ストレージデバイスは、レジスタと、補正回路とを具備する。レジスタは、伝送路に出力するパルス信号のデューティ比を変更するためのパラメータを設定できる。補正回路は、レジスタに設定されたパラメータに応じてパルス信号のデューティ比を調整する。ホストは、第１キャリブレーション処理部を具備する。第１キャリブレーション処理部は、ストレージデバイスのレジスタに設定されるパラメータの値を変化させていきながら、ストレージデバイスから出力されるパルス信号のデューティ比を測定し、ストレージデバイスにおけるパラメータの最適値を導出する。ストレージデバイスは、第２キャリブレーション処理部を具備する。第２キャリブレーション処理部は、ホストからの第１指示に応じて、レジスタに設定されるパラメータの値を変化させていきながら、補正回路によってデューティ比が調整されたパルス信号を伝送路に出力し、前記ホストからの第２指示に応じて、ホストによって導出されたパラメータの最適値をレジスタに設定する。

第１実施形態の情報処理システムの一構成例を示す図 パルス信号のデューティ比の調整が十分に出来ている場合と出来ていない場合との一比較例を示す図 第１実施形態の情報処理システムにおいて実行されるパルス信号のデューティ比に関するキャリブレーション（Jitterキャリブレーション）の概要を示す図 第１実施形態の情報処理システムにおいて実行されるキャリブレーション時のパルス信号の一観測結果例を示す図 第１実施形態の情報処理システムのストレージデバイスおよびホストの双方に設けられるコネクタの一例を示す図 第１実施形態の情報処理システムにおいて実行される、ストレージデバイスから出力されるパルス信号に関するキャリブレーションの流れを示すシーケンス図 第１実施形態の情報処理システムにおいて実行される、ホストから出力されるパルス信号に関するキャリブレーションの流れを示すシーケンス図 第２実施形態の情報処理システムにおけるキャリブレーションの流れを示すシーケンス図 第３実施形態の情報処理システムにおいて実行されるキャリブレーション（Jitter-DEFキャリブレーション）の流れを示すシーケンス図 第４実施形態の情報処理システムにおけるキャリブレーションの流れを示すシーケンス図 第５実施形態のストレージデバイスがループバック接続された様子の一例を示す図 第５実施形態のストレージデバイス単独でのJitterキャリブレーションの流れを示すシーケンス図

以下、実施の形態について、図面を参照して説明する。

（第１実施形態）
まず、第１実施形態について説明する。

図１は、第１実施形態の情報処理システムＳＹＳの一構成例を示す図である。

図１に示すように、本第１実施形態の情報処理システムＳＹＳは、ストレージデバイス１とホスト２とが伝送路（インターフェース）３を介して接続される。ここでは、ストレージデバイス１がＳＳＤ（solid state drive）である場合の例を示している。ホスト２は、サーバやパーソナルコンピュータなどである。インターフェース３は、ＳＡＳ、ＳＡＴＡ、ＰＣＩ Express（ＰＣＩｅ（登録商標））などの規格に準拠する。ストレージデバイス１は、ＵＦＳ（Universal Flash Storage）の規格に準拠したデバイスであってもよい。

ストレージデバイス１は、コントローラ１１、ＮＡＮＤ型フラッシュメモリ（以下、ＮＡＮＤ）１２、ＤＲＡＭ１３を有する。

コントローラ１１は、ホスト２からのコマンドに応じて、ＮＡＮＤ１２へのデータの書き込み処理や、ＮＡＮＤ１２からのデータの読み出し処理などを実行する。コントローラ１１は、ホストインターフェース回路（以下、ホストＩ／Ｆ）１１０、制御部１２０、ＮＡＮＤインターフェース回路（以下、ＮＡＮＤ Ｉ／Ｆ）１３０、ＳＲＡＭ１４０、ＵＡＲＴ（universal asynchronous receiver/transmitter）１５０を有する。コントローラ１１は、たとえばＳｏＣ（System on a chip）として構成される。

ホストＩ／Ｆ１１０は、ホスト２との間の通信を制御する。ホストＩ／Ｆ１１０は、ＰＨＹ１１１を有する。ＰＨＹ１１１は、ＯＳＩ階層モデルにおける最下層の物理層の機能を実現するための回路である。ＰＨＹ１１１は、複数のPort/Lane３０１、ＤＣＣ（duty cycle correction）回路３０２、レジスタ３０３を有する。

各Port/Lane３０１は、信号の送信用の送信回路Txと、信号の受信用の受信回路Rxとの組みを含む。インターフェース３がＳＡＳまたはＳＡＴＡに準拠する場合、Port/Lane３０１は「port」である。インターフェース３がＰＣＩｅに準拠する場合、Port/Lane３０１は「lane」である。

ＤＣＣ回路３０２は、Port/Lane３０１の送信回路Txから出力されるパルス信号のデューティ比（デューティサイクルとも称する）を調整する回路である。レジスタ３０３は、ＤＣＣ回路３０２によるデューティ比の調整の結果を補正するためのパラメータを格納する。このパラメータは、Countなどと称される。設計不良、個体不良、相性問題などにより、ＤＣＣ回路３０２がパルス信号のデューティ比を調整しきれなかったり、調整した結果がずれたりする場合、レジスタ３０３に対する当該Countの設定により、パルス信号のデューティ比を補正することができる。レジスタ３０３には、各Port/Lane３０１のCountが格納される。

制御部１２０は、ストレージデバイス１内の各コンポーネントを制御する。制御部１２０は、キャリブレーション処理部１２１を有する。キャリブレーション処理部１２１は、ホスト２と協働して、前述したCountの最適値をレジスタ３０３へ設定する。つまり、キャリブレーション処理部１２１は、ホスト２との間で送受するパルス信号のキャリブレーションを実行する。このキャリブレーションの詳細については後述する。

ＮＡＮＤ Ｉ／Ｆ１３０は、制御部１２０の配下で、ＮＡＮＤ１２へのデータの書き込み、ＮＡＮＤ１２からのデータの読み出し、およびＮＡＮＤ１２に記憶されたデータの消去を制御する。

ＳＲＡＭ１４０は、データを揮発的に記憶するストレージである。ＳＲＡＭ１４０は、たとえばＮＡＮＤ１２に格納されているファームウェアのロード領域として使用される。

ＵＡＲＴ１５０は、たとえばＵＳＢ（universal serial bus）の規格や他のインターフェース規格に準拠したコネクタ（図示せず）経由で、外部からのコマンドやパラメータなどを入力するための回路である。

ＮＡＮＤ１２は、データを不揮発的に記憶するストレージである。ＤＲＡＭ１３は、データを揮発的に記憶するストレージである。ＤＲＡＭ１３は、たとえばＮＡＮＤ１２へ書き込むデータやＮＡＮＤから読み出したデータのバッファ領域として使用される。ＤＲＡＭ１３は、コントローラ１１の内部に設けられてもよい。

ホスト２は、ＣＰＵ２１、メインメモリ２２、インターフェース（Ｉ／Ｆ）コントローラ２３を有する。ＣＰＵ２１は、たとえばストレージデバイス１からメインメモリ２２へ各種プログラムをロードして実行する。各種プログラムには、キャリブレーション処理プログラム２００が含まれる。キャリブレーション処理プログラム２００は、ストレージデバイス１と協働して、ストレージデバイス１およびホスト２のそれぞれについて、前述したCountの最適値を導出する。つまり、キャリブレーション処理プログラム２００は、キャリブレーション処理部１２１と対峙するように設けられるモジュールである。

Ｉ／Ｆコントローラ２３は、ＣＰＵ２１と、ストレージデバイス１との間を中継するブリッジデバイスである。また、Ｉ／Ｆコントローラ２３には、ストレージデバイス１のＰＨＹ１１１と対をなすＰＨＹ２３１が内蔵されている。

ホスト２のＰＨＹ２３１も、ストレージデバイス１のＰＨＹ１１１と同様、複数のPort/Lane４０１、ＤＣＣ回路４０２、レジスタ４０３を有する。図１に示すように、ホスト２の複数のPort/Lane４０１と、ストレージデバイス１の複数のPort/Lane３０１とは一対一で対応している。ホスト２のいずれかのPort/Lane４０１の送信回路Txから出力されるパルス信号は、当該Port/Lane４０１に対応するストレージデバイス１のいずれかのPort/Lane３０１の受信回路Rxに入力される。逆に、ストレージデバイス１のいずれかのPort/Lane３０１の送信回路Txから出力されるパルス信号は、当該Port/Lane３０１に対応するホスト２のいずれかのPort/Lane４０１の受信回路Rxに入力される。前述したように、ストレージデバイス１のPort/Lane３０１の送信回路Txから出力されるパルス信号のデューティ比は、ＤＣＣ回路３０２によって調整される。また、このＤＣＣ回路３０２によるデューティ比の調整が十分でない場合、レジスタ３０３へのCountの設定によって補正することができる。同様に、ホスト２のPort/Lane４０１の送信回路Txから出力されるパルス信号のデューティ比は、ＤＣＣ回路４０２によって調整される。また、このＤＣＣ回路４０２によるデューティ比の調整が十分でない場合、レジスタ４０３へのCountの設定によって補正することができる。

図２は、パルス信号のデューティ比の調整が十分に出来ている場合と出来ていない場合との一比較例を示す図である。

たとえば、ストレージデバイス１とホスト２との間で送受信される信号の波形は、デューティ比５０％近傍で安定していることが理想的とされている。（Ａ１）は、デューティ比５０％近傍で安定している状態のパルス信号の一例を示している。縦軸が振幅、横軸が時間である。デューティ比は、パルスの周期をＴ、振幅が正の期間のパルス幅（Highの時間）をＨとした場合、デューティ比［％］＝（Ｈ／Ｔ）×１００で求まる。振幅が負の期間のパルス幅（Lowの時間）をＬとした場合、Ｔ＝Ｈ＋Ｌである。

（Ｂ１）は、（Ａ１）の状態のパルス信号をオシロスコープなどで観察した波形の一例を示している。デューティ比５０％近傍で安定している状態は、信号品質を低下させる要因の一つであるJitterが抑えられている状態である。この状態は、「EyeのJitterが少ない」などと称される。ＤＣＣ回路３０２，４０２は、理想的とされる５０％近傍で安定するように、Port/Lane３０１，４０１の送信回路Txから出力されるパルス信号のデューティ比を調整する。

一方、ＤＣＣ回路３０２，４０２による調整が十分でない場合、デューティ比が５０％近傍から外れてしまう。（Ａ２）は、Ｈ（Highの時間）がＬ（Lowの時間）よりも顕著に大きい状態のパルス信号の一例を示している。また、（Ｂ２）は、（Ａ２）の状態のパルス信号をオシロスコープなどで観察した波形の一例を示している。デューティ比が５０％近傍から外れてしまっている状態は、Jitterが抑えられていない状態である。この状態は、「EyeのJitterが大きい」などと称される。Jitterが大きくなると、インターフェースに関する種々の不良（インターフェース３上のトラブル事象）を誘発するおそれがでてくる。

本第１実施形態の情報処理システムＳＹＳは、ホスト２とストレージデバイス１とが協働して、このようなJitterを抑えるためのキャリブレーション、つまりCountと称されるパラメータを適切に設定するものである。以下、この点について詳述する。以下、Jitterを抑えるためのキャリブレーションを、Jitterキャリブレーションと称することがある。

図３は、本第１実施形態の情報処理システムＳＹＳにおいてストレージデバイス１とホスト２とが協働して実行するキャリブレーションの概要を示す図である。

前述したように、ホスト２の複数のPort/Lane４０１と、ストレージデバイス１の複数のPort/Lane３０１とは一対一で対応している。ホスト２のいずれかのPort/Lane４０１の送信回路Txから出力されるパルス信号は、当該Port/Lane４０１に対応するストレージデバイス１のいずれかのPort/Lane３０１の受信回路Rxに入力される。逆に、ストレージデバイス１のいずれかのPort/Lane３０１の送信回路Txから出力されるパルス信号は、当該Port/Lane３０１に対応するホスト２のいずれかのPort/Lane４０１の受信回路Rxに入力される。

また、ホスト２のPort/Lane４０１の送信回路Txから出力されるパルス信号のデューティ比は、ホスト２のＤＣＣ回路４０２によって、理想的とされる５０％近傍で安定するように調整される。同様に、ストレージデバイス１のPort/Lane３０１の送信回路Txから出力されるパルス信号のデューティ比は、ストレージデバイス１のＤＣＣ回路３０２によって、理想的とされる５０％近傍で安定するように調整される。

さらに、ホスト２のＤＣＣ回路４０２によるデューティ比の調整が十分でない場合、ホスト２のレジスタ４０３に対するCountの設定により、デューティ比を補正することができる。同様に、ストレージデバイス１のＤＣＣ回路３０２によるデューティ比の調整が十分でない場合には、ストレージデバイス１のレジスタ３０３に対するCountの設定により、デューティ比を補正することができる。

そこで、本第１実施形態の情報処理システムＳＹＳは、このCountを適切に設定するキャリブレーションを実行する。

具体的には、各送信回路Tx は、Count値を最小値から最大値まで変化させる（図３（１））。Count値が変化すると、送信回路Txから出力されるパルス信号のデューティ比が変化する。当該パルス信号が入力される各受信回路Rxは、各Count値に関し、HighとLowの振幅もしくはデューティ比を観測する（図３（２））。そして、各送信回路Tx は、この観測結果に基づき、Countの最適値を導出する。なお、このCount値の導出は、たとえばストレージデバイス１のCount値について実行し、次いで、ホスト２のCount値について実行するといったように一方ずつ順番に実行してもよいし、ストレージデバイス１のCount値とホスト２のCount値との双方について並行して実行してもよい。

図４は、Count値を最小値から最大値まで変化させながら送信回路Txから出力されたパルス信号の当該送信回路Txに対応する受信回路Rx側における一観測結果例を示す図である。

図４中、縦軸は振幅の絶対値、横軸はCount値である。なお、ここでは、縦軸を振幅の絶対値としているが、デューティ比としてもよい。

送信回路Txから出力されて当該送信回路Txに対応する受信回路Rxに入力されるパルス信号は、図４に示すように、Count値が最小値の場合、High側の振幅の絶対値は最大となり、一方、Low側の振幅の絶対値は最小となる。ここで、High側の振幅は、図２に示した周期Ｔのパルス信号におけるＨの期間の振幅に対応し、Low側の振幅は、図２に示したパルス信号におけるＬの期間の振幅に対応する。Count値が最小値から最大値へと移行するに従い、High側の振幅の絶対値は小さくなっていき、Low側の振幅の絶対値は大きくなっていく。Count値が最大値の場合、High側の振幅の絶対値は最小となり、Low側の振幅の絶対値は最大となる。

前述したように、パルス信号は、デューティ比５０％近傍で安定していることが理想的とされている。従って、High側の振幅の絶対値とLow側の振幅の絶対値とが一致する時（クロスポイント）のCount値が最適値となる。本第１実施形態の情報処理システムＳＹＳは、ストレージデバイス１とホスト２とが協働して、High側の振幅の絶対値とLow側の振幅の絶対値とが一致する時のCount値を最適値として導出する。

図５は、ストレージデバイス１とホスト２との接続のためにストレージデバイス１およびホスト２の双方に設けられるコネクタの一例を示す図である。

図５に示すコネクタは、ＳＡＳ、ＳＡＴＡ、ＳＡＴＡ Express、ＰＣＩｅを多面的にサポートするコネクタであり、複数のピンを有する。このコネクタ経由でストレージデバイス１とホスト２とが接続されると、インターフェース３の規格がＰＣＩｅの場合、Lane 0～Lane 3の４つのlaneが使用可能となる（ａ１１、ａ１２）。インターフェース３の規格がＳＡＴＡの場合、１つのPortが使用可能となる（ａ２１）。インターフェース３の規格がＳＡＳまたはＳＡＴＡ Expressの場合、第２Portを加えた２つのポートが使用可能となる（Ｓ２１、Ｓ２２）。インターフェース３の規格がＳＡＳ×４の場合は、さらに、第３Portと第４Portとを加えた４つのポートが使用可能となる（Ｓ２１、Ｓ２２、ａ３１）。

図６は、本第１実施形態の情報処理システムＳＹＳにおいてストレージデバイス１とホスト２とが協働して実行する、ストレージデバイス１の送信回路Txから出力されるパルス信号に関するキャリブレーションの流れを示すシーケンス図である。

ホスト２（キャリブレーション処理プログラム２００）は、まず、たとえばメインメモリ２２上に確保した、Countを最小値から最大値までインクリメントしていくために使用する領域に、Countの最小値を初期値として格納する（ｂ１）。ホスト２は、この領域に格納されるCountが最大値に達するまで、符号ｂ１００で示す破線の矩形で囲まれる処理（ｂ２～ｂ１０）を繰り返す。

ホスト２は、ストレージデバイス１に対して、キャリブレーション対象のPort/Laneを指定し、Count値を変更させ、パルス信号の出力を開始させるためのコマンド（Mode Select/Set Feature）を発行する（ｂ２）。これ以降では、キャリブレーション対象のPort/Laneを対象Port/Laneとも称する。なお、「Mode Select」は、ＳＡＳにおいて設定変更用として定義されているコマンドであり、「Set Feature」は、ＰＣＩｅを基盤として策定されているストレージデバイス用のインターフェース規格であるＮＶＭｅにおいて設定変更用として定義されているコマンドである。これらは一例であって、これらに限定されるものではない。ホスト２は、これらのコマンドを、対象Port/Lane以外のPort/Laneを用いて、ストレージデバイス１に対して発行する。ここでは、ホスト２からストレージデバイス１へのコマンドの受け渡しを、インターフェース３経由で行うことを想定する。しかし、ストレージデバイス１はＵＡＲＴ１５０を有しているので、インターフェース３経由に代えて、ＵＡＲＴ１５０経由で行うようにしてもよい。このｂ２においてストレージデバイス１へ通知されるCount値は、前述のメインメモリ２２上などに確保される領域に格納されているCount値である。

ストレージデバイス１（キャリブレーション処理部１２１）は、ホスト２からの要求に応じて、指定されたPort/Laneに対応するCount値を変更し（ｂ３）、コマンド実行完了をホスト２へ通知する（ｂ４）。この通知は、ホスト２がコマンドの発行に用いたPort/Lane、つまり対象Port/Lane以外のPort/Laneを用いて行われればよい。ストレージデバイス１は、Count値を変更した対象Port/Laneの送信回路Txからパルス信号を出力する（ｂ５）。

ホスト２は、対象Port/Laneの受信回路Rxに入力されるパルス信号のHighの振幅値とLowの振幅値とを計測する（ｂ６）。計測が完了したら、ホスト２は、ストレージデバイス１に対して、対象Port/Laneを指定し、パルス信号の出力を停止させるためのコマンド（Mode Select/Set Feature）を発行する（ｂ７）。ホスト２は、このコマンドの発行も、対象Port/Lane以外のPort/Laneを用いて実行する。ストレージデバイス１は、指定されたPort/Laneの送信回路Txからのパルス信号の出力を停止し（ｂ８）、コマンド実行完了をホスト２へ通知する（ｂ９）。

ホスト２は、Count値をインクリメントし（ｂ１０）、ｂ２からの処理を繰り返す。インクリメント前のCount値が最大値に達している場合、ホスト２は、符号ｂ１００で示す破線の矩形で囲まれる処理（ｂ２～ｂ１０）のループを抜け、ｂ６での計測の結果に基づき、ストレージデバイス１の送信回路Txから出力されるパルス信号に関するCountの最適値を導出する（ｂ１１）。ホスト２は、当該導出したCount最適値を、ホスト２の（図１には示されない）ＢＩＯＳ－ＲＯＭなどの不揮発性領域に退避しておく。ＢＩＯＳ－ＲＯＭは、ＢＩＯＳをアップデート可能にフラッシュメモリなどによって構成されている。

ホスト２は、ストレージデバイス１に対して、対象Port/Laneに当該導出したCount最適値を設定するためのコマンド（Mode Select/Set Feature）を発行する（ｂ１２）。ストレージデバイス１は、ホスト２から受け取ったCount最適値をＰＨＹ１１１のレジスタ３０３に設定する（ｂ１３）。ストレージデバイス１においても、このCount最適値を、ＮＡＮＤ１２内などの不揮発性領域に保存する（ｂ１４）。ストレージデバイス１は、Count値の設定および保存を完了すると、コマンド実行完了をホスト２へ通知する（ｂ１５）。

ホスト２は、ストレージデバイス１からコマンド実行完了の通知を受け取ると、ストレージデバイス１との間で、対象Port/Laneを初期化するためのLink Resetを実行する（ｂ１６）。

このように、ホスト２のハンドリングの下、ストレージデバイス１とホスト２とが協働して、ストレージデバイス１の送信回路Txから出力されるパルス信号に関するキャリブレーションが実現される。

図７は、本第１実施形態の情報処理システムＳＹＳにおいてストレージデバイス１とホスト２とが協働して実行する、ホスト２の送信回路Txから出力されるパルス信号に関するキャリブレーションの流れを示すシーケンス図である。ここでも、ストレージデバイス１の送信回路Txから出力されるパルス信号に関するキャリブレーション（図６）と同様、各コマンドや応答には、対象Port/Lane以外のPort/Laneが使用される。

ホスト２（キャリブレーション処理プログラム２００）は、まず、対象Port/LaneについてＰＨＹ２３１のレジスタ４０３に最小値のCountを設定する（ｃ１）。ホスト２は、このCountを最大値まで変更していきながら、符号ｃ１００で示す破線の矩形で囲まれる処理（ｃ２～ｃ１３）を繰り返す。

ホスト２は、ストレージデバイス１に対して、対象Port/Laneを指定し、パルス信号の測定を開始させるためのコマンド（Mode Select/Set Feature）を発行する（ｃ２）。つまり、ホスト２は、対象Port/Laneの送信回路Txに出力するパルス信号、換言すれば、ストレージデバイス１においては対象Port/Laneの受信回路Rxに入力されるパルス信号のHighの振幅値とLowの振幅値との計測を要求する。ストレージデバイス１（キャリブレーション処理部１２１）は、パルス信号を測定する準備をし（ｃ３）、準備が完了したら、コマンド実行完了をホスト２へ通知する（ｃ４）。

ホスト２は、ストレージデバイス１からコマンド実行完了の通知を受け取ると、対象Port/Laneのパルス信号の発生を有効に設定する（ｃ５）。この設定は、ＰＨＹ２３１に対して実行される。この設定に伴い、ホスト２は、対象Port/Laneの送信回路Txからパルス信号を出力する（ｃ６）。

ストレージデバイス１は、対象Port/Laneの受信回路Rxに入力されるパルス信号のHighの振幅値とLowの振幅値とを計測する（ｃ７）。ホスト２は、ストレージデバイス１に対して、ｃ２で計測を依頼した、ストレージデバイス１において対象Port/Laneの受信回路Rxに入力されるパルス信号のHighの振幅値とLowの振幅値とを問い合わせるコマンド（Mode Sense/Get Feature）を発行する（ｃ８）。このとき、ホスト２は、たとえばｃ６のパルス出力から一定時間経過後に、このコマンド（Mode Sense/Get Feature）を発行する。なお、「Mode Sense」は、ＳＡＳにおいて参照用として定義されているコマンドであり、「Get Feature」は、ＮＶＭｅにおいて参照用として定義されているコマンドである。これらは一例であって、これらに限定されるものではない。ストレージデバイス１は、これらのコマンドを受け取ると、ホスト２に対して、ｃ７で計測したパルス信号のHighの振幅値とLowの振幅値とを応答する（ｃ９）。

ホスト２は、パルス信号のHighの振幅値とLowの振幅値とを受け取ると、ストレージデバイス１に対して、対象Port/Laneを指定し、パルス信号の測定を停止させるためのコマンド（Mode Select/Set Feature）を発行する（ｃ１０）。コマンドを受け取ったストレージデバイス１は、対象Port/Laneの受信回路Rxに入力されるパルス信号のHighの振幅値とLowの振幅値との計測を停止し（ｃ１１）、コマンド実行完了をホスト２へ通知する（ｃ１２）。

ホスト２は、Count値をインクリメントし（ｃ１３）、ｃ２からの処理を繰り返す。インクリメント前のCount値が最大値に達している場合、ホスト２は、符号ｃ１００で示す破線の矩形で囲まれる処理（ｃ２～ｃ１３）のループを抜け、ｃ９で受け取った計測の結果に基づき、ホスト２の送信回路Txから出力されるパルス信号に関するCountの最適値を導出する（ｃ１４）。

ホスト２は、導出したCount最適値を、ホスト２の、たとえばフラッシュメモリなどによって構成されているＢＩＯＳ－ＲＯＭなどの不揮発性領域に退避し、また、ＰＨＹ２３１のレジスタ４０３に設定する（ｃ１５）。ホスト２は、この設定を終えると、ストレージデバイス１との間で、対象Port/Laneを初期化するためのLink Resetを実行する（ｃ１６）。

このように、ホスト２のハンドリングの下、ストレージデバイス１とホスト２とが協働して、ホスト２の送信回路Txから出力されるパルス信号に関するキャリブレーションが実現される。

以上のように、本第１実施形態の情報処理システムＳＹＳは、ストレージデバイス１とホスト２とが協働して、対象Port/Laneについて、ストレージデバイス１とホスト２との双方のCountを最適値に設定することができる。つまり、本実施形態の情報処理システムＳＹＳは、伝送路（インターフェース）３に出力されるパルス信号のデューティ比を適切に調整することができる。

なお、ストレージデバイス１側についてのキャリブレーション（図６）と、ホスト２側についてのキャリブレーション(図７)とは、前述したように、一方ずつ順番に実行してもよいし、並行して実行してもよい。

（第２実施形態）
次に、第２実施形態について説明する。

たとえばインターフェース３がＳＡＳの場合、ストレージデバイス１のＰＨＹ１１１とホスト２のＰＨＹ２３１との双方に、「Invalid Dword」や「Running Disparity」といった、各Port/Lane３０１，４０１の受信回路Rxに入力された信号について検出された各種エラーをカウントするカウンタが設けられる。このカウンタは、たとえばレジスタ３０３，４０３に設けられる。また、ストレージデバイス１においては、これらのカウンタの情報が、Ｓ．Ｍ．Ａ．Ｒ．Ｔ．（Self-Monitoring, Analysis and Reporting Technology）の情報として記録される。

ここでは、ＰＨＹ１１１，２３１に設けられるカウンタでカウントされるインターフェース３上のトラブル事象をI/F ERRORとも称する。I/F ERRORのカウント件数が上昇している場合、ＤＣＣ回路３０２，４０２によるパルス信号のデューティ比の調整が十分に出来ておらず、通信する信号のJitterの問題が生じている可能性が疑われる。

そこで、本第２実施形態の情報処理システムＳＹＳでは、ストレージデバイス１とホスト２との間の通信が休止状態（idle）にある期間に、カウンタによるI/F ERRORのカウント件数をチェックし、I/F ERRORが多数検知されていたならば、当該休止状態（idle）の期間に、該当のPort/Lane３０１，４０１についてキャリブレーションを実行する。

図８は、本第２実施形態の情報処理システムＳＹＳにおけるキャリブレーションの流れを示すシーケンス図である。

ストレージデバイス１とホスト２との間で各Port/Lane３０１，４０１の初期化（initialization）が行われた後（ｄ１１）、いずれかのタイミングで、ストレージデバイス１とホスト２との間の通信が休止状態（idle）となり（ｄ１２）、かつ、当該休止状態（idle）のまま一定時間が経過した場合を想定する（ｄ１３）。

この場合、ホスト２（キャリブレーション処理プログラム２００）は、ＰＨＹ２３１内のカウンタのI/F ERROR件数を参照する（ｄ１）。また、ホスト２は、ストレージデバイス１に対して、ストレージデバイス１においてカウントされているI/F ERROR件数を参照するためのコマンドを発行する（ｄ２）。ストレージデバイス１（キャリブレーション処理部１２１）は、このコマンドを受け取ると、ＰＨＹ１１１内のカウンタのI/F ERROR件数をホスト２へ通知する（ｄ３）。

ホスト２は、あるPort/Laneにおいて、ホスト２側のI/F ERROR件数と、ストレージデバイス１側のI/F ERROR件数との少なくとも一方が閾値を超えており、かつ、そのPort/Laneについてキャリブレーションが未実施である場合、第１実施形態で説明したキャリブレーション（図６、図７）を実行する（ｄ１００）。

本第２実施形態の情報処理システムＳＹＳにおいては、ストレージデバイス１とホスト２との間の通信が休止状態（idle）にある中、I/F ERROR多発を検知し、キャリブレーションを実行することで、信号品質の改善を図れる可能性がある。

（第３実施形態）
次に、第３実施形態について説明する。

本第３実施形態の情報処理システムＳＹＳは、第１実施形態で説明したキャリブレーションと、本願出願人による出願の特願２０１７－１７１５７７（特開２０１９－４６３８９号公報）に記載される、ＤＦＥ（Decision Feedback Equalization）回路のパラメータに基づき、信号減衰を検知する手法とを組み合わせることで、信号品質の改善を図れる可能性を更に高めることを狙ったものである。

ＤＦＥ回路は、受信回路Rxに設けられ、伝送路（インターフェース）３を通過する過程で歪んだ信号を等価する回路である。ＤＦＥ回路のパラメータ（例えば、フィードバック係数）に基づき、受信回路Rxに入力されるパルス信号の減衰を検知した場合、プリエンファシスなどの技術を用いて、その受信回路Rxに対応する送信回路Txからのパルス信号の出力レベルを上げるキャリブレーションを実施する。このキャリブレーションをDFEキャリブレーションと称する。また、DFEキャリブレーションと、第１実施形態で説明したキャリブレーション（Jitterキャリブレーション）との組み合わせを、Jitter-DFEキャリブレーションと称する。本第３実施形態の情報処理システムＳＹＳでも、このJitter-DFEキャリブレーションを、ストレージデバイス１とホスト２との間の通信が休止状態（idle）にある期間に、その実行要否を判断し、必要と判断したならば実行する。

図９は、本第３実施形態の情報処理システムＳＹＳにおいて実行されるJitter-DEFキャリブレーションの流れを示すシーケンス図である。

ストレージデバイス１とホスト２との間で各Port/Lane３０１，４０１の初期化（initialization）が行われた後（ｅ１１）、いずれかのタイミングで、ストレージデバイス１とホスト２との間の通信が休止状態（idle）となり（ｅ１２）、かつ、当該休止状態（idle）のまま一定時間が経過した場合を想定する（ｅ１３）。

この場合、ホスト２（キャリブレーション処理プログラム２００）は、ＰＨＹ２３１内のカウンタのI/F ERROR件数を参照する（ｅ１）。また、ホスト２は、ホスト２側の受信回路RxのＤＦＥ回路のパラメータを参照する（ｅ２）。

続いて、ホスト２は、ストレージデバイス１に対して、ストレージデバイス１においてカウントされているI/F ERROR件数を参照するためのコマンドを発行する（ｅ３）。ストレージデバイス１（キャリブレーション処理部１２１）は、このコマンドを受け取ると、ＰＨＹ１１１内のカウンタのI/F ERROR件数をホスト２へ通知する（ｅ４）。さらに、ホスト２は、ストレージデバイス１に対して、ストレージデバイス１側の受信回路RxのＤＦＥ回路のパラメータを参照するためのコマンドを発行する（ｅ５）。ストレージデバイス１は、このコマンドを受け取ると、ストレージデバイス１側のＤＦＥ回路のパラメータをホスト２へ通知する（ｅ６）。

ホスト２は、あるPort/Laneにおいて、ホスト２側のI/F ERROR件数と、ストレージデバイス１側のI/F ERROR件数との少なくとも一方が閾値を超えている場合、Jitter-DEFキャリブレーションを実行する（ｅ１００）。

具体的には、ホスト２は、ホスト２側のＤＦＥ回路のパラメータと、ストレージデバイス１側のＤＦＥ回路のパラメータとに基づき、ホスト２側の受信回路Rxに入力されるパルス信号とストレージデバイス１側の受信回路Rxに入力されるパルス信号との一方または両方の減衰を検知する（ｅ１４）。図９の参照先Rxとは、検知対象となっている、ホスト２側の受信回路Rxまたはストレージデバイス１側の受信回路Rxである。信号減衰を検知すると、ホスト２は、プリエンファシスなどの技術を用いた、当該受信回路Rxに対応する送信回路Txからのパルス信号の出力を上げるDFEキャリブレーションを実行する（ｅ１５）。このDFEキャリブレーションにより、参照先RxのＤＦＥ回路のパラメータは正常な値となる。

ＤＦＥ回路のパラメータを正常な値とした後、ホスト２は、第１実施形態で説明したキャリブレーション（Jitterキャリブレーション）（図６、図７）を実行する（ｅ１６）。

本第３実施形態の情報処理システムＳＹＳにおいては、DFEキャリブレーションとJitterキャリブレーションとを組み合わせたJitter-DFEキャリブレーションによって、信号品質の改善を図れる可能性を更に高めることができる。

（第４実施形態）
次に、第４実施形態について説明する。

第２実施形態および第３実施形態においては、IF ERRORの多発が検知されたことを契機としてキャリブレーションが実行される。しかし、情報処理システムＳＹＳ（ホスト２）自身による特定の事象の検知がキャリブレーションの契機でなくともよい。本第４実施形態の情報処理システムＳＹＳは、システム管理者などのユーザから要求されたことを契機として、キャリブレーションを実行する。

図１０は、本第４実施形態の情報処理システムＳＹＳにおけるキャリブレーションの流れを示すシーケンス図である。

ユーザは、たとえば、ホスト２との間で通信する機能を有する管理用コンソールＰＣ４上で、ホスト２とストレージデバイス１との間のJitter-DFEキャリブレーションの実施を要求する操作を行う（ｆ１）。ユーザの操作を受け付けた管理用コンソールＰＣ４は、ホスト２に対して、Jitter-DFEキャリブレーションの実行を要求する（ｆ２）。

この管理用コンソールＰＣからの要求を受けたホスト２は、ストレージデバイス１と協働して、第３実施形態で説明したJitter-DFEキャリブレーション（図９を参照）を実行する（ｆ１００）。ホスト２は、Jitter-DFEキャリブレーションを完了すると、管理用コンソールＰＣ４に対して、Jitter-DFEキャリブレーション実行完了を通知する（ｆ３）。

管理用コンソールＰＣ４は、ユーザに対して、たとえばディスプレイを介して、Jitter-DFEキャリブレーション実施完了を通知する（ｆ４）。

本第４実施形態の情報処理システムＳＹＳにおいては、ストレージデバイス１とホスト２との協働によるJitter-DFEキャリブレーションを、ユーザが任意のタイミングで実施させることができる。

なお、Jitter-DFEキャリブレーションに限らず、JitterキャリブレーションやDFEキャリブレーションを、ユーザが個別に要求し、実施させるようにすることも可能である。

（第５実施形態）
次に、第５実施形態について説明する。

第１実施形態～第４実施形態においては、ホスト２のハンドリングの下、ストレージデバイス１とホスト２とが協働して、キャリブレーションを実行する。これに対して、本第５実施形態においては、ストレージデバイス１またはホスト２が、単独で、キャリブレーションを実行する。図１１には、ストレージデバイス１が単独でキャリブレーションを実行する例が示されている。

第１実施形態～第４実施形態においては、ストレージデバイス１のPort/Lane３０１とホスト２のPort/Lane４０１とをストレート接続し、一方の送信回路Txから出力するパルス信号を他方の受信回路Rxで観測することを双方向で行って、各々のCountの最適値を導出する。本第５実施形態においては、２つのPort/Lane３０１をたとえばクロスケーブル５によってループバック接続し、一方の送信回路Txから出力するパルス信号を他方の受信回路Rxで観測することを双方向で行って、各々のCountの最適値を導出する。

本第５実施形態のストレージデバイス１のキャリブレーション処理部１２１は、第１実施形態～第４実施形態のホスト２のキャリブレーション処理プログラム２００の機能を併せ持つ。また、ストレージデバイス１（キャリブレーション処理部１２１）は、対象Port/Lane３０１を指定するパラメータや、キャリブレーションの実行を要求するコマンドなどをＵＡＲＴ１５０経由で入力する。

ストレージデバイス１は、たとえば、パラメータによって２つのPort/Lane３０１が指定され、コマンドによってキャリブレーションの実行が要求されると、Count値を最小値から最大値まで変化させながら、当該２つのPort/Lane３０１の送信回路Txからパルス信号を出力していき、かつ、当該２つのPort/Lane３０１の受信回路Rxでパルス信号を観測する。ストレージデバイス１は、パルス信号のHigh側の振幅の絶対値とLow側の振幅の絶対値とが一致するクロスポイントを探し出し、その時のCount値を最適値として導出する。

図１２は、本第５実施形態のストレージデバイス１単独でのJitterキャリブレーションの流れを示すシーケンス図である。

ユーザは、ストレージデバイス１の２つのPort/Lane３０１をループバック接続し、ストレージデバイス１のＵＡＲＴ１５０経由でストレージデバイス１との間で通信する機能を有する管理用コンソールＰＣ４上で、Jitterキャリブレーションの実施を要求する操作を行う（ｇ１）。この操作には、Port/Laneの指定が含まれ得る。ユーザの操作を受け付けた管理用コンソールＰＣ４は、ストレージデバイス１に対して、Jitterキャリブレーションの実行を要求する（ｇ２）。

この指示を受けたストレージデバイス１（キャリブレーション処理部１２１）は、たとえばＳＲＡＭ１４０上に確保した、Countを最小値から最大値までインクリメントしていくために使用する領域に、Countの最小値を初期値として格納する（ｇ３）。ストレージデバイス１は、この領域に格納されるCountが最大値に達するまで、符号ｇ１００で示す破線の矩形で囲まれる処理（ｇ４～ｇ８）を繰り返す。

具体的には、ストレージデバイス１は、ループバック接続された両Port/Laneの送信回路Txから出力するパルス信号に関するCount値を、前述のＳＲＡＭ１４０上などに確保される領域に格納されている現在のCount値に変更する（ｇ４）。Count値を変更したら、ストレージデバイス１は、両Port/Laneの送信回路Txからパルス信号を出力する（ｇ５）。

ストレージデバイス１は、パルス信号を出力した送信回路Txに対応する、両Port/Laneの受信回路Rxで当該パルス信号のHighの振幅値とLowの振幅値とを計測する（ｇ６）。計測が完了したら、ストレージデバイス１は、両Port/Laneの送信回路Txからのパルス信号の出力を停止する（ｇ７）。

ストレージデバイス１は、Count値をインクリメントし（ｇ８）、ｇ４からの処理を繰り返す。インクリメント前のCount値が最大値に達している場合、ストレージデバイス１は、符号ｇ１００で示す破線の矩形で囲まれる処理（ｇ４～ｇ８）のループを抜け、ｇ６での計測の結果に基づき、両Port/Laneについて、送信回路Txから出力するパルス信号に関するCountの最適値を導出する（ｇ９）。ストレージデバイス１は、当該導出したCount最適値をＰＨＹ１１１のレジスタ３０３に設定し、また、ＮＡＮＤ１２内などの不揮発性領域に保存する（ｇ１０）。

ストレージデバイス１は、Count最適値の設定および保存を完了すると、Jitterキャリブレーション完了を管理用コンソールＰＣ４へ通知する（ｇ１１）。また、管理用コンソールＰＣ４は、ユーザに対して、たとえばディスプレイを介して、Jitterキャリブレーション完了を通知する（ｇ１２）。

本第５実施形態では、ストレージデバイス１の２つのPort/Laneをループバック接続することで、ストレージデバイス１が単独でキャリブレーションを実行することができる。ホスト２においても、ホスト２の２つのPort/Laneをループバック接続することで、単独でのキャリブレーションが可能である。

なお、Jitterキャリブレーションに限らず、Jitter-DFEキャリブレーションやDFEキャリブレーションを、ループバック接続によって実行することも可能である。
なお、以上では、キャリブレーションやDFE関連の情報を、Mode Select/Set FeatureやMode Sense/Get Featureなどのコマンドで授受する例を説明した。これに代えて、プロトコルを拡張することにより、キャリブレーションやDFE関連の情報を授受することも可能である。たとえば、ＳＡＳプロトコルの場合、上記コマンドの代わりに、ＡＰＴＡのCoefficent change requestなどを拡張して代用し得る。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…ストレージデバイス、２…ホスト、３…伝送路（インターフェース）、４…管理用コンソールＰＣ、５…クロスケーブル、１１…コントローラ、１２…ＮＡＮＤ、１３…ＤＲＡＭ、２１…ＣＰＵ、２２…メインメモリ、２３…インターフェースコントローラ、１１０…ホストインターフェース部、１１１，２３１…ＰＨＹ、１２０…制御部、１２１…キャリブレーション処理部、１３０…ＮＡＮＤインターフェース部、１４０…ＳＲＡＭ、１５０…ＵＡＲＴ、２００…キャリブレーション処理プログラム、３０２，４０２…ＤＣＣ回路、３０３，４０３…レジスタ。

Claims (11)

1. ホストとストレージデバイスとが伝送路を介して信号を送受信する情報処理システムであって、
   前記ストレージデバイスは、前記伝送路に出力するパルス信号のデューティ比を変更するためのパラメータを設定できるレジスタと、前記レジスタに設定されたパラメータに応じて前記パルス信号の前記デューティ比を調整する補正回路とを具備し、
   前記ホストは、前記ストレージデバイスの前記レジスタに設定される前記パラメータの値を変化させていきながら、前記ストレージデバイスから出力される前記パルス信号のデューティ比を測定し、前記ストレージデバイスにおける前記パラメータの最適値を導出する第１キャリブレーション処理部を具備し、
   前記ストレージデバイスは、前記ホストからの第１指示に応じて、前記レジスタに設定される前記パラメータの値を変化させていきながら、前記補正回路によってデューティ比が調整されたパルス信号を前記伝送路に出力し、前記ホストからの第２指示に応じて、前記ホストによって導出された前記パラメータの最適値を前記レジスタに設定する第２キャリブレーション処理部を具備する、
   情報処理システム。
2. 前記ホストは、前記伝送路に出力するパルス信号のデューティ比を変更するためのパラメータを設定できるレジスタと、前記レジスタに設定されたパラメータに応じて前記パルス信号の前記デューティ比を調整する補正回路を具備し、
   前記第１キャリブレーション処理部は、前記ホストの前記レジスタに設定される前記パラメータの値を変化させていきながら、前記ホストの前記補正回路によってデューティ比が補正されたパルス信号を前記伝送路に出力し、前記ストレージデバイスによって測定された当該パルス信号のパルス幅を前記ストレージデバイスから取得して、前記ホストにおける前記パラメータの最適値を導出し、前記ホストの前記レジスタに設定し、
   前記第２キャリブレーション処理部は、前記ホストからの第３指示に応じて、前記ホストから出力されるパルス信号のパルス幅を測定し、当該測定の結果を前記ホストへ送信することを含む、
   請求項１に記載の情報処理システム。
3. 前記伝送路は、前記ホストから前記ストレージデバイスへ信号を搬送する信号線と、前記ストレージデバイスから前記ホストへ信号を搬送する信号線との組みを各々が含む２以上のポートまたはレーンを含み、
   前記第１キャリブレーション処理部は、前記デューティ比の調整対象であるポートまたはレーンとは別のポートまたはレーンを用いて、ポートまたはレーンの指定を含むコマンドを前記ストレージデバイスへ送信し、
   前記第２キャリブレーション処理部は、前記コマンドが受信されたポートまたはレーンを用いて、前記コマンドに対する応答を前記ホストへ送信する、
   請求項２に記載の情報処理システム。
4. 前記ホストおよび前記ストレージデバイスのそれぞれは、前記伝送路を介した信号の送受信に関して検知されたエラーの件数をカウントするカウンタを具備し、
   前記第１キャリブレーション処理部は、前記ホストと前記ストレージデバイスとの間の前記伝送路を介した信号の送受信が一定期間以上途絶えている期間に、前記ホストの前記カウンタの値または前記ストレージデバイスの前記カウンタの値が閾値を超えたことを検知し、前記ストレージデバイスにおける前記パラメータの最適値の導出または前記ホストにおける前記パラメータの最適値の導出を実行する、
   請求項２に記載の情報処理システム。
5. 前記ホストおよび前記ストレージデバイスのそれぞれは、前記伝送路を介して受信される信号を補正する判定帰還型等化器を具備し、
   前記第１キャリブレーション処理部は、前記ストレージデバイスにおける前記パラメータの最適値の導出または前記ホストにおける前記パラメータの最適値の導出の前に、前記信号の補正に用いられる前記判定帰還型等化器のパラメータに基づき、前記ホストで受信される信号の減衰または前記ストレージデバイスで受信される信号の減衰を検知し、減衰が検知された信号の送信元での前記パルス信号の出力レベルを上げる、
   請求項４に記載の情報処理システム。
6. ホストとの間で伝送路を介して信号を送受信するストレージデバイスであって、
   前記伝送路に出力するパルス信号のデューティ比を調整するためのパラメータを設定できるレジスタと、
   前記レジスタに設定されたパラメータに応じて前記パルス信号の前記デューティ比を調整する補正回路と、
   前記ホストからの第１指示に応じて、前記レジスタに設定される前記パラメータの値を変化させていきながら、前記補正回路によってデューティ比が調整されたパルス信号を前記伝送路に出力し、前記ホストからの第２指示に応じて、前記ホストによって導出された前記パラメータの最適値を前記レジスタに設定するキャリブレーション処理部と、
   を具備するストレージデバイス。
7. 前記キャリブレーション処理部は、前記ホストからの第３指示に応じて、前記ホストから出力されるパルス信号のデューティ比を測定し、当該測定の結果を前記ホストへ送信することを含む請求項６に記載のストレージデバイス。
8. ホストと、伝送路に出力するパルス信号のデューティ比を調整するためのパラメータを設定できるレジスタを備えるストレージデバイスとを具備する情報処理システムにおけるキャリブレーション方法であって、
   前記ホストは、前記ストレージデバイスの前記レジスタに設定される前記パラメータの値を変化させ、
   前記ストレージデバイスは、前記ホストからの第１指示に応じて、前記レジスタに設定される前記パラメータの値を変化させていきながら、前記デューティ比が調整されたパルス信号を前記伝送路に出力し、
   前記ホストは、前記ストレージデバイスから出力されるパルス信号のデューティ比を測定し、前記ストレージデバイスにおける前記パラメータの最適値を導出し、
   前記ストレージデバイスは、前記ホストからの第２指示に応じて、前記ホストによって導出された前記パラメータの最適値を前記レジスタに設定することを具備する、
   キャリブレーション方法。
9. 前記ホストは、前記伝送路に出力するパルス信号のデューティ比を変更するためのパラメータを設定できるレジスタを具備し、
   前記ホストは、前記ホストの前記レジスタに設定される前記パラメータの値を変化させていきながら、前記デューティ比が補正されたパルス信号を前記伝送路に出力し、
   前記ストレージデバイスは、前記ホストからの指示に応じて、前記ホストから出力されるパルス信号のパルス幅を測定し、当該測定の結果を前記ホストへ送信し、
   前記ホストは、前記ストレージデバイスから送信された前記測定の結果を取得して、前記ホストにおける前記パラメータの最適値を導出し、前記ホストの前記レジスタに設定することをさらに具備する、
   請求項８に記載のキャリブレーション方法。
10. 伝送路に出力するパルス信号のデューティ比を調整するためのパラメータを設定できるレジスタを備え、ホストとの間で前記伝送路を介して信号を送受信するストレージデバイスにおけるキャリブレーション方法であって、
    前記ホストからの第１指示に応じて、前記レジスタに設定される前記パラメータの値を変化させていきながら、前記デューティ比が調整されたパルス信号を前記伝送路に出力し、
    前記ホストからの第２指示に応じて、前記ホストによって導出された前記パラメータの最適値を前記レジスタに設定することを具備する、
    キャリブレーション方法。
11. 前記ホストからの第３指示に応じて、前記ホストから出力されるパルス信号のデューティ比を測定し、
    当該測定の結果を前記ホストへ送信することをさらに具備する、
    請求項１０に記載のキャリブレーション方法。

Images