JP6149117B2 - 部分的なページメモリ動作 - Google Patents

Description

優先権出願
この出願は、２０１２年１０月２６日に出願された、米国出願第１３／６６１，３２１号の優先権の利益を主張するものであり、その米国出願は、その全体が参照によって本明細書に組み込まれる。

関連出願の相互参照
この出願は、２０１１年８月１５日に出願され、「ＡＰＰＡＲＡＴＵＳ ＡＮＤ ＭＥＴＨＯＤＳ ＩＮＣＬＵＤＩＮＧ ＳＯＵＲＣＥ ＧＡＴＥＳ」と題された、米国特許出願第１３／２１０，１９４号に関係し得る。この出願はまた、２０１２年８月１日に出願され、「ＰＡＲＴＩＡＬ ＢＬＯＣＫ ＭＥＭＯＲＹ ＯＰＥＲＡＴＩＯＮＳ」と題された、米国特許出願第１３／５６４，４５８号に関係し得る。

例えばＮＯＴ ＡＮＤ（ＮＡＮＤ）またはＮＯＴ ＯＲ（ＮＯＲ）メモリなどのような、メモリデバイスのメモリブロックは、同じ組のアクセスラインを共有するメモリセルのストリングのグループを備え得る。メモリブロックは、複数のページにグループ化され得、各ページは、例えば、メモリセルがシングルレベルセル（ＳＬＣ）もしくはマルチレベルセル（ＭＬＣ）であるかどうかに従って、ストリングの各グループのそれぞれのティアの少なくとも一部に対応するメモリセルの全てまたはサブセットを備え得る。

既存の半導体メモリ技法の下で、メモリ動作は、メモリブロック全体の上で（例えば、メモリ動作が消去である場合）、あるいはメモリブロック内の（選択された）ページ全体の上で（例えば、メモリ動作がプログラム、読み取りまたは検証である場合）、行われ得る。したがって、ページサイズが大きくなるにつれて、データラインスイングもしくはページバッファフリップの間に使用される電力が増加し得、それ故、比較的小さな量のデータ、例えば四（４）キロバイト（ＫＢ）などが読み取られ、プログラムされ、消去されまたは検証されるときに、比較的大きな量の電力が消費され得る。この傾向は、ＳＢＬ（シールド・ビット・ライン）アーキテクチャと比較すると、ＡＢＬ（オール・ビット・ライン）アーキテクチャが使用されるときに増大され得る。それ故、（単一）メモリブロックもしくはページのサイズが増加するにつれて、３次元（３Ｄ）メモリデバイスの場合のように、メモリ動作がその上で行われるメモリブロックまたはページ内のメモリセルの数もまた同時に増加するので、電流消費または寄生漏れ電流は、メモリ動作が行われるときに増加する。これは、大きな電流消費もしくは寄生漏れを支えるために追加的または代替的な電源をメモリデバイスに供給する必要性を結果としてもたらし得る。

加えて、例えばメモリコントローラによって、既存の技術に従って形成されたメモリデバイスと動作可能に通信するホストが、メモリデバイスのページサイズよりも小さな単位でデータを処理し得る。それ故、従来のメモリデバイスは、ページデータの全てが、プログラミングの前にページバッファ内に埋められることを要求し得る。

例えば、メモリデバイスがＮＡＮＤメモリを備えるとき、ＮＡＮＤメモリのページサイズが十六（１６）ＫＢである間に、ホストは、四（４）キロバイト（ＫＢ）単位でデータを処理し得る。この場合において、メモリコントローラが、十六（１６）ＫＢ単位でＮＡＮＤメモリにデータを伝送するまたはＮＡＮＤメモリからデータを受信する間に、ホストは、ページバッファによって四（４）ＫＢ単位でＮＡＮＤメモリを制御するメモリコントローラにデータを伝送し得るあるいはそのメモリコントローラからデータを受信し得る。それ故、メモリコントローラは、（受信した）データの総サイズが、それをＮＡＮＤメモリにプログラミングする前に十六（１６）ＫＢになるまで、ホストから受信したデータを待って詰める必要性があり得る。関連するページのいくつかの部分が埋められない場合には、埋められない部分は、ブロック内にプログラムされたデータの全てを除去するためにブロック全体をまず消去させること無く、後の時間にプログラムされることができない。これは、望ましくない性能、例えば、上記したように、遅いプログラミング速度および大きな電流消費または寄生漏れ電流などを結果としてもたらし得る。

種々の実施形態に係る、メモリセルを備えるメモリアレイを有するメモリデバイスのブロック図を示す。 種々の実施形態に係る、３Ｄ ＮＡＮＤメモリデバイスの形態にある図１のメモリアレイの概略図を示す。 種々の実施形態に係る、Ｘ−Ｘ’方向における図２の３Ｄ ＮＡＮＤメモリデバイスの断面図を示す。 種々の実施形態に係る、Ｙ−Ｙ’方向における図２の３Ｄ ＮＡＮＤメモリデバイスの断面図を示す。 種々の実施形態に係る、図２の３Ｄ ＮＡＮＤメモリデバイスの上面図を示す。 種々の実施形態に係る、列アドレスと、タイルグループの形態にある部分的なページとの間のマッピングのための回路例を示す。 種々の実施形態に係る、列アドレスと、タイルグループ集合の形態にある部分的なページとの間のマッピングのためのスキーム例を示す。 種々の実施形態に係る、ページ上でプログラム動作を行う方法を例示するフローチャートを示す。 種々の実施形態に係る、ページ上でメモリ動作を行う方法を例示するフローチャートを示す。 種々の実施形態に係る、ページ上でメモリ動作を行う方法を例示するフローチャートを示す。

後に続く記載は、発明の主題を具体化する例示的な装置（回路、デバイス、構造、システム、および同様のもの）ならびに方法（例えば、プロセス、プロトコル、シーケンス、技法、および技術）を含む。以下の記載において、説明の目的のために、多数の具体的な詳細が、発明の主題の種々の実施形態の理解をもたらすために規定される。しかしながら、発明の主題の種々の実施形態が、これらの具体的な詳細を用いずに実施され得ることは、当業者に明らかであろう。更に、周知の装置および方法は、種々の実施形態の記載を分かりにくくしないように詳細には示されていない。

本明細書において使用される際、用語「または」は、包括的もしくは排他的な意味に解釈され得る。更に、以下に記述される種々の実施形態は、主として、マルチレベルのセルメモリデバイスに焦点を合わせ得るが、実施形態は、単に、開示の明確さのために与えられるものにすぎず、それ故、一般に、ＮＡＮＤまたはＮＯＲメモリデバイスの特定の形態における装置に、あるいはメモリデバイスさえにも限定されるものではない。主題への導入として、いくつかの実施形態が、以下の段落において簡潔におよび一般的に記載されることになり、次いで、より詳細な記載が、図面を参照にして、後に続くことになる。

上記した問題のいくつか、ならびに他のことを解決するために、本明細書に記載される種々の実施形態は、メモリブロック内の各ページをそれの複数の部分的なページに分割すること（例えば、分解すること、分けること等）を提案する。単一ページにおける部分的なページは、選択された部分的なページに対応するメモリセル上でメモリ動作を行うために他の部分的なページから独立して選択され（例えば、制御され）得、一方で、選択されない部分的なページに対応するメモリセル上でメモリ動作を行うことをやめる。

種々の実施形態において、例えば、本明細書において記載される装置は、メモリセルの複数のストリングであって、アクセスラインおよびデータラインがストリングによって共有される、複数のストリングを含むメモリブロックを備え得る。ストリングのそれぞれは、複数のティアに形成されたメモリセルを備え得る。

アクセスラインのそれぞれは、複数のティアのそれぞれのティアに対応するメモリセルに結合され得る。それぞれのティアの少なくとも一部に対応するメモリセルは、メモリブロックの複数のページのそれぞれのページを備え得る。

データラインは、複数のサブセットのデータラインを備え得る。各サブセットのデータラインは、それぞれのページの複数の部分的なページのそれぞれの部分的なページにマッピングされ得る。各部分的なページは、例えば、それのメモリセルに関してメモリ動作を行うために、他の部分的なページから独立して選択可能であり得る。これらの機構を組み込む種々の実施形態に関するより多くの情報は、次に、図１〜９に関して記載されることになる。

図１は、メモリデバイス１００の形態にある装置のブロック図を示す。メモリデバイス１００は、ある実施形態に係る複数のメモリセル１０３を有するメモリアレイ１０２を含む。メモリセル１０３は、アクセスライン１０４（例えば、信号ＷＬ０からＷＬｍを伝えるためのワードライン）および第１のデータライン１０６（例えば、信号ＢＬ０からＢＬｎを伝えるためのビットライン）と共に、行と列に配列され得る。メモリデバイス１００は、アクセスライン１０４および第１のデータライン１０６を使用して、データをメモリセル１０３に転送することならびにメモリセル１０３から転送することができる。行デコーダ１０７および列デコーダ１０８は、アドレスライン１０９上でアドレス信号Ａ０からＡＸを復号して、メモリセル１０３のうちのどれがアクセスされることになるかを決定する。

センス回路、例えばセンス増幅回路１１５などは、第１のデータライン１０６上の信号の形態にあるメモリセル１０３から読み取られたデータの値を決定するように動作する。センス増幅回路１１５はまた、第１のデータライン１０６上の信号を使用して、メモリセル１０３に書き込まれることになるデータの値を決定することができる。

メモリデバイス１００は、メモリアレイ１０２とＩ／Ｏライン１０５との間のデータの値を転送するための回路、例えば入出力（Ｉ／Ｏ）回路１１７などを含むように更に図示される。Ｉ／Ｏライン１０５上の信号ＤＱ０からＤＱＮは、メモリセル１０３から読み取られたデータの値、またはメモリセル１０３に書き込まれることになるデータの値を表わすことができる。Ｉ／Ｏライン１０５は、メモリデバイス１００が存在するパッケージ上で、メモリデバイス１００内にノード（あるいは代替的に、ピン、半田ボール、もしくは他の相互接続技術、例えば、崩壊制御チップ接続（ｃｏｎｔｒｏｌｌｅｄ ｃｏｌｌａｐｓｅ ｃｈｉｐ ｃｏｎｎｅｃｔｉｏｎ：Ｃ４）、またはフリップチップアタッチ（ＦＣＡ）など）を含むことができる。メモリデバイス１００の外部の他のデバイス（例えば、図１には示されないメモリコントローラもしくはプロセッサ）は、Ｉ／Ｏライン１０５、アドレスライン１０９、または制御ライン１２０を通してメモリデバイス１００と通信することができる。

メモリデバイス１００は、メモリ動作、例えば、メモリセル１０３の選択されたものからデータの値を読み取るための読み取り動作、およびメモリセル１０３の選択されたものにデータをプログラムするための（例えば、書き込むための）（書き込み動作としても呼ばれる）プログラミング動作などを行うことができる。メモリデバイス１００はまた、メモリセル１０３のいくつかまたは全てからデータをクリアするためのメモリ消去動作を行うことができる。

メモリ制御ユニット１１８は、制御ライン１２０上の信号の電気状態上の信号に基づいて、メモリセル１０３上で行われることになるメモリ動作を制御する。制御ライン１２０上の信号の実施例は、メモリデバイス１００が、どの動作（例えば、プログラミングまたは読み取り動作）を行うことができるかあるいは行うべきであるかを示すための１つ以上のクロック信号および他の信号を含むことができる。メモリデバイス１００の外部の他のデバイス（例えば、プロセッサまたは外部メモリコントローラ）は、制御ライン１２０上の制御信号の値を制御することができる。制御ライン１２０上の信号の値の特定の組み合わせは、対応するメモリ動作（例えば、プログラム、読み取り、もしくは消去動作）をメモリデバイス１００に行わせ得るコマンド（例えば、プログラミングまたは読み取りコマンド）を作ることができる。

本明細書に記述される種々の実施形態は、理解の容易さのために、シングルビットメモリ記憶概念に関する実施例を使用するが、発明の主題は、多数のマルチビットスキームにも同様に適用され得る。例えば、メモリセル１０３のそれぞれが、例えば、小数ビットの値、単一ビットの値、または例えば２、３、４、もしくはそれ以上の数のビットなどの複数ビットの値を表わすために、少なくとも２つのデータ状態の異なるものにプログラムされ得る。

例えば、メモリセル１０３のそれぞれが、単一ビットにある「０」または「１」の２進値を表わすために、２つのデータ状態の１つにプログラムされ得る。そのようなセルは、シングルレベルセル（ＳＬＣ）と呼ばれることがある。

別の実施例では、メモリセル１０３のそれぞれが、例えば、複数ビットの値、例えば、２ビットの場合の４つの可能な値「００」、「０１」、「１０」および「１１」のうちの１つ、３ビットの場合の８つの可能な値「０００」、「００１」、「０１０」、「０１１」、「１００」、「１０１」、「１１０」および「１１１」のうちの１つ、またはより大きな数の複数ビットの場合の別の組の値のうちの１つなどを表わすために、３つ以上のデータ状態のうちの１つにプログラムされ得る。３つ以上のデータ状態の１つにプログラムされ得るセルは、マルチレベルセル（ＭＬＣ）として呼ばれることがある。これらの種類のセル上の種々の動作が、下記により詳細に記述される。

メモリデバイス１００は、第１の供給ライン１３０と第２の供給ライン１３２上で、それぞれ、供給電圧信号ＶｃｃおよびＶｓｓを含む、供給電圧を受信することができる。供給電圧信号Ｖｓｓは、例えば、（例えば、約０ボルトの値を有する）接地電位にあり得る。供給電圧信号Ｖｃｃは、例えばバッテリまたは交流−直流（ＡＣ−ＤＣ）コンバータ回路（図１には示されない）などの外部電源からメモリデバイス１００に供給される外部電圧を含むことができる。

メモリデバイス１００は、セレクタ（例えば、選択回路）１４０、ページバッファ１４２、および入出力（Ｉ／Ｏ）回路１１７を含むように更に示される。セレクタ１４０は、Ｉ／Ｏ回路１１７経由で、信号ＣＳＥＬ１からＣＳＥＬｎに応答して、メモリセル１０３から読み取られることになるまたはメモリセル１０３にプログラムされることになるデータの値を表わすことができる第１のデータライン１０６および第２のデータライン１１３上の信号を選択することができる。列デコーダ１０８は、アドレスライン１０９上のアドレス信号Ａ０からＡＸに基づいて、信号ＣＳＥＬ１からＣＳＥＬｎを選択的に作動することができる。セレクタ１４０は、読み取りおよびプログラミング動作の間にメモリアレイ１０２とＩ／Ｏ回路１１７との間の通信を提供するために、第１のデータライン１０６と第２のデータライン１１３上の信号を選択することができる。ページバッファ１４２は、ホストなどの外部デバイスから受信されたデータを、それがメモリアレイ１０２の関連する部分（例えば、メモリセル１０３）にプログラムされる前に記憶し得るか、あるいは、メモリアレイ１０２から読み取られたデータを、それが外部デバイス（例えば、ホスト）に伝送される前に記憶し得る。

電力（例えば、Ｖｃｃ１３０、Ｖｓｓ１３２、またはその両方）がメモリデバイス１００から遮断されるときに、メモリセル１０３がその中に記憶されたデータを保持することができるように、メモリデバイス１００は不揮発性メモリデバイスを含み得、メモリセル１０３は不揮発性メモリセルを含むことができる。

メモリセル１０３のそれぞれは、材料を有するメモリ素子を含むことができ、それの少なくとも一部は、（例えば、浮遊ゲートまたは電荷捕獲などのような電荷蓄積構造上の対応する量の電荷を蓄積することによって、あるいは、対応する抵抗値にプログラムされることによって）、所望のデータ状態にプログラムされ得る。それ故、異なるデータ状態は、メモリセル１０３のそれぞれにプログラムされたデータの異なる値を表わすことができる。

メモリデバイス１００は、それが、メモリセル１０３の１つ以上の選択されたものにプログラムされることになるプログラミングコマンドおよびデータの値を（例えば、外部プロセッサまたはメモリコントローラから）受信するときに、プログラミング動作を行うことができる。データの値に基づいて、メモリデバイス１００は、その中に記憶されることになるデータの値を表わすために、選択されたメモリセルを適切なデータ状態にプログラムすることができる。

当業者は、メモリデバイス１００が、他の構成要素であって、それらのうちの少なくともいくつかが本明細書に記述される、他の構成要素を含み得ることを認識し得る。しかしながら、これらの構成要素のいくつかは、記載される種々の実施形態を分かりにくくしないように、必ずしも図面に示されない。メモリデバイス１００は、デバイスとメモリセルを含み得、本明細書において記述される種々の他の図面や実施形態を参照にして以下に記載されるものに類似するまたはそれと同一であるメモリ動作（例えば、プログラミングおよび消去動作）を使用して動作し得る。

図２は、種々の実施形態に係る、３Ｄ ＮＡＮＤメモリデバイス２００の形態にあるメモリアレイ（例えば、メモリアレイ１０２）のブロック図を示す。図２を参照にすると、３Ｄ ＮＡＮＤメモリデバイス２００は、メモリセルの複数のストリングを備え得る。種々の実施形態において、第１の（例えば、Ｚ−Ｚ’）方向において、メモリセルの各ストリングは、例えば３２個のティア（例えば、Ｔｉｅｒ０〜Ｔｉｅｒ３１）の１つに対応する各メモリセルと互いの上に積み重ねられた、例えば３２個のメモリセルを備え得る。それぞれのストリングのメモリセルは、共通チャネル領域、例えば、半導体材料（例えば、ポリシリコン）のそれぞれのピラーであって、それについてメモリセルのストリングが形成される、それぞれのピラーに形成されたものなどを共有し得る。

種々の実施形態において、第２の（例えば、Ｘ−Ｘ’）方向において、複数のストリングの、例えば１６個の第１のグループの、各第１のグループは、複数（例えば、３２個）のアクセスライン（ＷＬ）を共有する例えば８個のストリングを備え得る。（以下に「グローバル制御ゲート（ＣＧ）ライン」と交換可能に使用される）複数のアクセスラインのそれぞれは、第１のグループの対応する１つの各ストリングの複数のティアのそれぞれのティアに対応するメモリセルを結合（例えば、電気的にまたはそうではない場合には動作可能に接続）し得る。同じアクセスラインに結合された（および、それ故、同じティアに対応する）メモリセルは、各メモリセルが、２ビットのデータを記憶することができるＭＬＣを備えるときに、例えば２個のページ、例えばＰ０／Ｐ３２、Ｐ１／Ｐ３３、Ｐ２／Ｐ３４などに、論理的にグループ化され得る。

種々の実施形態において、第３の（例えば、Ｙ−Ｙ’）方向において、複数のストリングの例えば８個の第２のグループの、各第２のグループは、例えば８個のデータライン（ＢＬ）の対応する１つに結合された１６個のストリングを備え得る。一実施形態において、ＣＧドライバのレイアウト制限に起因して、例えば、ストリングの各第２のグループの（例えば、１６個の）ストリングのそれぞれのティアに対応する（例えば、１６個の）メモリセルのＣＧは、図２において上部の（点線の）矩形によって示されるように、それぞれのプレートとして物理的に結合され得る。同様に、ストリングの各第２のグループの（例えば、１６個の）ストリングのソース選択ゲート（ＳＧＳ）は、図２において下部の（点線の）矩形によって示されるように、それぞれのプレートとして物理的に結合され得る。そのようなシナリオにおいて、例えば、３Ｄ ＮＡＮＤメモリデバイス２００のメモリアレイのサイズは、例えば、１６個のメモリブロックを含み得、また、１，０２４ページおよび合計で約１６ＭＢ（例えば、１６ＷＬ×３２ティア×２ビット＝１，０２４ページ／ブロック、ブロックサイズ＝１，０２４ページ×１６ＫＢ／ページ＝１６ＭＢ）を備え得る。特定の数が、説明と明確さのために使用されるが、当業者に知られるように、ストリング、ティア、アクセスライン、データライン、第１のグループ、第２のグループまたはページの数は、図２に示されるものよりも大きくてもよいし、あるいは小さくてもよい。また、図２に概略的に示されたメモリセルの各ストリングは、種々の実施形態において、第２の（例えば、Ｘ−Ｘ’）または第３の（例えば、Ｙ−Ｙ’）方向における複数のストリングを表わし得ることに留意する。

図３は、Ｘ−Ｘ’方向における図２の３Ｄ ＮＡＮＤメモリデバイス２００の（選択された）メモリブロック３００の断面図を示すが、この実施形態では、例えば、図２に関して記載したストリングの１６個の第１のグループの１つにおけるメモリセルの１５個のストリングを含む。メモリブロック３００の複数のストリングは、複数（例えば、３個）の「サブセット」３１０、３２０、３３０に分割され得、各サブセットがメモリブロック３００の「部分的なブロック」を備える。複数の（例えば、３２個（３２）のティアのそれぞれのティアに対応するメモリセルは、（少なくとも）ページ（例えば、ページ３９０）を備え得る。各ページ（例えば、ページ３９０）は、複数（例えば、３個）の部分的なページ（例えば、部分的なページ３９２〜３９６）を備え得、各部分的なページが、複数の部分的なブロックのそれぞれの１つに対応するとともに複数のティアのそれぞれのティアに対応するメモリセルを備える。

種々の実施形態において、各部分的なページ（例えば、部分的なページ３９２、３９４または３９６）は、タイルを備え得、および、他の部分的なページ（例えば、タイル）から独立して選択可能であり（例えば、バイアスされ）得る。そのような場合において、例えば、部分的なブロック３１０〜３３０のそれぞれは、例えば、タイル列_ｉ、タイル列_ｊおよびタイル列_ｋなどのタイル列を備え得、各タイル列が、複数のティア（例えば、Ｔｉｅｒ０〜Ｔｉｅｒ３１）に対応するタイルの集合（例えば、組）を備える。種々の実施形態において、メモリ（例えば、プログラム、読み取り、読み取りもしくは検証）動作は、部分的なブロック（例えば、タイル列）または部分的なページ（例えば、単一タイル）上で行われ得る。図３は、メモリブロック３００において３個の部分的なブロック（および所与のページにおける３個の部分的なページ）だけを有するように示されるが、より大きな（例えば、１６個（１６）以上の）またはより小さな（例えば、１個（１）のもしくは２個（２）の）数の部分的なブロック（および所与のページにおける部分的なページ）が、種々の実施形態に利用され得ることに留意する。

種々の実施形態において、（図３には示されないが）各メモリブロック（例えば、メモリブロック３００）、部分的なブロック（例えば、部分的なブロック３１０、３２０または３３０）、ページ（例えば、ページ３９０）、あるいは部分的なページ（例えば、部分的なページ３９２、３９４または３９６）は、第３の（例えば、Ｙ−Ｙ’）方向の方向においてメモリセルの複数のストリング（の少なくとも一部）を備え得る。

種々の実施形態において、メモリブロック３００（または３Ｄ ＮＡＮＤメモリデバイス２００における任意の他のメモリブロック）は、部分的なページを含む、複数のより小さな単位に電気的に分割され得る。

例えば、一実施形態において、複数のストリングのＳＧＤに結合され得るグローバルドレイン選択ゲート（ＳＧＤ）ライン３４０は、ローカルＳＧＤドライバ３３２、３３４、３３６の複数（例えば、３個）の対応する１つによって、複数（例えば、３個）のローカルＳＧＤライン３４２、３４４、３４６であって、各ローカルＳＧＤラインが、それぞれの部分的なブロック（例えば、タイル列）に対応する、複数のローカルＳＧＤラインに結合され得る。ローカルＳＧＤドライバ３３２〜３３６のそれぞれは、例えば、対応する部分的なブロックが他の部分的なブロックから分離されるべきであるときに、他の部分的なブロックのものと独立して対応する部分的なブロック（例えば、タイル列）のストリングのＳＧＤを同時に結合し得るか切断し得る。

同様に、複数のストリングのＳＧＳに結合され得るグローバルＳＧＳライン３６０は、複数（例えば、３個）のローカルＳＧＳドライバ３２２、３２４、３２６の対応する１つによって、複数の（例えば、３個の）ローカルＳＧＳライン３６２、３６４、３６６であって、各ローカルＳＧＳラインが、それぞれのサブセット（例えば、タイル列）に対応する、複数のローカルＳＧＳラインに結合され得る。ローカルＳＧＳドライバ３２２〜３２６のそれぞれは、例えば、他の部分的なブロックから対応する部分的なブロックを電気的に分離するために、他の部分的なブロックのものとは独立して対応する部分的なブロック（例えば、タイル列）のストリングのＳＧＳを同時に結合し得るか切断し得る。

種々の実施形態において、図２に示されるように、メモリブロック３００のストリングの複数のティアのそれぞれのティアについて、グローバルアクセスライン（例えば、グローバルＣＧライン）３５０は、各複数のストリングのそれぞれのティアに対応するメモリセルに結合され得る。各グローバルＣＧライン（例えば、グローバルＣＧライン３５０）は、複数（例えば、３個）のローカルストリングドライバ３１２、３１４および３１６の対応する１つによって、複数（例えば、３個）のローカルアクセスライン（例えば、ローカルＣＧライン）３５２、３５４、３５６に結合され得る。ローカルストリングドライバのそれぞれは、例えば、対応する部分的なブロックおよび／またはティアを他の部分的なブロックおよび／またはティアから分離するために、他の部分的なブロックおよび／または他のティアのものとは独立して、それぞれの部分的なブロックまたはティアに対応するメモリセルを同時に結合し得るか切断し得る。

種々の実施形態において、ローカルストリングドライバ３１２〜３１６のそれぞれは、電圧範囲、例えば、約２０Ｖまでをサポートするための電圧トランジスタを備え得、それのチャネル長が、約２μｍであり得、一方、メモリセル（例えば、電荷蓄積デバイス）のそれが約２０ｎｍであり得る。種々の実施形態において、ローカルストリングドライバ３１２〜３１６は、行デコーダに位置し得、行デコーダは、例えば、ＣＵＡ技術を使用してメモリアレイ（例えば、メモリアレイ１０２）の下に置かれ得る。これは、回路に必要とされる面積を削減することを可能にする。

種々の実施形態において、それぞれの部分的なブロックに対応するストリングは、ローカルソース３７２、３７４および３７６（例えば、「タイルソース」）であって、各ローカルソースが、それぞれの電源、例えばローカルソースドライバなど（図示しない）に結合される、ローカルソースの対応する１つに結合され得る。種々の実施形態において、部分的なブロックソースデコーダ（例えば、タイル列ソースデコーダ）および／または部分的なブロックドレインデコーダ（例えば、タイル列ドレインデコーダ）は、例えば外部プロセッサから、列アドレス（例えば、ストリングのためのアドレス）を受信するために、ならびに、列アドレスを使用して部分的なブロックのローカルソース（例えば、タイルソース）、ローカルＳＧＳライン、および／またはローカルＳＧＤラインを選択するために、使用され得る。ローカルソースドライバのそれぞれは、対応する部分的なブロックが、他の部分的なブロックから分離されるべきであるときに、対応する部分的なブロックのストリングのソースを、他の部分的なブロックのものとは独立して、同時に結合し得るか切断し得る。

図４は、種々の実施形態に係る、Ｙ−Ｙ’方向における図２の３Ｄ ＮＡＮＤメモリデバイス２００のメモリブロック４００の断面図を示す。図４を参照にすると、描写されたメモリブロックの断面４００は、（ラインＹＹ’として示される）同じデータラインに結合されるメモリセルであって、例えば、図２に関して記載したストリングの８個の第２のグループの１つに対応し得る、メモリセルの複数（例えば、１６個）のストリングを備え得る。図２に関して記したように、種々の実施形態において、それぞれのティアの各メモリセルは、同じプレート（例えば、プレートＣＧ０〜ＣＧ３１の１つ）に結合され得る。同様に、複数のストリングの（例えば、１６個の）ＳＧＳは、同じＳＧＳプレートに結合され得る。種々の実施形態において、複数のストリングのＳＧＤ（例えば、ＳＧＤ０〜ＳＧＤ１５）のそれぞれは、互いから分離され得る。種々の実施形態において、複数のストリングは、（共有された）ソース４１０に結合され得る。

図５は、図２の３Ｄ ＮＡＮＤメモリデバイス２００の上面図５００を示すが、この実施形態では、ブロック０〜ブロック２，０４７およびリザーブされたブロック「ＲＳＶ」を含む、２，０４９個のブロック（例えば、それぞれが、メモリブロック、例えばメモリブロック３００などに対応する）を含み、各ページ（例えば、ページ５１０）が、１６個の部分的なページ（例えば、部分的なページ５１２〜５４２）を含む。各ページは、例えば、約１６，３８４バイト（例えば、約１６ＫＢ）に対応するメモリセルを備え得る。上記したように、例えば、図３に関して、各部分的なページは、（単一）タイルに対応し得、各タイルは、メモリ動作のために他のタイルから独立して選択可能であり得る。

種々の実施形態において、複数（例えば、２個または４個）のタイルが、タイルグループを形成するように組み合わされ得る。タイルグループ構造は、例えば、メモリ動作のためのいくつかのタイルグループを選択することによって、および、メモリブロックまたはその中のページ内の他のタイルグループ上のメモリ動作を行うことをやめることによって、メモリブロック（例えば、メモリブロック３００）の一部のメモリ動作を行うために使用され得る。そのようなシナリオにおいて、メモリアレイは、各ページ（例えば、ページ５１０）が、複数の部分的なページ、例えば、図５における（大きな矩形であって、それぞれが、点線の垂直線によって分離される２つの小さな矩形を囲む、大きな矩形によって表わされる）部分的なページ５１０〜５４２などを備え得るように、ならびに各部分的なページが、複数（例えば、２個）のタイルを備えるタイルグループに対応し得るように、実施され（例えば、設計され）得る。それ故、例えば、ブロック（例えば、ブロック０〜ブロック２，０４７またはブロック「ＲＳＶ」）の１つに対応するとともに、複数の（例えば、３２個（３２）のティアの所与のティアに対応する各ページ（例えば、ページ５１０）は、設計上の選択に従って、図５において点線によって示されるように、合計で３２個（３２）のタイル）の１６個（１６）のタイルグループを備え得る。

図６は、種々の実施形態に係る、部分的なページ（例えば、タイルグループ）とメモリ（例えば、列）アドレスとの間のマッピングのための回路例６００を示す。例えば、メモリアレイ６１０（例えば、３Ｄ＿ＮＡＮＤメモリデバイス２００）の複数のタイルグループＴＧ０〜ＴＧ７のそれぞれは、列アドレスの特定範囲を予め割り当てられ（例えば、予めマッピングされ）得る。メモリ（例えば、プログラム）動作のための要求が、関連するメモリコントローラ（例えば、メモリ制御ユニット１１８）において受信されるとき、タイルグループＴＧ０〜ＴＧ７のうちの対応する１つ以上が、複数の選択／制御回路６２０（例えば、行デコーダ１０７、列デコーダ１０８、および／またはセレクタ１４０）の対応する１つ以上から許可信号に応じて選択され得る。

図６は、メモリアレイ６１０の列アドレスが、８個のタイルグループＴＧ０〜ＴＧ７にマッピングし得る実施形態に関して説明されるが、他の実施形態が可能であり得ることに留意する。例えば、図５を参照にすると、各ブロック（およびそれの各ページ）が１６個（１６）のタイルグループ（例えば、部分的なページ５１２〜５４２）に分割されるメモリアレイの場合において、メモリアレイの列アドレス全体は、１６個（１６）の範囲にマッピングし得る。

種々の実施形態において、例えば、メモリ（例えば、プログラム）動作と関連する（例えば、書き込み）データは、タイルグループサイズ（例えば、境界）に基づいて、複数の部分に分割され得る。データの複数の部分のそれぞれは、複数のタイルグループＴＧ０〜ＴＧ７のうちの対応する１つにマッピングされ得る。マッピングが少なくとも部分的に行われるように、対応するタイルグループが、順次的または同時に選択され得、データのそれぞれの（マッピングされた）部分に関してメモリ動作を行う。各タイルグループが他のタイルグループから独立して選択可能であるので、それぞれのタイルグループ上のメモリ動作は、他の（選択されない）タイルグループに記憶されるデータのインテグリティに影響を及ぼすこと無く、独立して行われ得る。メモリデバイス（例えば、メモリアレイ２００）の各タイルのサイズは、メモリデバイスが設計されるときに物理的に決定され得る。それ故、複数（例えば、２個、４個または８個など）のタイルを（単一）タイルグループとしてグループ化する能力、および他のタイルグループから独立して各タイルグループを選択する能力は、メモリデバイスの柔軟性が、メモリデバイスと他のデバイス（例えば、メモリ制御ユニット１１８または外部プロセッサ）との間の種々の（例えば、データ転送）仕様に適応することを可能にする。図６は、各タイルグループのサイズが約１（１）ＫＢ（例えば、１，０２４バイト）を含む実施例を示すが、回路６００は、より大きなまたは小さなタイルグループサイズのマッピングのために使用されてもよい。

種々の実施形態において、タイルまたはタイルグループサイズは、メモリ動作のための最小ページ粒度を決定し得る。タイルまたはタイルグループサイズは、ページサイズ、タイルグループの数、各タイルグループにおけるタイルの数、予備領域サイズなどに少なくとも部分的に基づいて、決定され得る。（例えば、ＮＡＮＤ）ページサイズが、（常備ページ領域のための）約Ｘバイトに足して（予備ページ領域のための）Ｙバイトである場合には、タイルグループサイズは、約（Ｘ＋Ｙ）／（あるページにおけるタイルグループの数）であり得る。例えば、Ｘの値が約１６，３８４バイト（例えば、約１６ＫＢ）である場合において、Ｙの値が約２，２０８バイトであり、ページ毎のタイルグループの数が１６個（１６）である場合には、タイルグループサイズは、約（１６，３８４＋２，２０８）／１６＝約１，１６２バイトであるように計算され得る。そのような場合において、タイルサイズは、各タイルグループにおいて組み合わされるタイルの数でタイルグループサイズを割ることによって計算され得る。それ故、上記実施例を続けて、２個のタイルが各タイルグループにおいて組み合わされる場合には、タイルサイズは、約１，１６２／２＝約５８１バイトであり得る。この実施例において、各タイルグループが、他のタイルグループとは独立してプログラムされ得、読み取られ得、消去され得、あるいは検証され得るので、（例えば、ＮＡＮＤ）ページは、一度にわずか１つのタイルグループだけ、１６個（１６）のステップまでプログラムされ得る。各時間におけるタイルグループのプログラミングは、他の（例えば、選択されないまたは作動されない）タイルグループに記憶されたデータが影響を及ぼされないままにし得る。

したがって、種々の実施形態に係る３Ｄ ＮＡＮＤメモリの下で、（例えば、ＭＬＣ）ページ内の列アドレス（例えば、バイト位置）が、他のタイルグループから独立して選択可能であるページに対応する複数のタイルグループにマッピングされるので、ページがプログラムされ得る時間の数は、１つ（１）より大きい可能性がある。例えば、タイルまたはタイルグループ構造は既存のメモリに無いので、これは、既存のＮＡＮＤメモリ設計においてサポートされない。既存のＮＡＮＤメモリのページは、１回だけプログラムされ得、前のプログラム動作においてプログラムされないページのプログラミング部分は、現在のところ、そのページを含むメモリブロック全体の消去を要求する。

種々の実施形態において、タイルグループは、例えばタイルグループ毎に帯域幅を調整するために、集められ（例えば、共に集約されまたは組み合わされ）得る。そのような場合において、列アドレス範囲は、共に集められたタイルグループの数によって分割され得る。タイルグループ集合の複数の実施例が、表１に関して以下に提供される。これらの実施例の場合、１６個（１６）のタイルグループが所与のページにあり、ページサイズが約Ｎバイト（例えば、約１８，５９２バイト、例えばページ領域の約１６ＫＢに足して予備領域の約２，２０８バイトなど）であることが想定される。また、タイルグループ毎の帯域幅が、約＝Ｘ ＭＴ／ｓ（例えば、４００ＭＴ／ｓ）であることが想定される。

種々の実施形態において、上記にリスト化されたまたは他の集合構成の１つは、設計の好みに応じて、所与の時間に３Ｄ ＮＡＮＤメモリ内の実施のために選択され得る。そのような選択は、タイルグループ毎の帯域幅とタイルグループ集合の数との間の保証されたトレードオフに少なくとも部分的に基づき得る。表１に示されるように、ページ毎の更なるタイルグループ集合（例えば、タイルグループ集合毎のより少ない数のタイルグループ）が、タイルグループ毎のより高いアクセス帯域幅を結果としてもたらし得る。タイルグループ毎のアクセス帯域幅の増加は、順に、内部データバス幅、内部バス速度、ダイサイズの増加、または電力消費もしくは寄生漏れの増加を大きくし得る。

図７は、種々の実施形態に係る、列アドレスとタイルグループ集合の形態にある部分的なページとの間のマッピングのためのスキーム例７００を示す。データは、例えば、各タイルグループにアクセスするために使用される帯域幅を減らすように、所与のタイルグループ集合における任意のタイルグループにわたって、例えばプログラムされ、そのタイルグループから読み取られ、そのタイルグループから消去され、または検証されることなどのように、スクランブル化され（例えば、アクセスされ）得る。列アドレス境界は、例えば、表１に関して上記したように、ページサイズおよびページ毎のタイルグループ集合の数によって決定され得る。図７に示されるように、例えば、ページサイズが約１８，５９２バイトである場合において、ページ毎の１個の（１）タイルグループ集合のための第１（例えば、上位）のマッピングスキーム７１０は、バイト０からバイト１８，５９１までをカバーする１個の（１）列アドレス範囲７１２を有し得る。ページ毎の２個の（２）タイルグループ集合のための第２の（例えば、中間）マッピングスキーム７２０は、それぞれが、バイト０からバイト９，２９５まで、およびバイト９，２９６からバイト１８，５９１までをそれぞれカバーする、２個の（２）列アドレス範囲７２２、７２４を有し得る。ページ毎の４個の（４）タイルグループ集合のための第３（例えば、下位）のマッピングスキーム７３０は、それぞれが、バイト０からバイト４，６４７まで、バイト４，６４８からバイト９，２９５まで、バイト９，２９６からバイト１３，９４３まで、およびバイト１３，９４４からバイト１８，５９１までをそれぞれカバーする、４個の（４）列アドレス範囲７２２、７３４、７３６、７３８を有し得る。

図７は、各タイルグループ集合が、他のタイルグループのものに連続的な（例えば、引き続く）メモリ（例えば、列）アドレスにそれぞれマッピングされる複数のタイルグループを備えることを示すが、他の配列が可能であることに留意する。例えば、第２のマッピングスキーム７２０における第１（例えば、左）のタイルグループ集合は、タイルグループ「０」、「２」「４」、「６」、「８」、「Ａ」、「Ｃ」および「Ｅ」を備え得、第２のマッピングスキーム７２０における第２（例えば、右）のタイルグループ集合は、タイルグループ「１」、「３」、「５」、「７」、「９」、「Ｂ」、「Ｄ」および「Ｆ」を備え得る。また、（例えば、連続的なアドレス範囲内の）入力（例えば、書き込み）データが、複数のデータ部分に分割される（例えば、分けられる）とき、または各データ部分が、対応するタイルグループ集合にマッピングされるとき、入力データのデータ部分は、（マッピングされる）タイルグループ集合においてタイルグループの全てに及び得る。（マッピングされる）タイルグループ集合内のタイルグループは、それらの関連する列アドレスに対して順次的または非順次的に選択され得る。他の実施形態では、（マッピングされる）タイルグループ集合内のタイルグループの選択は、例えば、各タイルグループの使用の頻度または任意の他の特定の規則などのような、非アドレス関係の態様に少なくとも部分的に基づいて決定され得る。

種々の実施形態において、データパス速度は、データスクランブル配列で考慮され得る。例えば、約１，１６２の順次バイトを１個のタイルまたは１個のタイルグループにマッピングすることは、高速データレートを維持するために必要とされる回路の量を増やし得る。いくつかのタイルまたはタイルグループは、例えば、それらを完全に独立に保つ代わりに、メモリアドレス内の位置に基づいて、共にグループ化され得る。

プログラミングのために、種々の実施形態において、所与の３Ｄ ＮＡＮＤメモリのどのタイルまたはタイルグループが、書き込まれることになるデータを有するかに関する情報が考慮され得、いくつかの実施形態において、それらのタイルまたはタイルグループだけが、プログラムされ得る。いくつかの実施形態において、ホストは、所与のページのどの部分（例えば、部分的なページ）がプログラムされていて、ページのどの部分がプログラムされていないかを知る責任があり得る。３Ｄ ＮＡＮＤメモリは、プログラム動作のためにそれの部分的なページサイズ（例えば、境界）を報告するように動作し得、それ故、ホストは、書き込みデータをそれらの境界に整列させるように書き込みデータを３Ｄ ＮＡＮＤメモリに送信することができる。

いくつかの実施形態において、プログラム動作のためのアルゴリズムが、例えば、より多くの又はより少ないタイルまたはタイルグループが作動されることに起因して、迅速にあるいは一定のレート（例えば、ランプレート）で増加するか減少するプログラム動作に適用される電圧のレートが変化すると、調整され得る。これは、ドライバに伝えられる抵抗または容量の変化を結果としてもたらし得る。この種の動作は、例えば、プログラム動作を実施するために使用されるコマンドセットの変化を回避し得る。

いくつかの実施形態において、前にプログラムされた部分を有する下位ページを読み取るときに、３Ｄ ＮＡＮＤメモリは、どのタイルまたはタイルグループが、下位ページ部分を既にプログラムさせたかをチェックするように動作し得、ならびに、前にプログラムされているタイルまたはタイルグループのための有効なデータだけを戻し得る。関連する上位ページのいくつかの部分が前にプログラムされている状態で下位ページを読み取るときに、３Ｄ ＮＡＮＤメモリは、プログラムされた上位ページを有さないタイルまたはタイルグループのためのそれの読み取りアルゴリズムを調整し得る。上位ページを読み取るときに、３Ｄ ＮＡＮＤメモリは、どのタイルが上位ページを前にプログラムさせたかを監視して、上位ページを既にプログラムさせたタイルまたはタイルグループのための有効なデータだけを戻すように動作し得る。読み取りアルゴリズムの変化はまた、これらの種類の動作が使用されるときに回避され得、それ故、データが、有効な、前にプログラムされたタイルが読み取られるときにだけホストに戻されるにもかかわらず、全タイルまたはタイルグループが、依然として読み取られ得る。

次に、図１〜７に例示されたおよび前に記載された種々の実施形態を考慮すると、装置は、メモリブロックを備え、メモリブロックが、メモリセルのストリングであって、各ストリングが複数のティアに形成されたメモリセルを備える、メモリセルのストリングと、ストリングによって共有されるアクセスラインであって、各アクセスラインが、複数のティアのそれぞれのティアに対応するメモリセルに結合されており、それぞれのティアの少なくとも一部に対応するメモリセルが、複数のページのそれぞれのページを備える、アクセスラインと、ストリングによって共有されるデータラインであって、データラインが複数のサブセットのデータラインを備え、各サブセットのデータラインが、それぞれのページの複数の部分的なページのそれぞれの部分的なページにマッピングされており、各部分的なページが、他の部分的なページから独立して選択可能である、データラインと、を備えることが分かり得る。

種々の実施形態において、複数の部分的なページのそれぞれが、タイルを備え得る。

種々の実施形態において、複数の部分的なページのそれぞれが、タイルグループを備え得る。各タイルグループが、複数のタイルを含み得る。

種々の実施形態において、複数の部分的なページのそれぞれが、タイルグループ集合を備え得る。各タイルグループ集合が、複数のタイルグループを含み得る。

種々の実施形態において、タイルグループ集合に含まれる複数のタイルグループが、数値アドレスシーケンスに従って近接して関係し得る。

種々の実施形態において、タイルグループ集合に含まれる複数のタイルグループの少なくとも１つが、数値アドレスシーケンスに従って近接して関係し得ない。

種々の実施形態において、装置は、制御ユニットであって、制御ユニットにおいて書き込みデータを書き込むためのコマンドを受信するとすぐに、書き込みデータの第１の部分が、部分的なページの第１の部分的なページにプログラムされることになるように、ならびに、書き込みデータの第２の部分が、部分的なページの第２の部分的なページにプログラムされることになるように、書き込みデータを複数のティアのそれぞれのティアのそれぞれのページにマッピングするように構成される、制御ユニットを更に備え得る。

種々の実施形態において、制御ユニットは、ブロックと関連するページバッファ（例えば、図１におけるページバッファ１４２）が埋められる前に、それぞれのページにおける書き込みデータのプログラミングをトリガするように構成され得る。

種々の実施形態において、制御ユニットは、書き込みデータの第１の部分を第１の部分的なページにプログラムするように、および、書き込みデータの第２の部分を第２の部分的なページにプログラムするように、構成され得る。書き込みデータの第２の部分のプログラミングは、第１の部分を第１の部分的なページにプログラミングした後に、かつ、メモリブロックを最初に消去すること無く、第２の部分を第２の部分的なページにプログラミングすることを含み得る。

種々の実施形態において、装置は、メモリブロックを備え得、メモリブロックが、メモリセルのストリングであって、各ストリングが、複数のティアに形成されたメモリセルを備える、メモリセルのストリングと、ストリングによって共有されるアクセスラインであって、各アクセスラインが、複数のティアのそれぞれのティアに対応するメモリセルに結合されており、メモリセルが、複数のページのそれぞれのページを備えるそれぞれのティアに対応する、アクセスラインと、ストリングによって共有されるデータラインであって、データラインが複数のサブセットのデータラインを備え、各サブセットのデータラインが、第１の部分的なページおよび第２の部分的なページを含むそれぞれのページの複数の部分的なページのそれぞれの部分的なページにマッピングされており、各部分的なページが、単一メモリ動作が第１の部分的なページおよび第２の部分的なページ上で独立して行われ得るように、他の部分的なページから独立して選択可能である、データラインと、を備える。

種々の実施形態において、装置は、サブセットのデータラインと複数の部分的なページとの間のマッピングを実施するために、配線回路（例えば、回路６００）またはルーティング論理部（例えば、メモリ制御ユニット１１８に具体化される論理部）を更に備え得る。ルーティング論理部が使用されるとき、装置は、例えば、後の時間に（例えば、メモリ動作のための要求が受信されるときに）ルーティング論理部によって、使用のためのマッピング情報を記憶するためのレジスタを更に備え得る。

種々の実施形態において、装置は、単一メモリ動作のためにデータと関連する列アドレスに基づいて、第１の部分的なページまたは第２の部分的なページのうちの少なくとも１つを選択するように構成された制御ユニットを更に備え得る。例えば、いくつかの実施形態において、第１または第２の部分的なページのうちの少なくとも１つは、列（例えば、ページ）アドレス範囲内で特定の列アドレスに入力されるデータに基づいて、サブセットのデータラインと複数の部分的なページとの間の所定のマッピング情報（例えば、関係）に応じて選択され得る。そのような場合において、一実施形態において、部分的なページは、その部分的なページのアドレス範囲内でデータを１つ以上の列アドレス位置に入力することによって（例えば、ホストによって）、選択され得る。同様に、複数の部分的なページは、それらの（複数の）部分的なページに対応する（例えば、それらの（複数の）部分的なページに予めマッピングされる）１つ以上の列アドレス範囲に入力されるデータに基づいて、選択され得る。

種々の実施形態において、装置は、数値アドレスシーケンスに従って近接して関係していない２つの部分的なページを、第１および第２の部分的なページとして、選択する制御ユニットを更に備え得る。

図８は、種々の実施形態に係る、ページ上のプログラム動作を行う方法８００を例示するフローチャートを示す。方法８００は、特に、図１〜６に示される装置を使用して実施され得る。種々の実施形態において、方法８００は、ブロック８０５において、ホスト（例えば、図２におけるメモリブロック３００を含むメモリデバイスと動作可能に通信するコンピュータまたはユーザデバイス）からデータを受信することで始まり得る。ブロック８１０において、（受信された）データは、複数のページから選択されたページ（例えば、図３におけるページ３８０）にマッピングされ得る。複数のページのそれぞれは、メモリブロック（例えば、メモリブロック３００）における複数（例えば、３２個（３２）のティアの１つに対応し得る。（選択された）ページは、第１の部分的なページ（例えば、部分的なページ３９４）および第２の部分的なページ（例えば、部分的なページ３９２）を含む複数の部分的なページ（例えば、部分的なページ３９２〜３９６）を備え得る。（選択された）ページへの（受信された）データのマッピングは、データの第１の部分を第１の部分的なページに、および、データの第２の部分を第２の部分的なページに、マッピングすることを含み得る。ブロック８１５において、データの第１の部分は、第１の部分的なページにプログラムされ得る。ブロック８２０において、データの第２の部分は、第１の部分的なページにおいてプログラムされるデータの第１の部分とは独立して、第２の部分的なページにプログラムされ得る。種々の実施形態において、（受信された）データが、ページ（例えば、ページ３８０）全体に対応するメモリ（例えば、列）アドレスにマッピングされることが決定される場合には、ページの、第１および第２の部分的なページを含む、部分的なページの全てが、同時に選択され得、プログラムされ得る。

種々の実施形態において、ホストからデータを受信することは、データを受信するページバッファが埋められる前に、第１の部分的なページのプログラミングを含むページプログラムを開始することを含み得る。

種々の実施形態において、データをページにマッピングすることは、ページのサイズおよび部分的なページの数に少なくとも部分的に基づいて、データを複数部分に分割することを含み得る。

種々の実施形態において、データをページにマッピングすることは、ページに対応する複数の部分的なページの２つの部分的なページであって、数値アドレスシーケンスに従って近接して関係している２つの部分的なページを、第１および第２の部分的なページとして、選択することを含み得る。

種々の実施形態において、データをページにマッピングすることは、ページに対応する複数の部分的なページの２つの部分的なページであって、数値アドレスシーケンスに従って近接して関係していない２つの部分的なページを、第１および第２の部分的なページとして、選択することを含み得る。例えば、一実施形態において、ページのアドレス範囲の終りに近い（例えば、第２の）部分的なページが最初に選択され得、次いで、（第２の部分的なページよりも）ページのアドレス範囲の始まりに近い他の（例えば、第１の）部分的なページが選択され得、逆の場合もまた同じである。

種々の実施形態において、データの第１の部分をプログラミングすることは、第１の部分的なページに対応する第１のセットのデータラインを作動することと、第２の部分的なページに対応する第２のセットのデータラインを含む他のデータラインを無効化することと、を含み得る。

種々の実施形態において、データの第２の部分をプログラミングすることが、第２のセットのデータラインを作動することと、第１のセットのデータラインを含む他のデータラインを無効化することと、を含み得る。

種々の実施形態において、データの第２の部分をプログラミングすることが、データの第１の部分をプログラミングした後に選択されたページを最初に消去すること無く、データの第２の部分をプログラミングすることを含み得る。

種々の実施形態において、データの第２の部分をプログラミングすることが、第１の部分的なページをプログラミングすることをやめることを含み得る。

種々の実施形態において、方法８００は、データを受信する前に、ページ内の列アドレスをページに対応する複数の部分的なページにマッピングすることを更に含み得る。

種々の実施形態において、方法８００は、ページ内の列アドレスとページに対応する複数の部分的なページとの間のマッピング関係をホストに報告することを更に含み得る。

図９は、種々の実施形態に係る、部分的なページ上でメモリ動作を行う方法９００を例示するフローチャートを示す。方法９００は、メモリブロック（例えば、メモリブロック３００）であって、複数のページを備えるメモリブロックを含むものなどのような、図１〜６に示される装置を使用して実施され得る。複数のページの各ページは、複数（例えば、３２個（３２）のティアの１つに対応し得、各ページ（例えば、ページ３８０）は、第１の部分的なページ（例えば、部分的なページ３９４）および第２の部分的なページ（例えば、部分的なページ３９２）を含む複数の部分的なページ（例えば、部分的なページ３９２〜３９６）を備え得る。種々の実施形態において、方法９００は、ブロック９０５において、例えば、メモリブロック（例えば、メモリブロック３００）を含むメモリデバイスに動作可能に結合されるホストから、メモリ動作のための要求を受信することで始まり得る。ブロック９１０において、ページは、対象ページ（例えば、ページ３８０）として複数のページから選択され得る。ブロック９１５において、対象ページの第１の部分的なページ（例えば、部分的なページ３９４）を含む１つ以上の部分的なページが、メモリ動作を行うために選択され得る。ブロック９２０において、対象ページの第２の部分的なページ（例えば、部分的なページ３９２）を含む１つ以上の追加的な部分的なページが、第１の部分的なページ（例えば、部分的なページ３９４）を含む１つ以上の部分的なページであって、それの上でメモリ動作が前に行われている、１つ以上の部分的なページとは独立してメモリ動作を行うために選択され得る。

図１０は、種々の実施形態に係る、ページ上のプログラム動作を行う方法１，０００を例示するフローチャートを示す。方法１，０００は、特に、図１〜６に示される装置を使用して実施され得る。種々の実施形態において、方法１，０００は、ブロック１，００５で、メモリデバイスにおいて（例えば、３Ｄ ＮＡＮＤメモリデバイス２００）、ホスト（例えば、３Ｄ ＮＡＮＤメモリデバイス２００と動作可能に通信するコンピュータまたはユーザデバイス）からデータの第１の部分的なページを受信することで始まり得る。ブロック１，０１０において、データの（受信された）第１の部分的なページが、複数のページから選択される選択されたページ（例えば、図３におけるページ３８０）のメモリセルの第１のグループにプログラムされ得る。ブロック１，０１５において、データの第２の部分的なページが、データの第１の部分的なページが選択されたページのメモリセルの第１のグループにプログラムされた後に、メモリデバイスにおいて受信され得る。ブロック１，０２０において、データの（受信された）第２の部分的なページが、特定のページを最初に消去すること無く、またはプログラムされたデータの第１の部分的なページを選択されたページのメモリセルの第１のグループに再びプログラミングすること無く、選択されたページのメモリセルの第２のグループにプログラムされ得る。

種々の実施形態において、データの第１および第２の部分的なページが、同じデータレートで受信され得る。すなわち、データレートは、ホストとメモリデバイスとの間の所与のデータセットの転送全体にわたって維持され得る。

種々の実施形態において、ホストは、選択されたページのどの部分的なページが既にプログラムされているかを追跡し得る。

種々の実施形態において、メモリデバイスは、選択されたページのどの部分的なページが既にプログラムされているかを追跡することをやめ得る。

種々の実施形態において、選択されたページの部分的なページであって、書き込まれる必要があるデータをそれらの中に有する、部分的なページだけが、プログラムされ得る。選択されたページの部分的なページであって、書き込まれることになるデータがそれに対してマッピングされない、部分的なページが、プログラムされることをやめさせられ得る。

種々の実施形態において、部分的なページのプログラミングサイズが、例えばメモリデバイスから、ホストに報告され得る。

種々の実施形態において、プログラミングアルゴリズムは、例えば、データの第１または第２の部分的なページのプログラミングの間に、ランプレートが変化すると、調整され得る。

種々の実施形態において、下位ページのある部分だけがプログラムされる状態で、選択されたページの下位ページを読み取るときに、読み取りデータは、プログラムされている部分的なページについてだけ戻され得る。

種々の実施形態において、上位ページのある部分だけがプログラムされる状態で、選択されたページの下位ページを読み取るときに、読み取りアルゴリズムは、それらの上位ページをプログラムさせていない選択されたページのメモリセルを読み取るために調整され得る。

種々の実施形態において、選択されたページの上位ページを読み取るときに、読み取りデータは、それらの上位ページをプログラムさせた部分的なページについてだけ戻され得る。

種々の実施形態において、選択されたページの全てのメモリセルが読み取られ得、データは、有効な、プログラムされた部分的なページについてだけホストに戻され得る。

種々の実施形態において、本明細書に開示された各メモリ動作は、プログラム動作、読み取り動作、検証動作、または消去動作を含み得る。複数の部分的なページのそれぞれは、少なくとも１つのタイルを備え得る。

要約すれば、部分的なページメモリ動作のための装置および方法が、本明細書に開示される。本明細書に開示される種々の実施形態によれば、部分的なページメモリ動作が、セル毎に１つ（１）以上のビットを記憶するマルチレベルセルを備えるＮＡＮＤメモリデバイス内で実施され得る。大きなＮＡＮＤページサイズ（例えば、１６ＫＢ）が、いくつかの（例えば、２個の（２））プレーンを用いてサポートされ得る。これらの動作は、ページの使用量を追跡することがホストによって監視され得るので、ＮＡＮＤメモリがページのどの（複数の）部分が既にプログラムされているかを追跡する必要がないように、実施され得る。プログラミング動作は、例えば、ページのより小さな部分（例えば、部分的なページ、例えばタイル、タイルグループまたはタイルグループ集合など）をプログラミングするときに、より少ない電力を消費し得る。類似の機構が、修正されたコマンドのいくつかを用いて、部分的なページの読み取りまたは検証、あるいは部分的なブロックの消去に適用され得る。それ故、ライトアンプリフィケーション（書き込み増幅）が低減され得、システムブロック管理アルゴリズム、例えばガベージコレクションなどが簡易化され得る。

図１〜１０に関して記載した装置、方法および信号の例示は、本明細書に記載した構造や機能を利用し得る装置、信号、または方法の全ての要素および特徴の完全な記載としてではなくて、種々の実施形態の構造や機能の一般的な理解をもたらすことが意図される。

種々の実施形態の新規の装置および方法は、コンピュータに使用される電子回路、通信や信号処理回路、シングルもしくはマルチプロセッサモジュール、単一もしくは複数の埋め込み型プロセッサ、マルチコアプロセッサ、データスイッチ、およびマルチレイヤ、マルチチップモジュールを含む特定用途向けモジュールを備え得、ならびに／あるいはそれらに含まれ得る。そのような装置および方法は、さまざまな電子システム内のサブ構成要素、例えば、テレビ、携帯電話（例えば、スマートホン）、パーソナルコンピュータ（例えば、ラップトップコンピュータ、デスクトップコンピュータ、手持ち式コンピュータ、タブレットコンピュータ等）、ワークステーション、ラジオ、ビデオプレイヤ、オーディオプレイヤ（例えば、ＭＰ３（Ｍｏｔｉｏｎ Ｐｉｃｔｕｒｅ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ、Ａｕｄｉｏ Ｌａｙｅｒ ３）プレイヤ）、伝達物（ｖｅｈｉｃｌｅ）、医療デバイス（例えば、心臓モニタ、血圧モニタ等）、セットトップボックスおよび他のものなどとして更に含まれ得る。

本明細書の一部を成す添付の図面は、例示として、また、限定するものとしてではなく、主題がそれにおいて実施され得る特定の実施形態を図示する。例示される実施形態は、十分に詳細に記載されており、当業者が、本明細書に開示された教示を実践することを可能にする。他の実施形態は、構造的および論理的置換ならびに変更が、この開示の範囲から逸脱すること無くなされ得るように、そこから利用され得、導き出され得る。従って、この発明を実施するための形態は、限定する意味に取られるのではなくて、種々の実施形態の範囲は、添付の特許請求の範囲と、そのような特許請求の範囲に権利を与えられる等価物の全範囲とによってのみ定義される。

発明の主題のそのような実施形態は、単に便宜のために、ならびに、２つ以上が実際に開示される場合に、この出願の範囲を任意の単一の発明もしくは発明の概念に自発的に限定することを意図せずに、用語「発明」によって本明細書において個別的または集合的に呼ばれ得る。それ故、特定の実施形態が本明細書に例示され記載されているが、同じ目的を達成するために計算された任意の配列が、示された特定の実施形態と置換され得る。この開示は、種々の実施形態の任意および全ての適応または変形をカバーすることが意図される。本明細書に具体的に記載されない上記実施形態と他の実施形態の組み合わせは、上記を検討するとすぐに当業者に明らかになるであろう。

開示の要約は、読み手が技術的開示の本質を迅速に確認することを可能にするであろう要約を要求する３７Ｃ．Ｆ．Ｒ．§１．７２（ｂ）に準拠するように提供される。それが、特許請求の範囲もしくは意味を解釈するか限定するために使用されないことになるという理解の下、提出される。上述の発明を実施するための形態において、種々の特徴は、開示を合理化する目的のために単一実施形態において共にグループ化される。開示のこの方法は、各特許請求の範囲に明示的に記載されたものより多くの特徴を要求するように解釈されない。むしろ、発明の主題は、単一の開示された実施形態の全ての特徴に足りずに発見され得る。それ故、以下の特許請求の範囲は、本明細書によって発明を実施するための形態に組み込まれ、各特許請求の範囲は、別個の実施形態としてそれ自体を主張する。

Claims (22)

1. メモリブロックを備える装置であって、前記メモリブロックが、
   複数のティアに形成された複数のメモリセルをそれぞれ含む複数のストリングと、
   前記複数のストリングによって共有される複数のアクセスラインであって、各アクセスラインが、前記複数のティアのそれぞれのティアに対応する前記メモリセルに結合され、前記それぞれのティアの少なくとも一部に対応するメモリセルが、複数のページのうちのそれぞれのページに対応する、アクセスラインと、
   前記複数のストリングによって共有される複数のドレイン選択ラインおよび複数のソース選択ラインと、
   前記複数のストリングによって共有される複数のデータラインであって、前記データラインが、複数のサブセットのデータラインを備え、各サブセットのデータラインが、前記それぞれのページの複数の部分的なページのそれぞれの部分的なページにマッピングされ、各部分的なページが、前記それぞれのページ内の他の部分的なページから独立して選択可能である、複数のデータラインと、を備え、
   前記複数のページのうちの特定のページは、第１の部分的なページと第２の部分的なページとを含み、前記第１の部分的なページに対応するメモリセルを含むストリングは、第１のストリングドライバ群を介して、前記複数のアクセスラインのうちの特定のアクセスライン、前記複数のドレイン選択ラインのうちの特定のドレイン選択ラインおよび前記複数のソース選択ラインのうちの特定のソース選択ラインと結合し、前記第２の部分的なページに対応するメモリセルを含むストリングは、第２のストリングドライバ群を介して、前記特定のアクセスライン、前記特定のドレイン選択ラインおよび前記特定のソース選択ラインに結合して、前記第１の部分的なページおよび前記第２の部分的なページは、互いに独立して、プログラムされ、読み取られ、消去され、検証されるように構成されている、装置。
2. 前記複数の部分的なページのそれぞれが、タイルを備える、請求項１に記載の装置。
3. 前記複数の部分的なページのそれぞれが、タイルグループを備え、各タイルグループが複数のタイルを含む、請求項１に記載の装置。
4. 前記複数の部分的なページのそれぞれが、タイルグループ集合を備え、各タイルグループ集合が、複数のタイルグループを含む、請求項１に記載の装置。
5. 前記タイルグループ集合に含まれる前記複数のタイルグループが、数値アドレスシーケンスに従って近接して関係している、請求項４に記載の装置。
6. 前記タイルグループ集合に含まれる前記複数のタイルグループの少なくとも１つが、数値アドレスシーケンスに従って近接して関係していない、請求項４に記載の装置。
7. 制御ユニットであって、前記制御ユニットにおいて書き込みデータを書き込むためのコマンドを受信するとすぐに、前記書き込みデータの第１の部分が、前記部分的なページの第１の部分的なページにプログラムされることになり、前記書き込みデータの第２の部分が、前記部分的なページの第２の部分的なページにプログラムされることになるように、前記書き込みデータを前記それぞれのティアの前記それぞれのページにマッピングするための制御ユニットを更に備える、請求項１に記載の装置。
8. 前記制御ユニットが、
   前記ブロックと関連するページバッファが埋められる前に、前記それぞれのティアの前記それぞれのページにおいて前記書き込みデータのプログラミングをトリガするように構成される、請求項７に記載の装置。
9. 前記制御ユニットが、
   前記第１の部分を前記第１の部分的なページにプログラムするように、および
   前記第１の部分を前記第１の部分的なページにプログラミングした後に、かつ、前記メモリブロックを最初に消去すること無く、前記第２の部分を前記第２の部分的なページにプログラムするように、構成される、請求項７に記載の装置。
10. メモリブロックを備える装置であって、前記メモリブロックが、
    複数のティアに形成された複数のメモリセルをそれぞれ含む複数のストリングと、
    前記複数のストリングによって共有される複数のアクセスラインであって、各アクセスラインが、前記複数のティアのそれぞれのティアに対応する前記メモリセルに結合され、前記それぞれのティアの少なくとも一部に対応するメモリセルが、複数のページのうちのそれぞれのページに対応する、アクセスラインと、
    前記複数のストリングによって共有される複数のドレイン選択ラインおよび複数のソース選択ラインと、
    前記複数のストリングによって共有される複数のデータラインであって、前記データラインが、第１および第２のサブセットのデータラインを備え、前記第１のサブセットのデータラインが、前記複数のページのうちの特定のページのなかの第１の部分的なページにマッピングされ、前記第２のサブセットのデータラインが、前記特定のページのなかの第２の部分的なページにマッピングされている、複数のデータラインと、を備え、
    前記第１の部分的なページに対応するメモリセルを含むストリングは、第１のストリングドライバ群を介して、前記複数のアクセスラインのうちの特定のアクセスライン、前記複数のドレイン選択ラインのうちの特定のドレイン選択ラインおよび前記複数のソース選択ラインのうちの特定のソース選択ラインと結合し、前記第２の部分的なページに対応するメモリセルを含むストリングは、第２のストリングドライバ群を介して、前記特定のアクセスライン、前記特定のドレイン選択ラインおよび前記特定のソース選択ラインに結合して、前記第１の部分的なページおよび前記第２の部分的なページは、互いに独立して、プログラムされ、読み取られ、消去され、検証されるように構成されている、装置。
11. 前記単一メモリ動作のためにデータと関連する列アドレスに基づいて、前記第１の部分的なページまたは前記第２の部分的なページのうちの少なくとも一方を選択するための制御ユニットを更に備える、請求項１０に記載の装置。
12. 複数のティアに形成された複数のメモリセルをそれぞれ含む複数のストリングと、
    前記複数のストリングによって共有される複数のアクセスラインであって、各アクセスラインが、前記複数のティアのそれぞれのティアに対応する前記メモリセルに結合され、前記それぞれのティアの少なくとも一部に対応するメモリセルが、複数のページのうちのそれぞれのページに対応する、アクセスラインと、
    前記複数のストリングによって共有される複数のドレイン選択ラインおよび複数のソース選択ラインと、
    前記複数のストリングによって共有されるデータラインであって、前記データラインが、複数のサブセットのデータラインを備え、各サブセットのデータラインが、前記それぞれのページの複数の部分的なページのそれぞれの部分的なページにマッピングされ、各部分的なページが、前記それぞれのページ内の他の部分的なページから独立して選択可能である、データラインと、を備え、
    前記複数のページのうちの特定のページは、第１の部分的なページと第２の部分的なページとを含み、前記第１の部分的なページに対応するメモリセルを含むストリングは、第１のストリングドライバ群を介して、前記複数のアクセスラインのうちの特定のアクセスライン、前記複数のドレイン選択ラインのうちの特定のドレイン選択ラインおよび前記複数のソース選択ラインのうちの特定のソース選択ラインと結合し、前記第２の部分的なページに対応するメモリセルを含むストリングは、第２のストリングドライバ群を介して、前記特定のアクセスライン、前記特定のドレイン選択ラインおよび前記特定のソース選択ラインに結合して、前記第１の部分的なページおよび前記第２の部分的なページは、互いに独立して、プログラムされ、読み取られ、消去され、検証されるように構成されている、メモリブロックを有するメモリデバイスに対する方法であって、
    ホストから、前記特定のページにプログラムされるべきデータを受信することと、
    前記データを前記特定のページにマッピングすることであって、前記データの第１の部分を前記第１の部分的なページに、前記データの第２の部分を前記第２の部分的なページに、それぞれマッピングすることと、
    前記データの前記第１の部分を前記第１の部分的なページにプログラミングすることと、
    前記データの前記第２の部分を、前記第１の部分的なページにおいてプログラムされる前記データの前記第１の部分とは独立して、前記第２の部分的なページにプログラミングすることと、を含む、方法。
13. 前記データを受信するページバッファが埋められる前に、前記第１の部分的なページのプログラミングを開始することを含む、請求項１２に記載の方法。
14. 前記データの前記マッピングすることが、
    前記ページのサイズおよび前記部分的なページの数に少なくとも部分的に基づいて、前記データを前記部分に分割することを含む、請求項１２に記載の方法。
15. 前記データの前記マッピングすることが、
    数値アドレスシーケンスに従って近接して関係している前記複数の部分的なページのうちの２つを、前記第１および第２の部分的なページとして、選択することを含む、請求項１２に記載の方法。
16. 前記データの前記マッピングすることが、
    数値アドレスシーケンスに従って近接して関係していない前記複数の部分的なページのうちの２つを、前記第１および第２の部分的なページとして、選択することを含む、請求項１２に記載の方法。
17. 前記第１の部分の前記プログラミングすることが、
    前記第１の部分的なページに対応する第１のセットのデータラインを作動することと、
    前記第２の部分的なページに対応する第２のセットのデータラインを含む他のデータラインを無効化することと、を含む、請求項１２に記載の方法。
18. 前記第２の部分の前記プログラミングすることが、
    前記第２のセットのデータラインを作動することと、
    前記第１のセットのデータラインを含む他のデータラインを無効化することと、を含む、請求項１７に記載の方法。
19. 前記データの前記第２の部分の前記プログラミングすることが、前記データの前記第１の部分をプログラミングした後に、前記選択されたページを最初に消去すること無く、前記データの前記第２の部分をプログラミングすることを含む、請求項１２に記載の方法。
20. 前記第２の部分の前記プログラミングすることが、
    前記第１の部分的なページのプログラミングをやめることを含む、請求項１２に記載の方法。
21. 前記データを受信することの前に、前記ページ内の列アドレスを前記ページに対応する前記複数の部分的なページにマッピングすることを更に含む、請求項１２に記載の方法。
22. 前記ホストに対して前記列アドレスと前記複数の部分的なページとの間のマッピング関係を報告することを更に含む、請求項２１に記載の方法。

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