CN104903964A - 部分页面存储器操作 - Google Patents

部分页面存储器操作 Download PDF

Info

Publication number
CN104903964A
CN104903964A CN201380062847.6A CN201380062847A CN104903964A CN 104903964 A CN104903964 A CN 104903964A CN 201380062847 A CN201380062847 A CN 201380062847A CN 104903964 A CN104903964 A CN 104903964A
Authority
CN
China
Prior art keywords
page
data
partial
programmed
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201380062847.6A
Other languages
English (en)
Other versions
CN104903964B (zh
Inventor
迈克尔·亚伯拉罕
田中智晴
河合鉱一
永长祐一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN104903964A publication Critical patent/CN104903964A/zh
Application granted granted Critical
Publication of CN104903964B publication Critical patent/CN104903964B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/107—Programming all cells in an array, sector or block to the same state prior to flash erasing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7201—Logical to physical mapping or translation of blocks or pages

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明揭示可包含具有形成于多个层中的存储器单元串的存储器块的设备。所述设备可进一步包括由所述串共享的存取线及数据线，其中所述存取线耦合到对应于所述多个层中的相应层的存储器单元。对应于所述相应层的至少一部分的所述存储器单元可包括多个页面中的相应页面。所述数据线的子集可映射到相应页面的多个部分页面中的相应部分页面中。每一部分页面可独立于其它部分页面而选择。揭示额外设备及方法。

Description

部分页面存储器操作
优先权申请案
本申请案主张2012年10月26日申请的第13/661,321号的美国申请案的优先权利，所述申请案是以引用方式全部并入本文中。
对相关申请案的交叉参考
本申请案可能关于2011年8月15日申请的名称为“包含源极栅极的设备和方法(APPARATUS AND METHODS INCLUDING SOURCE GATES)”的第13/210,194号美国专利申请案。本申请案还可能关于2012年8月1日申请的名称为“部分块存储器操作(PARTIAL BLOCK MEMORY OPERATIONS)”的第13/564,458号美国专利申请案。
背景技术
存储器装置(例如非与(NAND)或非或(NOR)存储器)的存储器块可包括共享相同组存取线的存储器单元串的群组。可将存储器块分组到多个页面中，且(例如)取决于存储器单元是否为单电平单元(SLC)或多电平单元(MLC)，每一页面可包括对应于串群组中的每一者的相应层的至少一部分的存储器单元的全部或子集。
在现有半导体存储器技术下，可在全部存储器块(例如如果存储器操作是擦除)上或在存储器块内的全部(所选)页面(例如如果所述存储器操作是编程、读取或验证)上执行存储器操作。因此，随着页面大小变大，可增大数据线摆动或页面缓冲器翻转期间所使用的功率，使得当读取、编程、擦除或验证相对较小量(例如四(4)千字节(KB))的数据时，可消耗相对较大量的功率。与SBL(屏蔽位线)架构相比，当使用ABL(全位线)架构时，可加强此倾向。因此，随着(单一)存储器块或页面的大小增大，如在三维(3D)存储器装置的情况下，因为在其上同时执行存储器操作的存储器块或页面中的存储器单元的数目也增大，所以当执行存储器操作时，电流消耗或寄生电流泄漏增大。此可导致需要供应具有额外或替代电源的存储器装置以支持大量电流消耗或寄生泄漏。
此外，可操作地(例如)经由存储器控制器与根据现有科技形成的存储器装置通信的主机可处理小于存储器装置的页面大小的单位的数据。因此，在编程之前，常规存储器装置可需要将全部页面数据填入页面缓冲器中。
例如，当存储器装置包括NAND存储器时，主机可处理四(4)千字节(KB)单位的数据，而NAND存储器的页面大小是十六(16)KB。在此情况下，主机可经由页面缓冲器依四(4)KB单位将数据传输到控制NAND存储器的存储器控制器或从存储器控制器接收数据，而存储器控制器依十六(16)KB单位将数据传输到NAND存储器或从NAND存储器接收数据。因此，在将从主机接收的数据编程到NAND存储器之前，存储器控制器可需要等待且封装从主机接收的数据直到(所接收)数据的总大小成为十六(16)KB为止。如果未填充相关页面的一些部分，那么在无需首先擦除全部块以移除块中的全部经编程的数据的情况下未填充部分稍后无法被编程。此可导致非所需性能，例如更慢编程速度及更高电流消耗或寄生电流泄漏(如上文所描述)，等等。
附图说明
图1展示根据各种实施例的具有具备存储器单元的存储器阵列的存储器装置的方框图。
图2展示根据各种实施例的依3D NAND存储器装置的形式的图1的存储器阵列的示意图。
图3展示根据各种实施例的沿X-X'方向的图2的3D NAND存储器装置的横截面图。
图4展示根据各种实施例的沿Y-Y'方向的图2的3D NAND存储器装置的横截面图。
图5展示根据各种实施例的图2的3D NAND存储器装置的俯视图。
图6展示根据各种实施例的用于列地址与依瓦片群组的形式的部分页面之间的映射的实例电路。
图7展示根据各种实施例的用于列地址与依瓦片群组集的形式的部分页面之间的映射的实例方案。
图8展示根据各种实施例的说明在页面上执行编程操作的方法的流程图。
图9展示根据各种实施例的说明在页面上执行存储器操作的方法的流程图。
图10展示根据各种实施例的说明在页面上执行存储器操作的方法的流程图。
具体实施方式
以下描述包含体现本发明标的物的说明性设备(电路、装置、结构、系统等等)及方法(例如过程、协议、序列、技术、及科技)。在以下描述中，出于解释的目的，阐述许多特定细节以提供本发明标的物的各种实施例的理解。然而，所属领域技术人员将明白可在没有这些特定细节的情况下实施本发明标的物的各种实施例。此外，尚未详细展示已知设备及方法以免混淆各种实施例的描述。
如文中所使用，术语“或”可理解为包含或专属的意义。此外，虽然下文讨论的各种实施例可主要聚焦于多电平单元存储器装置，但是仅仅给定所述实施例用于阐明本发明，且因此不限于依NAND或NOR存储器装置的特定形式或甚至一般存储器装置的设备。随着标的物的引入，将在以下段落中简略及大体上描述一些实施例，且接着将参考图式进行更详细描述。
为了解决上文所描述的一些问题以及其它问题，文中描述的各种实施例提出将存储器块中的每一页面分裂(例如破坏、划分等等)成其多个部分页面。可从其它部分页面独立选择(例如控制)单一页面中的部分页面以在对应于所选部分页面的存储器单元上执行存储器操作，同时避免在对应于非所选部分页面的存储器单元上执行存储器操作。
在各种实施例中，(例如)文中描述的设备可包括包含多个存储器单元串的存储器块，其中由所述串共享存取线及数据线。所述串中的每一者可包括形成于多个层中的存储器单元。
存取线中的每一者可耦合到对应于所述多个层中的相应层的存储器单元。对应于相应层的至少一部分的存储器单元可包括存储器块的多个页面中的相应页面。
数据线可包括多个数据线子集。可将每一数据线子集映射到相应页面的多个部分页面中的相应部分页面中。每一部分页面可独立于其它部分页面而选择，(例如)以执行相对于其存储器单元的存储器操作。现在将相对于图1到9描述关于并入这些机制的各种实施例的更多信息。
图1展示依存储器装置100的形式的设备的方框图。根据实施例，存储器装置100包含具有多个存储器单元103的存储器阵列102。存储器单元103可连同存取线104(例如传导信号WL0到WLm的字线)及第一数据线106(例如传导信号BL0到BLn的位线)按行及列布置。存储器装置100可使用存取线104及第一数据线106以将数据转移到存储器单元103及从存储器单元103转移数据。行解码器107及列解码器108解码地址线109上的地址信号A0到AX以确定存储器单元103中的哪些待被存取。
感测电路(例如感测放大器电路115)操作以确定依第一数据线106上的信号的形式的从存储器单元103读取的数据值。感测放大器电路115还可使用第一数据线106上的信号以确定待被写入到存储器单元103的数据值。
存储器装置100经进一步展示包含电路(例如输入/输出(I/O)电路117)以在存储器阵列102与I/O线105之间转移数据值。I/O线105上的信号DQ0到DQN可表示从存储器单元103读取或待被写入到存储器单元103中的数据值。I/O线105可包含其中驻留存储器装置100的封装上的存储器装置100内的节点(或替代地，引脚、焊球或例如受控制的塌陷芯片连接(C4)或倒装芯片附接(FCA)的其它互连科技)。存储器装置100外部的其它装置(例如存储器控制器或处理器，未在图1中展示)可通过I/O线105、地址线109或控制线120与存储器装置100通信。
存储器装置100可执行存储器操作(例如读取操作)以从存储器单元103中的所选存储器单元读取数据值及编程操作(也称为写入操作)以将数据编程(例如写入)到存储器单元103中的所选存储器单元中。存储器装置100还可执行存储器擦除操作以从一些或全部存储器单元103清除数据。
存储器控制单元118基于关于控制线120上的信号的电状态的信号而控制待在存储器单元103上执行的存储器操作。控制线120上的信号的实例可包含一或多个时钟信号及其它信号以指示存储器装置100可或应执行哪一个操作(例如编程或读取操作)。存储器装置100外部的其它装置(例如处理器或外部存储器控制器)可控制控制线120上的控制信号的值。控制线120上的信号的值的特定组合可产生命令(例如编程或读取命令)，所述命令可使存储器装置100执行对应存储器操作(例如编程、读取或擦除操作)。
虽然文中讨论的各种实施例使用与单一位存储器存储概念有关的实例以便理解，但是本发明的标的物也可应用于许多多位方案。例如，可将存储器单元103中的每一者编程到至少两种数据状态中的不同者以表示(例如)分数位的值、单一位的值或多个位(例如两个、三个、四个或更多数目个位)的值。
例如，可将存储器单元103中的每一者编程到两个数据状态中的一者以表示依单一位的二进制值“0”或“1”。此单元有时被称为单电平单元(SLC)。
在另一实例中，可将存储器单元103中的每一者编程到两个以上数据状态中的一者以表示(例如)多位的值，例如两个位的四个可能值“00”、“01”、“10”及“11”中的一者、三个位的八个可能值“000”、“001”、“010”、“011”、“100”、“101”、“110”及“111”中的一者，或更大数目的多个位的另一组值中的一者。可被编程到两个以上数据状态中的一者的单元有时被称为多电平单元(MLC)。在下文更详细讨论这些类型的单元上的各种操作。
存储器装置100可分别接收第一供应线130及第二供应线132上的包含供应电压信号Vcc及Vss的供应电压。供应电压信号Vss可(例如)位于接地电位处(例如具有约零伏特的值)。供应电压信号Vcc可包含从外部电源(例如电池或交流转直流(AC-DC)转换器电路(未在图1中展示))供应到存储器装置100的外部电压。
存储器装置100经进一步展示包含选择器(例如选择电路)140、页面缓冲器142及输入/输出(I/O)电路117。选择器140可经由I/O电路117对信号CSEL1到CSELn作出响应以选择可表示待从存储器单元103读取或待被编程到存储器单元103中的数据的值的第一数据线106及第二数据线113上的信号。列解码器108可基于地址线109上的A0到AX地址信号而选择性激活CSEL1到CSELn信号。选择器140可选择第一数据线106及第二数据线113上的信号以在读取及编程操作期间提供存储器阵列102与I/O电路117之间的通信。页面缓冲器142可在从外部装置(例如主机)接收的数据被编程到存储器阵列102的相关部分(例如存储器单元103)之前存储所述数据，或在从存储器阵列102读取的数据被传输到外部装置(例如主机)之前存储所述数据。
存储器装置100可包括非易失性存储器装置且存储器单元103可包含非易失性存储器单元使得当电力(例如Vcc 130、Vss 132或两者)从存储器装置100断开时，存储器单元103可保留存储于其中的数据。
存储器单元103中的每一者可包含具有其至少一部分可(例如通过存储电荷存储结构(例如浮动栅极或电荷捕获)上的对应电荷量，或通过经编程到对应电阻值)经编程到所需数据状态的材料的存储器元件。因此，不同数据状态可表示经编程到存储器单元103中的每一者中的不同数据值。
当存储器装置100(例如从外部处理器或存储器控制器)接收到编程命令及待被编程到存储器单元103中的一或多个所选存储器单元的数据值时，其可执行编程操作。基于所述数据值，存储器装置100可将所选存储器单元编程到适当数据状态以表示待存储于其中的数据值。
所属领域技术人员可认识到存储器装置100可包含其它组件，其至少一些在文中被讨论。然而，无需在图式中展示若干这些组件以免混淆所描述的各种实施例。存储器装置100可包含装置及存储器单元，且使用与下文参考文中讨论的各种其它图式及实施例描述的操作相似或相同的存储器操作(例如编程及擦除操作)来操作。
图2展示根据各种实施例的依3D NAND存储器装置200的形式的存储器阵列(例如存储器阵列102)的方框图。参考图2，3D NAND存储器装置200可包括多个存储器单元串。在各种实施例中，沿第一(例如Z-Z')方向，每一存储器单元串可包括(例如)彼此堆叠的三十二个存储器单元，其中每一存储器单元对应于(例如)三十二层(例如层0到层31)中的一者。相应串的存储器单元可共享共同通道区域，例如形成于半导体材料(例如多晶硅)的相应支柱(存储器单元串围绕其而形成)中的一个区域。
在各种实施例中，沿第二(例如X-X')方向，每一第一群组(例如十六个第一群组)的多个串可包括(例如)共享多个(例如三十二个)存取线(WL)的八个串。多个存取线(下文可与“全局控制栅极(CG)线”互换地使用)中的每一者可耦合(例如电连接或以其它方式可操作地连接)对应于第一群组中的对应群组的每一串的多个层中的相应层的存储器单元。当每一存储器单元包括能够存储两个位的数据的MLC时，耦合到相同存取线(且因此对应于相同层)的存储器单元可被逻辑分组到(例如)两个页面中，例如P0/P32、P1/P33、P2/P34等等。
在各种实施例中，沿第三(例如Y-Y')方向，每一第二群组(例如八个第二群组)的多个串可包括(例如)耦合到八个数据线(BL)中的对应数据线的十六个串。在一个实施例中，归因于CG驱动器布局限制，例如，对应于每一第二群组的串中的(例如十六个)串的相应层的(例如十六个)存储器单元的CG可物理地耦合为相应板，如由图2中的上部(虚线)矩形指示。类似地，每一第二群组的串中的(例如十六个)串的源极选择栅极(SGS)可物理地耦合为相应板，如由图2中的底部(虚线)矩形指示。在此案例中，例如，3D NAND存储器装置200的存储器阵列的大小可包含(例如)十六个存储器块，且可包括1,024个页面且全部约16MB(例如16WL x 32层x 2位＝1,024页面/块，块大小＝1,024页面x 16KB/页面＝16MB)。虽然使用特定数目以解释及阐明，但是如所属领域技术人员已知，串、层、存取线、数据线、第一群组、第二群组或页面的数目可大于或小于图2中所示的数目。还应注意，在各种实施例中，图2中示意地所示的每一存储器单元串可表示沿第二方向(例如X-X')或沿第三方向(例如Y-Y')的多个串。
图3展示沿X-X'方向的图2的3D NAND存储器装置200的(所选)存储器块300的横截面图，但是在此实施例中(所选)存储器块包含关于图2描述(例如)十六个第一群组的串的一个第一群组中的十五个存储器单元串。存储器块300的多个串可被分裂成多个(例如三个)“子集”310、320、330，其中每一子集包括存储器块300的“部分块”。对应于多个(例如三十二个(32))层中的相应层的存储器单元可包括(至少)页面(例如页面390)。每一页面(例如页面390)可包括多个(例如三个)部分页面(例如部分页面392到部分页面396)，其中每一部分页面包括对应于多个部分块中的相应部分块及对应于多个层中的相应层的存储器单元。
在各种实施例中，每一部分页面(例如部分页面392、394或396)可包括瓦片，且可独立于其它部分页面(例如瓦片)而选择(例如偏置)。在此情况下，例如，部分块310到部分块330中的每一者可包括瓦片列(例如瓦片列i、瓦片列j及瓦片列k)，其中每一瓦片列包括对应于多个层(例如层0到层31)的瓦片的集合(例如组)。在各种实施例中，可对部分块(例如瓦片列)或部分页面(例如单一瓦片)执行存储器(例如编程、读取、读取或验证)操作。应注意，虽然图3经展示只具有存储器块300中的三个部分块(及在给定页面中的三个部分页面)，但是在各种实施例中可采用更大(例如十六个(16)或更多)或更小(例如一个(1)或两个(2))部分块(及在给定页面中的部分页面)。
在各种实施例中，(虽然未在图3中展示)，每一存储器块(例如存储器块300)、部分块(例如部分块310、320或330)、页面(例如页面390)或部分页面(例如部分页面392、394或396)可包括沿第三(例如Y-Y')方向的方向的多个存储器单元串(的至少一部分)。
在各种实施例中，存储器块300(或3D NAND存储器装置200中的任何其它存储器块)可被电分裂成包含部分页面的多个更小单元。
例如，在一个实施例中，可耦合到多个串的SGD的全局漏极选择栅极(SGD)线340可经由多个(例如三个)局部SGD驱动器332、334、336中的对应驱动器耦合到多个(例如三个)局部SGD线342、344、346，其中每一局部SGD线对应于相应部分块(例如瓦片列)。(例如)当对应部分块应与其它部分块隔离时，局部SGD驱动器332到336中的每一者可独立于其它部分块的SGD同时耦合或切断对应部分块(例如瓦片列)的串的SGD。
类似地，可耦合到多个串的SGS的全局SGS线360可经由多个(例如三个)局部SGS驱动器322、324、326中的对应驱动器而耦合到多个(例如三个)局部SGS线362、364、366，其中每一局部SGS线对应于相应子集(例如瓦片列)。局部SGS驱动器322到326中的每一者可独立于其它部分块的串的SGS同时耦合或切断对应部分块(例如瓦片列)的串的SGS，(例如)以将对应部分块与其它部分块电隔离。
在各种实施例中，如图2中所示，针对存储器块300的串的多个层中的相应层，全局存取线(例如全局CG线)350可耦合到对应于多个串中的每一者的相应层的存储器单元。每一全局CG线(例如全局CG线350)可经由多个(例如三个)局部串驱动器312、314及316中的对应驱动器而耦合到多个(例如三个)局部存取线(例如局部CG线)352、354、356。局部串驱动器中的每一者可独立于其它部分块及/或其它层的存储器单元同时耦合或切断对应于相应部分块或层的存储器单元，(例如)以将对应部分块及/或层与其它部分块及/或层隔离。
在各种实施例中，局部串驱动器312到316中的每一者可包括电压晶体管以支持(例如)高达约20V的电压范围，且所述电压晶体管的通道长度可约为2μm，而存储器单元(例如电荷存储装置)的通道长度可约为20nm。在各种实施例中，局部串驱动器312到316可位于行解码器中，且可使用(例如)CUA科技将行解码器放置于存储器阵列(例如存储器阵列102)下。此允许减小电路所需的面积。
在各种实施例中，对应于相应部分块的串可耦合到局部源极372、374及376中的对应源极(例如“瓦片源极”)，其中每一局部源极耦合到相应电源，例如局部源极驱动器(未展示)。在各种实施例中，部分块源极解码器(例如瓦片列源极解码器)及/或部分块漏极解码器(例如瓦片列漏极解码器)可用于从(例如)外部处理器接收列地址(例如串的地址)，且用于使用列地址来选择部分块的局部源极(例如瓦片源极)、局部SGS线，及/或局部SGD线。当对应部分块应与其它部分块隔离时，局部源极驱动器中的每一者可独立于其它部分块的串的源极同时耦合或切断对应部分块的串的源极。
图4展示根据各种实施例的沿Y-Y'方向的图2的3D NAND存储器装置200的存储器块400的横截面图。参考图4，所描绘的存储器块横截面400可包括耦合到相同数据线(经展示为线Y-Y')的存储器单元的多个(例如十六个)串，且对应于关于图2描述的(例如)八个第二群组的串中的一者。如关于图2所提及，在各种实施例中，相应层的每一存储器单元可耦合到相同板(例如板CG0到CG31中的一者)。类似地，多个串的(例如十六个)SGS可耦合到相同SGS板。在各种实施例中，多个串的SGD(例如SGD0到SGD15)中的每一者可彼此分离。在各种实施例中，多个串可耦合到(共享)源极410。
图5展示图2的3D NAND存储器装置200的俯视图500，但是在此实施例中包含2,049个块(例如各自对应于例如存储器块300的存储器块)，包含块0到块2,047及保留块“RSV”，且每一页面(例如页面510)包含十六个部分页面(例如部分页面512到542)。每一页面可(例如)包括对应于约16,384个字节(例如约16KB)的存储器单元。如上文描述，(例如)关于图3，每一部分页面可对应于(单一)瓦片，且每一瓦片可独立于其它瓦片而选择以用于存储器操作。
在各种实施例中，可组合多个(例如两个或四个)瓦片以形成瓦片群组。瓦片群组结构可用于(例如)通过选择用于存储器操作的一些瓦片群组及避免在其中的存储器块或页面内的其它瓦片群组上执行存储器操作而在存储器块(例如存储器块300)的部分上执行存储器操作。在此案例中，可实施(例如设计)存储器阵列使得每一页面(例如页面510)可包括多个部分页面，例如图5中的部分页面510到542(由各自封围由虚线垂直线分离的两个较小矩形的较大矩形表示)，且每一部分页面可对应于包括多个(例如两个)瓦片的瓦片群组。因此，取决于设计选择，(例如)对应于块(例如块0到块2,047或块“RSV”)中的一者且对应于多个(例如三十二(32)个)层中的给定层的每一页面(例如页面510)可包括如由图5中的虚线指示的具有总共三十二(32)个瓦片的十六(16)个瓦片群组。
图6展示根据各种实施例的用于在部分页面(例如瓦片群组)与存储器(例如列)地址之间的映射的实例电路600。例如，存储器阵列610(例如3D NAND存储器装置200)的多个瓦片群组TG0到TG7中的每一者可经预先指派(例如预先映射到)列地址的指定范围。当在相关存储器控制器(例如存储器控制单元118)处接收到对存储器(例如编程)操作的请求时，可依据来自多个选择/控制电路620(例如行解码器107、列解码器108，及/或选择器140)中的对应一者或多者的启用信号而选择瓦片群组TG0到TG7中的对应一者或多者。
应注意，虽然关于其中存储器阵列610的列地址可映射到八个瓦片群组TG0到TG7中的实施例来解释图6，但是其它实施例也是可能的。例如，参考图5，在其中每一块(及其每一页面)被分裂成十六(16)个瓦片群组(例如部分页面512到542)的存储器阵列的情况下，接着存储器阵列的全部列地址可映射到十六(16)个范围中。
在各种实施例中，例如，可基于瓦片群组大小(例如边界)将与存储器(例如编程)操作相关联的(例如写入)数据分裂成多个部分。可将数据的多个部分中的每一者映射到多个瓦片群组TG0到TG7中的对应瓦片群组。当至少部分完成映射时，可依序或同时选择对应瓦片群组以执行相对于数据的相应(映射)部分的存储器操作。由于可独立于其它瓦片群组而选择每一瓦片群组，所以可在不影响存储于其它(非所选)瓦片群组中的数据的完整性的情况下独立执行相应瓦片群组上的存储器操作。当设计存储器装置时，可物理地确定存储器装置(例如存储器阵列200)的每一瓦片的大小。因此，将多个(例如两个、四个或八个等)瓦片分组为(单一)瓦片群组且独立于其它瓦片群组而选择每一瓦片群组的能力允许存储器装置灵活适应于存储器装置与其它装置(例如存储器控制单元118或外部处理器)之间的各种(例如数据转移)规范。虽然图6展示其中每一瓦片群组的大小包括约一个(1)KB(例如1,024个字节)的实例，但是电路600也可用于映射更大或更小瓦片群组大小。
在各种实施例中，瓦片或瓦片群组大小可确定存储器操作的最小页面粒度。可至少部分基于页面大小、瓦片群组的数目、每一瓦片群组中的瓦片的数目、备用面积大小等等来确定瓦片或瓦片群组大小。如果(例如NAND)页面大小约为X字节(针对规则页面面积)加上Y字节(针对备用页面面积)，那么瓦片群组大小可约为(X+Y)/(页面中的瓦片群组的数目)。例如，在X值约为16,384字节(例如约16KB)的情况下，如果Y值约为2,208字节且每个页面的瓦片群组的数目为十六(16)个，那么瓦片群组大小可经计算约为(16,384+2,208)/16＝约1,162字节。在此情况下，可通过将瓦片群组大小除以组合于每一瓦片群组中的瓦片的数目来计算瓦片大小。因此，继续以上实例，如果将两个瓦片组合于每一瓦片群组中，那么瓦片大小可约为1,162/2＝约581字节。在此实例中，由于可独立于其它瓦片群组将每一瓦片群组编程、读取、擦除或验证，所以可以多达十六(16)个步骤将(例如NAND)页面编程，每次只编程少到一个瓦片群组。每次编程瓦片群组可使存储于其它(例如非所选或非激活)瓦片群组中的数据不受影响。
因此，在根据各种实施例的3D NAND存储器下，由于(例如MLC)页面内的列地址(例如字节位置)被映射到对应于可独立于其它瓦片群组而选择的页面的多个瓦片群组中，所以可编程页面的次数可多于一次(1)。这在现有NAND存储器设计中不被支持，因为(例如)现有存储器中不存在瓦片或瓦片群组结构。可只编程现有NAND存储器的页面一次，且在先前编程操作中的未经编程的页面的编程部分目前需要擦除包含所述页面的全部存储器块。
在各种实施例中，瓦片群组可经聚集(例如经聚合或组合在一起)(例如)以调整每个瓦片群组的带宽。在此类情况下，可由聚集在一起的瓦片群组的数目来分裂列地址范围。下文关于表1提供瓦片群组聚集的多个实例。对于这些实例，假设在给定页面中存在十六(16)个瓦片群组，且所述页面大小约为N字节(例如约18,592字节，例如约16KB的页面面积加上约2,208字节的备用面积)。还假设每个瓦片群组的带宽约为＝X MT/s(例如400MT/s)。
表1：瓦片群组聚集的实例
在各种实施例中，可选择上文列出或其它聚集配置中的一者以在给定时间内在3DNAND存储器内实施作为设计偏好。此选择可至少部分基于每个瓦片群组的带宽与瓦片群组集的数目之间的保证权衡。如表1中所示，每个页面的更多瓦片群组集(例如每个瓦片群组集的较小数目个瓦片群组)可导致每个瓦片群组具有更高存取带宽。增大每个瓦片群组的存取带宽可继而增大内部数据总线宽度、内部总线速度、增大的裸片大小或增大的功率消耗或寄生泄漏。
图7展示根据各种实施例的用于在列地址与依瓦片群组集的形式的部分页面之间的映射的实例方案700。数据可跨给定瓦片群组集中的任何瓦片群组扰码(例如存取)(例如编程、读取、擦除或验证)(例如)以减小用于存取每一瓦片群组的带宽。可由页面大小及每个页面的瓦片群组集的数目确定列地址边界，(例如)如上文关于表1描述。如图7中所示，(例如)在页面大小约为18,592字节的情况下，针对每个页面的一个(1)瓦片群组集的第一(例如顶部)映射方案710可具有覆盖从字节0到字节18,591的一个(1)列地址范围712。针对每个页面的两(2)个瓦片群组集的第二(例如中间)映射方案720可具有两(2)个列地址范围722、724，其中每一范围分别覆盖从字节0到字节9,295、及从字节9,296到字节18,591。针对每个页面的四(4)个瓦片群组集的第三(例如底部)映射方案730可具有四(4)个列地址范围722、734、736、738，其中每一范围分别覆盖从字节0到字节4,647、从字节4,648到字节9,295、从字节9,296到字节13,943，及从字节13,944到字节18,591。
应注意，虽然图7展示每一瓦片群组集包括各自映射到存储器(例如列)地址(其对其它瓦片群组的地址为连续(例如依序))中的多个瓦片群组，但是其它布置也是可能的。例如，第二映射方案720中的第一(例如左边)瓦片群组集可包括瓦片群组“0”、“2”、“4”、“6”、“8”、“A”、“C”及“E”，且第二映射方案720中的第二(例如右边)瓦片群组集可包括瓦片群组“1”、“3”、“5”、“7”、“9”、“B”、“D”及“F”。此外，当输入(例如写入)数据(例如在相连地址范围内)被分裂(例如划分)成多个数据部分或每一数据部分被映射到对应瓦片群组集中时，所述输入数据的数据部分可跨(映射)瓦片群组集中的全部瓦片群组延伸。(映射)瓦片群组集内的瓦片群组可相对于其相关联列地址而依序或非依序选择。在其它实施例中，可至少部分基于非地址相关方面(例如每一瓦片群组的使用频率或任何其它指定规则)而确定(映射)瓦片群组集内的瓦片群组的选择。
在各种实施例中，在数据扰码布置中可考虑数据路径速度。例如，将约1,162顺序字节映射到一个瓦片或一个瓦片群组可增大维持更快数据速率所需电路的量。可(例如)基于存储器地址内的位置而将若干瓦片或瓦片群组分组在一起(而不是将其保持完全独立)。
在各种实施例中，可针对编程考虑关于给定3D NAND存储器的瓦片或瓦片群组中的哪些具有待被写入的数据的信息，且在一些实施例中，可只编程那些瓦片或瓦片群组。在一些实施例中，主机可负责了解给定页面的哪些部分(例如部分页面)已被编程，及所述页面的哪些部分尚未被编程。可操作3D NAND存储器以报告其用于编程操作的部分页面大小(例如边界)，使得主机可将写入数据发送到3D NAND存储器以将写入数据对准所述边界。
在一些实施例中，(例如)归因于更多或更少瓦片或瓦片群组被激活，可随着迅速增大或减少的施加到编程操作的电压的速率或依恒定速率(例如斜变速率)变化调整编程操作的算法。这可导致改变呈现于驱动器的电阻或电容。此类型的操作可避免(例如)用于实施编程操作的命令集的变化。
在一些实施例中，当读取具有预先经编程的部分的下部页面时，可操作3D NAND存储器以检查瓦片或瓦片群组中的哪些已编程下部页面部分，且可只返回已预先经编程的瓦片或瓦片群组的有效数据。当读取具有预先经编程的相关联上部页面的一些部分的下部页面时，3D NAND存储器可调整其用于尚未编程上部页面的瓦片或瓦片群组的读取算法。当读取上部页面时，可操作3D NAND存储器以监视瓦片中的哪些已先前编程所述上部页面且只返回已编程上部页面的瓦片或瓦片群组的有效数据。当使用这些类型的操作时，还可避免读取算法的变化，使得即使只当读取有效、先前经编程的瓦片时将数据返回到主机仍可读取全部瓦片或瓦片群组。
现考虑图1到7中所说明且前文描述的各种实施例，可知设备可包括存储器块，存储器块包括：存储器单元串，每一串包括形成于多个层中的存储器单元；由串共享的存取线，每一存取线耦合到对应于多个层中的相应层的存储器单元，存储器单元对应于包括多个页面中的相应页面的相应层的至少一部分；及由串共享的数据线，数据线包括多个数据线子集，每一数据线子集映射到相应页面的多个部分页面中的相应部分页面中，每一部分页面可独立于其它部分页面而选择。
在各种实施例中，多个部分页面中的每一者可包括瓦片。
在各种实施例中，多个部分页面中的每一者可包括瓦片群组。每一瓦片群组可包含多个瓦片。
在各种实施例中，多个部分页面中的每一者可包括瓦片群组集。每一瓦片群组集可包含多个瓦片群组。
在各种实施例中，包含于瓦片群组集中的多个瓦片群组根据数值地址序列可近似相关。
在各种实施例中，包含于瓦片群组集中的多个瓦片群组中的至少一者根据数值地址序列可近似无关。
在各种实施例中，设备可进一步包括控制单元，其经配置以将写入数据映射到多个层中的相应层的相应页面中，使得在接收到命令以将写入数据写入控制单元处后，写入数据的第一部分将即刻经编程到部分页面中的第一部分页面中且写入数据的第二部分将即刻经编程到部分页面中的第二部分页面中。
在各种实施例中，控制单元可经配置以在与块相关联的页面缓冲器(例如图1中的页面缓冲器142)被填充之前，触发将写入数据编程于相应页面中。
在各种实施例中，控制单元可经配置以将写入数据的第一部分编程到第一部分页面中，且将写入数据的第二部分编程到第二部分页面中。写入数据的第二部分的编程可包括在将第一部分编程到第一部分页面中之后且在不首先擦除存储器块的情况下，将第二部分编程到第二部分页面中。
在各种实施例中，设备可包括存储器块，存储器块包括：存储器单元串，每一串包括形成于多个层中的存储器单元；由串共享的存取线，每一存取线耦合到对应于多个层中的相应层的存储器单元，存储器单元对应于包括多个页面中的相应页面的相应层；及由串共享的数据线，数据线包括多个数据线子集，每一数据线子集被映射到包含第一部分页面及第二部分页面的相应页面的多个部分页面中的相应部分页面中，每一部分页面可独立于其它部分页面而选择使得可在第一部分页面及第二部分页面上独立执行单一存储器操作。
在各种实施例中，设备可进一步包括硬接线电路(例如电路600)或路由逻辑(例如在存储器控制单元118中体现的逻辑)以实施数据线子集与多个部分页面之间的映射。当使用路由逻辑时，设备可进一步包括寄存器以存储映射信息以供(例如)由路由逻辑在稍后时间(例如当接收到存储器操作的请求时)使用。
在各种实施例中，设备可进一步包括控制单元，其经配置以基于与单一存储器操作的数据相关联的列地址来选择第一部分页面或第二部分页面中的至少一者。例如，在一些实施例中，可基于输入到列(例如页面)地址范围内的特定列地址的数据依据数据线子集与多个部分页面之间的预定义映射信息(例如关系)来选择第一部分页面或第二部分页面中的至少一者。在此情况下，在一个实施例中，可通过(例如由主机)将数据输入到所述部分页面的地址范围内的一或多个列地址位置而选择部分页面。类似地，可基于输入到对应于(例如预先映射到)所述(多个)部分页面的一或多个列地址范围中的数据来选择多个部分页面。
在各种实施例中，设备可进一步包括控制单元以选择根据数值地址序列而近似无关的两个部分页面作为第一部分页面及第二部分页面。
图8展示说明根据各种实施例的在页面上执行编程操作的方法800的流程图。可尤其使用图1到6中所示的设备来实施方法800。在各种实施例中，可在方框805处以从主机(例如计算机或可操作地与包含图2中的存储器块300的存储器装置通信的用户装置)接收数据开始方法800。在方框810处，可将(所接收)数据映射到从多个页面选择的页面(例如图3中的页面380)中。所述多个页面中的每一者可对应于存储器块(例如存储器块300)中的多个(例如三十二(32)个)层中的一者。所述(所选)页面可包括包含第一部分页面(例如部分页面394)及第二部分页面(例如部分页面392)的多个部分页面(例如部分页面392到396)。将(所接收)数据映射到(所选)页面中可包括将数据的第一部分映射到第一部分页面中，及将数据的第二部分映射到第二部分页面中。在方框815处，可将数据的第一部分编程到第一部分页面中。在方框820处，可独立于编程于第一部分页面中的数据的第一部分，将数据的第二部分编程到第二部分页面中。在各种实施例中，如果确定(所接收)数据被映射到对应于整个页面(例如页面380)的存储器(例如列)地址中，那么可同时选择及编程包含第一部分页面及第二部分页面的全部部分页面。
在各种实施例中，从主机接收数据可包括在接收数据的页面缓冲器被填充之前，起始包含第一部分页面的编程的页面编程。
在各种实施例中，将数据映射到页面中可包括至少部分基于页面的大小及部分页面的数目而将数据分裂成部分。
在各种实施例中，将数据映射到页面中可包括选择对应于所述页面的多个部分页面的两个部分页面作为第一部分页面及第二部分页面，其中所述两个部分页面根据数值地址序列近似相关。
在各种实施例中，将数据映射到页面中可包括选择对应于所述页面的多个部分页面的两个部分页面作为第一部分页面及第二部分页面，其中所述两个部分页面根据数值地址序列近似无关。例如，在一个实施例中，可首先选择更接近页面的地址范围的终点的(例如第二)部分页面，且接着选择(比第二部分页面)更接近页面的地址范围的起点的另一(例如第一)部分页面，反之亦然。
在各种实施例中，编程数据的第一部分可包括激活对应于第一部分页面的第一组数据线，且停用包含对应于第二部分页面的第二组数据线的其它数据线。
在各种实施例中，编程数据的第二部分可包括激活第二组数据线，且停用包含第一组数据线的其它数据线。
在各种实施例中，编程数据的第二部分可包括在编程数据的第一部分之后，在不首先擦除所选页面的情况下编程数据的第二部分。
在各种实施例中，编程数据的第二部分可包括避免编程第一部分页面。
在各种实施例中，方法800可进一步包括在接收数据之前，将页面内的列地址映射到对应于所述页面的多个部分页面中。
在各种实施例中，方法800可进一步包括将页面内的列地址与对应于所述页面的多个部分页面之间的映射关系报告到主机。
图9展示说明根据各种实施例的在部分页面上执行存储器操作的方法900的流程图。可使用图1到6中所示的设备(例如包含存储器块(例如存储器块300)的设备)来实施方法900，其中存储器块包括多个页面。多个页面中的每一页面可对应于多个(例如三十二(32)个)层中的一者，且每一页面(例如页面380)可包括包含第一部分页面(例如部分页面394)及第二部分页面(例如部分页面392)的多个部分页面(例如部分页面392到396)。在各种实施例中，在方框905处可以(例如)从可操作地耦合到包含存储器块(例如存储器块300)的存储器装置的主机接收存储器操作的请求开始方法900。在方框910处，可从多个页面选择页面作为目标页面(例如页面380)。在方框915处，可选择目标页面的包含第一部分页面(例如部分页面394)的一或多个部分页面以执行存储器操作。在方框920处，可独立于在其上已先前执行存储器操作的包含第一部分页面(例如部分页面394)的一或多个部分页面，选择目标页面的包含第二部分页面(例如部分页面392)的一或多个额外部分页面以执行存储器操作。
图10展示说明根据各种实施例的在页面上执行编程操作的方法1000的流程图。可尤其使用图1到6中所示的设备来实施方法1000。在各种实施例中，可在方框1005处以在存储器装置处(例如3D NAND存储器装置200)从主机(例如计算机或可操作地与3DNAND存储器装置200通信的用户装置)接收数据的第一部分页面而开始方法1000。在方框1010处，可将(所接收)数据的第一部分页面编程到从多个页面选择的所选页面(例如图3中的页面380)的存储器单元的第一群组中。在方框1015处，可在将第一部分页面的数据编程到所选页面的存储器单元的第一群组中之后，在存储器装置处接收第二部分页面的数据。在方框1020处，可在不首先擦除特定页面或重新编程经编程到所选页面的存储器单元的第一群组中的第一部分页面的数据的情况下，将(所接收)第二部分页面的数据编程到所选页面的存储器单元的第二群组中。
在各种实施例中，可依相同数据速率接收第一部分页面的数据及第二部分页面的数据。即，可在主机与存储器装置之间的给定数据集的整个转移中维持数据速率。
在各种实施例中，主机可跟踪所选页面的哪些部分页面已被编程。
在各种实施例中，存储器装置可避免跟踪所选页面的哪些部分页面已被编程。
在各种实施例中，可只编程具有需要被写入其中的数据的所选页面的那些部分页面。可避免编程没有待被写入的数据映射到其中的所选页面的部分页面。
在各种实施例中，可(例如)从存储器装置将部分页面编程大小报告到主机。
在各种实施例中，可(例如)在编程第一部分页面的数据或第二部分页面的数据期间随着斜变速率变化调整编程算法。
在各种实施例中，当读取其中只有所述下部页面的一部分被编程的所选页面的下部页面时，可只针对已被编程的部分页面返回读取数据。
在各种实施例中，当读取其中只有上部页面的一部分被编程的所选页面的下部页面时，读取算法可经调整以读取尚未编程其的上部页面的所选页面的存储器单元。
在各种实施例中，当读取所选页面的上部页面时，可只针对已编程其的上部页面的部分页面而返回读取数据。
在各种实施例中，可读取所选页面的全部存储器单元，且可只针对有效、经编程的部分页面而将数据返回到主机。
在各种实施例中，文中揭示的每一存储器操作可包括编程操作、读取操作、验证操作或擦除操作。多个部分页面中的每一者可包括至少一个瓦片。
总之，本文揭示用于部分页面存储器操作的设备及方法。根据本文揭示的各种实施例，可在包括每个单元存储一(1)个以上位的多电平单元的NAND存储器装置内实施部分页面存储器操作。可使用较少(例如两(2)个)平面来支持较大NAND页面大小(例如16KB)。这些操作可经实施使得NAND存储器无需跟踪页面的哪一(哪些)部分已被编程，因为可由主机监视页面使用的跟踪。(例如)当编程页面的更小部分(例如部分页面，例如瓦片、瓦片群组或瓦片群组集)时，编程操作可消耗较少功率。可将类似机制应用于部分页面读取或验证或部分块擦除，其中一些命令被修改。因此可减小写入放大率，且可简化系统块管理算法(例如废料收集)。
参考图1到10描述的设备、方法及信号的说明旨在提供各种实施例的结构及功能性的一般理解，且不作为可利用文中描述的结构及功能性的设备、信号或方法的全部元件及特征的完整描述。
各种实施例的新颖设备及方法可包括(及/或包含于)用于计算机、通信及信号处理电路、单一处理器模块或多处理器模块、单一或多个嵌入式处理器、多核处理器、数据交换机及包含多层、多芯片模块的专用模块中的电路(中)。此类设备及方法可进一步作为子组件包含于各种电子系统(例如电视、蜂窝电话(例如智能手机)、个人计算机(例如膝上型计算机、桌上型计算机、手持型计算机、平板计算机等等)、工作站、收音机、视频播放器、音频播放器(例如MP3(运动图像专家组，音频层3)播放器)、车辆、医疗装置(例如心脏监视器、血压监视器等等)、机顶盒及其它)内。
形成其中的部分的附图通过说明但不通过限制展示其中可实践标的物的特定实施例。足够详细描述所说明的实施例以使所属领域技术人员能够实践文中揭示的教示。可利用及由此衍生其它实施例，使得可在不背离本发明的范围的情况下完成结构及逻辑替代及变化。因此，不依限制意义理解此具体实施方式，且只由随附权利要求及此权利要求授权的等效物的全部范围界定各种实施例的范围。
可只为方便且在不希望将本申请案的范围自动限制于任何单一发明或发明概念的情况下，本发明的标的物的此类实施例在文中可单独或共同称为术语“发明”(事实上揭示一个以上)。因此，虽然已在文中说明且描述特定实施例，但是旨在实现相同目的的任何布置可替代所示特定实施例。本发明旨在涵盖各种实施例的任何及全部改编或变动。所属领域技术人员在回顾上述描述之后将明白上述实施例及未在文中特别描述的其它实施例的组合。
提供本发明的摘要以遵守需要将允许读者快速确定技术发明的性质的摘要的37C.F.R.§1.72(b)。主张理解其将不用于解释或限制权利要求的范围或意义。在以上具体实施方式中，出于简化本发明的目的，在单一实施例中将各种特征分组在一起。此发明方法不被解释为需要比在每一权利要求中明确列举的更多的特征。相反，可在少于单一所揭示的实施例的全部特征中找到发明标的物。因此，以此方式将随附权利要求并入具体实施方式中，其中每一权利要求独立作为单独实施例。

Claims (35)

1.一种设备，其包括存储器块，所述存储器块包括：
形成于多个层中的存储器单元串；
由所述串共享的存取线，每一存取线耦合到对应于所述多个层中的相应层的所述存储器单元，所述存储器单元对应于包括多个页面中的相应页面的所述相应层的至少一部分；及
由所述串共享的数据线，所述数据线包括多个数据线子集，每一数据线子集被映射到所述相应页面的多个部分页面中的相应部分页面中，每一部分页面可独立于所述相应页面内的其它部分页面而选择。
2.根据权利要求1所述的设备，其中所述多个部分页面中的每一者包括瓦片。
3.根据权利要求1所述的设备，其中所述多个部分页面中的每一者包括瓦片群组，每一瓦片群组包含多个瓦片。
4.根据权利要求1所述的设备，其中所述多个部分页面中的每一者包括瓦片群组集，每一瓦片群组集包含多个瓦片群组。
5.根据权利要求4所述的设备，其中包含于所述瓦片群组集中的所述多个瓦片群组根据数值地址序列近似相关。
6.根据权利要求4所述的设备，其中包含于所述瓦片群组集中的所述多个瓦片群组中的至少一者根据数值地址序列近似无关。
7.根据权利要求1所述的设备，其进一步包括：
控制单元，其将写入数据映射到所述相应层的所述相应页面中，使得在接收到命令以在所述控制单元处写入所述写入数据后，所述写入数据的第一部分将即刻经编程到所述部分页面的第一部分页面中，且所述写入数据的第二部分将即刻经编程到所述部分页面的第二部分页面中。
8.根据权利要求7所述的设备，其中所述控制单元经配置以：
在与所述块相关联的页面缓冲器被填充之前，触发将所述写入数据编程于所述相应层的所述相应页面中。
9.根据权利要求7所述的设备，其中所述控制单元经配置以：
将所述第一部分编程到所述第一部分页面中；及
在将所述第一部分编程到所述第一部分页面中之后且在不首先擦除所述存储器块的情况下，将所述第二部分编程到所述第二部分页面中。
10.一种包括存储器块的设备，所述存储器块包括：
形成于多个层中的存储器单元串；
由所述串共享的存取线，每一存取线耦合到对应于所述多个层中的相应层的所述存储器单元，所述存储器单元对应于包括多个页面中的相应页面的所述相应层的至少一部分；及
由所述串共享的数据线，所述数据线包括多个数据线子集，每一数据线子集被映射到包含第一部分页面及第二部分页面的所述相应页面的多个部分页面中的相应部分页面中，每一部分页面可独立于其它部分页面而选择使得可对所述相应页面内的所述第一部分页面及所述第二部分页面独立执行单一存储器操作。
11.根据权利要求10所述的设备，其进一步包括：
控制单元，其基于与用于所述单一存储器操作的数据相关联的列地址来选择所述第一部分页面或所述第二部分页面中的至少一者。
12.一种方法，其包括：
从主机接收数据；
将所述数据映射到从多个页面所选的页面中，所述多个页面中的每一者对应于存储器块中的多个层中的一者，所述页面包括包含第一部分页面及第二部分页面的多个部分页面，每一部分页面可独立于其它部分页面而选择，所述映射包含将所述数据的第一部分映射到所述第一部分页面中，及将所述数据的第二部分映射到所述第二部分页面中；
将所述数据的所述第一部分编程到所述第一部分页面中；及
独立于经编程于所述第一部分页面中的所述数据的所述第一部分，将所述数据的所述第二部分编程到所述第二部分页面中。
13.根据权利要求12所述的方法，其中所述接收包括：
在接收所述数据的页面缓冲器被填充之前，起始包含编程所述第一部分页面的页面编程。
14.根据权利要求12所述的方法，其中所述数据的所述映射包括：
至少部分基于所述页面的大小及所述部分页面的数目而将所述数据分裂成所述部分。
15.根据权利要求12所述的方法，其中所述数据的所述映射包括：
选择根据数值地址序列近似相关的所述多个部分页面中的两者作为所述第一部分页面及所述第二部分页面。
16.根据权利要求12所述的方法，其中所述数据的所述映射包括：
选择根据数值地址序列近似无关的所述多个部分页面中的两者作为所述第一部分页面及所述第二部分页面。
17.根据权利要求12所述的方法，其中所述第一部分的所述编程包括：
激活对应于所述第一部分页面的第一组数据线；及
停用包含对应于所述第二部分页面的第二组数据线的其它数据线。
18.根据权利要求17所述的方法，其中所述第二部分的所述编程包括：
激活所述第二组数据线；及
停用包含所述第一组数据线的其它数据线。
19.根据权利要求12所述的方法，其中所述数据的所述第二部分的所述编程包括在编程所述数据的所述第一部分之后，在不首先擦除所述所选页面的情况下，编程所述数据的所述第二部分。
20.根据权利要求12所述的方法，其中所述第二部分的所述编程包括：
避免编程所述第一部分页面。
21.根据权利要求12所述的方法，其进一步包括：
在接收所述数据之前，将所述页面内的列地址映射到对应于所述页面的所述多个部分页面中。
22.根据权利要求21所述的方法，其进一步包括：
将所述列地址与所述多个部分页面之间的映射关系报告到所述主机。
23.一种操作存储器块的方法，所述存储器块包括多个页面，所述多个页面中的每一页面对应于多个层中的一者且每一页面包括多个部分页面，所述方法包括：
接收存储器操作的请求；
从所述多个页面选择页面作为目标页面；
选择所述目标页面的第一部分页面以执行所述存储器操作；及
独立于所述第一部分页面，选择所述目标页面的第二部分页面以执行所述存储器操作。
24.根据权利要求23所述的方法，其中所述存储器操作包括编程操作、读取操作、验证操作或擦除操作。
25.一种方法，其包括：
在存储器装置处从主机接收数据的第一部分页面；
将数据的所述第一部分页面编程到所选页面的存储器单元的第一群组中；
在将数据的所述第一部分页面编程到所述所选页面的存储器单元的所述第一群组中之后，在所述存储器装置处接收数据的第二部分页面；及
在不首先擦除所述特定页面或重新编程经编程到所述所选页面的存储器单元的所述第一群组中的数据的所述第一部分页面的情况下，将数据的所述第二部分页面编程到所述所选页面的存储器单元的第二群组中。
26.根据权利要求25所述的方法，其中依相同数据速率接收数据的所述第一及所述第二部分页面。
27.根据权利要求25所述的方法，其进一步包括：
在所述主机中跟踪所述所选页面的哪些部分页面已被编程。
28.根据权利要求25所述的方法，其进一步包括：
在所述存储器装置中避免跟踪所述所选页面的哪些部分页面已被编程。
29.根据权利要求25所述的方法，其进一步包括：
避免编程没有待被写入的数据映射到其中的所述所选页面的部分页面。
30.根据权利要求25所述的方法，其进一步包括：
将部分页面编程大小报告到所述主机。
31.根据权利要求25所述的方法，其进一步包括：
随着斜变速率变化调整编程算法。
32.根据权利要求25所述的方法，其进一步包括：
当读取其中只有下部页面的一部分被编程的所述所选页面的所述下部页面时，返回只针对已被编程的部分页面的读取数据。
33.根据权利要求25所述的方法，其进一步包括：
当读取其中只有上部页面的一部分被编程的所述所选页面的下部页面时，调整读取算法以读取尚未编程其上部页面的所述所选页面的存储器单元。
34.根据权利要求25所述的方法，其进一步包括：
当读取所述所选页面的上部页面时，返回只针对已编程其上部页面的部分页面的读取数据。
35.根据权利要求25所述的方法，其进一步包括：
读取所述所选页面的全部存储器单元；及
只针对有效、经编程的部分页面将数据返回到所述主机。
CN201380062847.6A 2012-10-26 2013-10-25 部分页面存储器操作 Active CN104903964B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/661,321 US9318199B2 (en) 2012-10-26 2012-10-26 Partial page memory operations
US13/661,321 2012-10-26
PCT/US2013/066931 WO2014066829A1 (en) 2012-10-26 2013-10-25 Partial page memory operations

Publications (2)

Publication Number Publication Date
CN104903964A true CN104903964A (zh) 2015-09-09
CN104903964B CN104903964B (zh) 2018-02-16

Family

ID=50545351

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380062847.6A Active CN104903964B (zh) 2012-10-26 2013-10-25 部分页面存储器操作

Country Status (7)

Country Link
US (2) US9318199B2 (zh)
EP (1) EP2912665B1 (zh)
JP (1) JP6149117B2 (zh)
KR (1) KR102274276B1 (zh)
CN (1) CN104903964B (zh)
TW (1) TWI590048B (zh)
WO (1) WO2014066829A1 (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9378839B2 (en) 2011-08-15 2016-06-28 Micron Technology, Inc. Apparatus and methods including source gates
US9653171B2 (en) 2012-10-26 2017-05-16 Micron Technology, Inc. Partial page memory operations
CN108694980A (zh) * 2017-04-05 2018-10-23 爱思开海力士有限公司 数据存储装置及其操作方法
CN109801649A (zh) * 2017-11-17 2019-05-24 美光科技公司 具有垂直串驱动器瓦片架构的分布式块选择的存储器装置
US10541029B2 (en) 2012-08-01 2020-01-21 Micron Technology, Inc. Partial block memory operations
CN110832468A (zh) * 2017-07-28 2020-02-21 美光科技公司 具有选择性基于页面刷新的存储器装置

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015005634A1 (ko) * 2013-07-08 2015-01-15 주식회사 윌러스표준기술연구소 메모리 시스템 및 이의 제어 방법
US10310734B2 (en) * 2014-12-27 2019-06-04 Intel Corporation Tier mode for access operations to 3D memory
JP5940705B1 (ja) * 2015-03-27 2016-06-29 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
KR20170011645A (ko) * 2015-07-23 2017-02-02 에스케이하이닉스 주식회사 반도체 메모리 장치를 포함하는 메모리 시스템 및 그것의 동작 방법
US9779829B2 (en) 2015-11-17 2017-10-03 Micron Technology, Inc. Erasing memory segments in a memory block of memory cells using select gate control line voltages
US9721663B1 (en) 2016-02-18 2017-08-01 Sandisk Technologies Llc Word line decoder circuitry under a three-dimensional memory array
US10318378B2 (en) 2016-02-25 2019-06-11 Micron Technology, Inc Redundant array of independent NAND for a three-dimensional memory array
US10360973B2 (en) * 2016-12-23 2019-07-23 Western Digital Technologies, Inc. Data mapping enabling fast read multi-level 3D NAND to improve lifetime capacity
US10922220B2 (en) 2017-07-01 2021-02-16 Intel Corporation Read and program operations in a memory device
JP2019169207A (ja) * 2018-03-22 2019-10-03 東芝メモリ株式会社 半導体記憶装置
KR102575476B1 (ko) * 2018-07-11 2023-09-07 삼성전자주식회사 비휘발성 메모리 장치의 데이터 저장 방법, 데이터 소거 방법 및 이를 수행하는 비휘발성 메모리 장치
US11487454B2 (en) * 2019-12-05 2022-11-01 Sandisk Technologies Llc Systems and methods for defining memory sub-blocks
US11256617B2 (en) 2020-04-01 2022-02-22 Micron Technology, Inc. Metadata aware copyback for memory devices
US11327884B2 (en) 2020-04-01 2022-05-10 Micron Technology, Inc. Self-seeded randomizer for data randomization in flash memory
TWI784515B (zh) 2020-05-27 2022-11-21 台灣積體電路製造股份有限公司 記憶體系統以及操作記憶體系統的方法
US11437092B2 (en) 2020-05-27 2022-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Systems and methods to store multi-level data

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060245263A1 (en) * 2003-04-22 2006-11-02 Koji Sakui Nonvolatile semiconductor memory
CN101681677A (zh) * 2007-03-07 2010-03-24 莫塞德技术公司 用于闪速存储器的部分块擦除架构
US20100257308A1 (en) * 2009-04-07 2010-10-07 Sandisk Corporation Host stop-transmission handling

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1994014196A1 (en) 1992-12-08 1994-06-23 National Semiconductor Corporation High density contactless flash eprom array using channel erase
US5835396A (en) 1996-10-17 1998-11-10 Zhang; Guobiao Three-dimensional read-only memory
US6870769B1 (en) 1996-12-28 2005-03-22 Hyundai Electronics Industries Co., Ltd. Decoder circuit used in a flash memory device
JP3890647B2 (ja) 1997-01-31 2007-03-07 ソニー株式会社 不揮発性半導体記憶装置
JP3805867B2 (ja) 1997-09-18 2006-08-09 株式会社東芝 不揮発性半導体記憶装置
US6272044B2 (en) 1998-10-26 2001-08-07 Rohm Co., Ltd. Semiconductor storage device and method of driving thereof
DE69937559T2 (de) * 1999-09-10 2008-10-23 Stmicroelectronics S.R.L., Agrate Brianza Nicht-flüchtige Speicher mit Erkennung von Kurzschlüssen zwischen Wortleitungen
US6307781B1 (en) 1999-09-30 2001-10-23 Infineon Technologies Aktiengesellschaft Two transistor flash memory cell
JP2002245786A (ja) * 2001-02-16 2002-08-30 Sharp Corp 半導体集積回路装置およびその制御方法
US6771536B2 (en) * 2002-02-27 2004-08-03 Sandisk Corporation Operating techniques for reducing program and read disturbs of a non-volatile memory
US7233522B2 (en) 2002-12-31 2007-06-19 Sandisk 3D Llc NAND memory array incorporating capacitance boosting of channel regions in unselected memory cells and method for operation of same
US7023739B2 (en) 2003-12-05 2006-04-04 Matrix Semiconductor, Inc. NAND memory array incorporating multiple write pulse programming of individual memory cells and method for operation of same
US7599228B1 (en) 2004-11-01 2009-10-06 Spansion L.L.C. Flash memory device having increased over-erase correction efficiency and robustness against device variations
US7196930B2 (en) 2005-04-27 2007-03-27 Micron Technology, Inc. Flash memory programming to reduce program disturb
US8032688B2 (en) 2005-06-30 2011-10-04 Intel Corporation Micro-tile memory interfaces
US7259991B2 (en) 2005-09-01 2007-08-21 Micron Technology, Inc. Operation of multiple select gate architecture
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US7440321B2 (en) 2006-04-12 2008-10-21 Micron Technology, Inc. Multiple select gate architecture with select gates of different lengths
US7433231B2 (en) 2006-04-26 2008-10-07 Micron Technology, Inc. Multiple select gates with non-volatile memory cells
US7626866B2 (en) 2006-07-28 2009-12-01 Micron Technology, Inc. NAND flash memory programming
KR101448169B1 (ko) 2008-01-02 2014-10-13 삼성전자주식회사 멀티-플레인 구조의 3차원 메모리 장치
KR20090106869A (ko) 2008-04-07 2009-10-12 삼성전자주식회사 3차원 메모리 장치 및 그것의 구동 방법
US8040744B2 (en) * 2009-01-05 2011-10-18 Sandisk Technologies Inc. Spare block management of non-volatile memories
US8599614B2 (en) 2009-04-30 2013-12-03 Powerchip Corporation Programming method for NAND flash memory device to reduce electrons in channels
KR101635504B1 (ko) 2009-06-19 2016-07-04 삼성전자주식회사 3차원 수직 채널 구조를 갖는 불 휘발성 메모리 장치의 프로그램 방법
KR101066696B1 (ko) 2009-06-29 2011-09-21 주식회사 하이닉스반도체 불휘발성 메모리 소자
WO2011019794A2 (en) 2009-08-11 2011-02-17 Texas Memory Systems, Inc. Method and apparatus for addressing actual or predicted failures in a flash-based storage system
US8320181B2 (en) 2009-08-25 2012-11-27 Micron Technology, Inc. 3D memory devices decoding and routing systems and methods
JP2011049206A (ja) 2009-08-25 2011-03-10 Toshiba Corp 半導体装置の製造方法及び半導体装置
US8223525B2 (en) 2009-12-15 2012-07-17 Sandisk 3D Llc Page register outside array and sense amplifier interface
KR20110132820A (ko) 2010-06-03 2011-12-09 삼성전자주식회사 다수개의 반도체 레이어가 적층 된 반도체 메모리 장치 및 시스템
US8547720B2 (en) 2010-06-08 2013-10-01 Sandisk 3D Llc Non-volatile memory having 3D array of read/write elements with efficient decoding of vertical bit lines and word lines
US8237213B2 (en) 2010-07-15 2012-08-07 Micron Technology, Inc. Memory arrays having substantially vertical, adjacent semiconductor structures and the formation thereof
US8559229B2 (en) * 2010-09-30 2013-10-15 Samsung Electronics Co., Ltd. Flash memory device and wordline voltage generating method thereof
JP2012119013A (ja) * 2010-11-29 2012-06-21 Toshiba Corp 不揮発性半導体記憶装置
JP2013004123A (ja) 2011-06-14 2013-01-07 Toshiba Corp 不揮発性半導体記憶装置
US8797806B2 (en) 2011-08-15 2014-08-05 Micron Technology, Inc. Apparatus and methods including source gates
US9171627B2 (en) 2012-04-11 2015-10-27 Aplus Flash Technology, Inc. Non-boosting program inhibit scheme in NAND design
US10541029B2 (en) 2012-08-01 2020-01-21 Micron Technology, Inc. Partial block memory operations
US9318199B2 (en) 2012-10-26 2016-04-19 Micron Technology, Inc. Partial page memory operations

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060245263A1 (en) * 2003-04-22 2006-11-02 Koji Sakui Nonvolatile semiconductor memory
CN101681677A (zh) * 2007-03-07 2010-03-24 莫塞德技术公司 用于闪速存储器的部分块擦除架构
US20100257308A1 (en) * 2009-04-07 2010-10-07 Sandisk Corporation Host stop-transmission handling

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9378839B2 (en) 2011-08-15 2016-06-28 Micron Technology, Inc. Apparatus and methods including source gates
US9779816B2 (en) 2011-08-15 2017-10-03 Micron Technology, Inc. Apparatus and methods including source gates
US10783967B2 (en) 2011-08-15 2020-09-22 Micron Technology, Inc. Apparatus and methods including source gates
US11211126B2 (en) 2011-08-15 2021-12-28 Micron Technology, Inc. Apparatus and methods including source gates
US10541029B2 (en) 2012-08-01 2020-01-21 Micron Technology, Inc. Partial block memory operations
US11626162B2 (en) 2012-08-01 2023-04-11 Micron Technology, Inc. Partial block memory operations
US9653171B2 (en) 2012-10-26 2017-05-16 Micron Technology, Inc. Partial page memory operations
CN108694980A (zh) * 2017-04-05 2018-10-23 爱思开海力士有限公司 数据存储装置及其操作方法
CN110832468A (zh) * 2017-07-28 2020-02-21 美光科技公司 具有选择性基于页面刷新的存储器装置
CN109801649A (zh) * 2017-11-17 2019-05-24 美光科技公司 具有垂直串驱动器瓦片架构的分布式块选择的存储器装置

Also Published As

Publication number Publication date
US20160232979A1 (en) 2016-08-11
TWI590048B (zh) 2017-07-01
KR20150080531A (ko) 2015-07-09
KR102274276B1 (ko) 2021-07-08
WO2014066829A1 (en) 2014-05-01
US20140122773A1 (en) 2014-05-01
EP2912665A1 (en) 2015-09-02
US9318199B2 (en) 2016-04-19
EP2912665B1 (en) 2019-09-04
JP2015536521A (ja) 2015-12-21
JP6149117B2 (ja) 2017-06-14
US9653171B2 (en) 2017-05-16
CN104903964B (zh) 2018-02-16
TW201447572A (zh) 2014-12-16
EP2912665A4 (en) 2016-06-29

Similar Documents

Publication Publication Date Title
CN104903964A (zh) 部分页面存储器操作
KR102024850B1 (ko) 3차원 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 프로그램 방법
KR102396422B1 (ko) 불휘발성 메모리 및 불휘발성 메모리를 포함하는 스토리지 장치
CN111696608A (zh) 存储器装置及其操作方法
KR20160069584A (ko) 멀티 플래인을 포함하는 불 휘발성 메모리 장치
JP7368182B2 (ja) 複数のメモリプレーンを含む不揮発性メモリ装置及びこれを含むメモリシステム
CN111435289B (zh) 映射数据访问性能提高的存储器控制器及其操作方法
CN103632720A (zh) 非易失性存储装置和数据处理方法
KR20120107336A (ko) 메모리 시스템 및 그것의 어드레싱 방법
KR20130128685A (ko) 불휘발성 메모리 장치 및 그것의 프로그램 방법
CN105321567A (zh) 非易失性存储器装置、编程方法及存储装置
KR20170101000A (ko) 메모리 장치의 프로그램 방법 및 이를 적용하는 메모리 시스템
KR20170099431A (ko) 비휘발성 메모리 장치
CN102682848A (zh) 存储器装置、存储器卡、固态驱动器、系统及其操作方法
US20200371715A1 (en) Device and method of operating the same
CN112017709A (zh) 存储器装置、存储控制器以及包括它们的存储装置
KR20200145199A (ko) 저장 장치 및 그 동작 방법
KR20210128231A (ko) 메모리 장치 및 그 동작 방법
CN113110798A (zh) 存储器控制器及其操作方法
US11474740B2 (en) Memory system and memory controller
CN114694724A (zh) 存储器设备以及存储器设备的操作方法
KR102461751B1 (ko) 메모리 장치 및 이의 동작 방법
US11081192B2 (en) Memory plane structure for ultra-low read latency applications in non-volatile memories
US20240071505A1 (en) Dynamic latches above a three-dimensional non-volatile memory array
CN115202927A (zh) 存储装置及其操作方法

Legal Events

Date Code Title Description
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant