JP2010016282A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】非対称トランジスタの接合リークを抑制する。
【解決手段】半導体装置１００は、シリコン基板１０１の上部に設けられたゲート電極１１５と、ゲート電極１１５の異なる側方においてシリコン基板１０１に設けられた第一不純物拡散領域１０３および第二不純物拡散領域１０５とを有するＭＯＳＦＥＴ１１０を含む。ＭＯＳＦＥＴ１１０は、第一不純物拡散領域１０３の上部にエクステンション領域１０７を有するとともに第二不純物拡散領域１０５の上部にエクステンション領域１０７を有さず、第一不純物拡散領域１０３上に第一シリサイド層１０９を有するとともに、ゲート電極１１５側端部の近傍において第二不純物拡散領域１０５上にシリサイド層を有しない。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関する。
トランジスタのソース・ドレインが非対称構造となっているもの（非対称トランジスタ）として、特許文献１および２に記載のものが提案されている。
特許文献１には、サイドウォール部が、酸化膜／窒化膜／酸化膜から構成され、さらにその外側にサイドスペーサ形状のコントロールゲートが配置されたトランジスタが記載されている。このトランジスタは、ドレイン端においてエクステンションが注入されていない構造となっている。
特許文献２には、ソースオフセット型の不揮発性メモリセルを構成するＮチャネル型トランジスタが記載されている。このトランジスタは、深いＮウェル、Ｐウェルおよびソースのそれぞれをエミッタ、ベースおよびコレクタとみなしたバイポーラ動作を応用したものであって、ソース領域近傍のオフセットスペーサに電荷を注入し、しきい値電圧を制御するものである。また、このトランジスタは、ソース端においてエクステンション注入がされていない構造となっている。
また、特許文献３〜６にも、非対称トランジスタが記載されている。
米国特許第５４０８１１５号明細書 特開２００５−１９１５０６号公報 特開２０００−２０８７６４号公報 特開２０００−１５６５００号公報 特開平１１−２２０１２２号公報 特開平２−３０１８５号公報
ところで、トランジスタのソース／ドレイン領域の上面における接触抵抗を低減させるため、ソース／ドレイン領域の上部がシリサイド化する場合がある。
ところが、本発明者が非対称トランジスタのソース／ドレイン領域のシリサイド化について検討したところ、エクステンションをソース／ドレイン領域のうちの一方にのみ設けた場合、エクステンション領域を有さない領域で、接合リークが生じる懸念があることが見出された。
本発明によれば、
シリコン基板の上部に設けられた第一ゲート電極と、前記第一ゲート電極の異なる側方において前記シリコン基板に設けられた第一および第二不純物拡散領域と、を有する第一電界効果トランジスタを含み、
前記第一電界効果トランジスタは、前記第一不純物拡散領域の上部にエクステンション領域を有するとともに前記第二不純物拡散領域の上部にエクステンション領域を有さず、
前記第一不純物拡散領域上に第一シリサイド層を有するとともに、前記第一ゲート電極側端部の近傍において前記第二不純物拡散領域上にシリサイド層を有しない、半導体装置が提供される。
また、本発明によれば、
シリコン基板の上部に第一ゲート電極を形成する工程と、
前記第一ゲート電極の一側方に選択的に第一導電型の不純物をイオン注入してエクステンション領域を形成する工程と、
前記第一ゲート電極の周囲の前記シリコン基板に、前記第一導電型の不純物を注入して、前記一側方に第一不純物拡散領域を形成するとともに、前記第一ゲート電極を挟んで前記第一不純物拡散領域と対向する第二不純物拡散領域を形成する工程と、
前記第一ゲート電極側端部の近傍において、前記第二不純物拡散領域の上部を覆う絶縁膜を形成する工程と、
前記絶縁膜が設けられた前記シリコン基板の素子形成面に金属膜を形成し、前記金属膜中の金属と前記シリコン基板中のシリコンとを反応させて、前記第一不純物拡散領域の上部に第一シリサイド層を形成する工程と、
を含む、半導体装置の製造方法が提供される。
本発明においては、第一または第二不純物拡散領域の一方の側にのみエクステンション領域を設けるとともに、エクステンション領域が設けられていない不純物拡散領域の第一ゲート電極側端部の近傍をシリサイド化しない。こうすることにより、一方の不純物拡散領域のみにエクステンション領域を設ける場合にも、エクステンション領域を有しない側での接合リークを効果的に抑制することができる。
なお、これらの各構成の任意の組み合わせや、本発明の表現を方法、装置などの間で変換したものもまた本発明の態様として有効である。
本発明によれば、エクステンション領域をソースまたはドレインの一方にのみ設けるとともに、エクステンションを有しない拡散層のゲート側端部をシリサイド化しないため、非対称トランジスタの接合リークを抑制できる。
以下、本発明の実施形態について図面を参照して説明する。なお、すべての図面において、共通の構成要素には同じ符号を付し、適宜説明を省略する。
（第一の実施形態）
図１は、本実施形態における半導体装置の構成を示す断面図である。図１に示した半導体装置１００は、シリコン基板１０１の上部に設けられた第一ゲート電極（ゲート電極１１５）およびゲート電極１１５の異なる側方においてシリコン基板１０１に設けられた第一および第二不純物拡散領域（第一不純物拡散領域１０３、第二不純物拡散領域１０５）を有する第一電界効果トランジスタ（ＭＯＳＦＥＴ１１０）を含む。
ＭＯＳＦＥＴ１１０は、ソース・ドレイン領域のうちの一方のみにエクステンション領域が設けられた非対称ＭＯＳＦＥＴである。第一不純物拡散領域１０３の上部にはエクステンション領域１０７を有しており、第二不純物拡散領域１０５の上部にはエクステンション領域を有さない。以下、第一不純物拡散領域１０３がドレイン領域であり、第二不純物拡散領域１０５がソース領域である場合を例に説明する。
また、ＭＯＳＦＥＴ１１０は、第一不純物拡散領域１０３上に、第一シリサイド層１０９を有する。一方、第二不純物拡散領域１０５については、ゲート電極１１５の側端部の近傍において第二不純物拡散領域１０５上にシリサイド層を有しない。つまり、ゲート電極１１５の側端部におけるシリコン基板１０１は、エクステンション領域１０７が設けられた領域について選択的にシリサイド化されている。
ＭＯＳＦＥＴ１１０は、たとえば不揮発性メモリを構成するＭＯＳＦＥＴとして好適に用いることができる。
次に、半導体装置１００の製造方法を説明する。半導体装置１００の製造方法は、たとえば以下の工程を含む。
ステップ１１：シリコン基板１０１の上部に第一ゲート電極（ゲート電極１１５）を形成する工程、
ステップ１２：ゲート電極１１５の一側方に選択的に第一導電型の不純物をイオン注入してエクステンション領域１０７を形成する工程
ステップ１３：ゲート電極１１５の周囲のシリコン基板１０１に、第一導電型の不純物を注入して、上記一側方に第一不純物拡散領域１０３を形成するとともに、ゲート電極１１５を挟んで第一不純物拡散領域１０３と対向する第二不純物拡散領域１０５を形成する工程、
ステップ１４：ゲート電極１１５側端部の近傍において、第二不純物拡散領域１０５の上部を覆う絶縁膜（シリコン酸化膜１２３）を形成する工程、および
ステップ１５：シリコン酸化膜１２３が設けられたシリコン基板１０１の素子形成面に金属膜を形成し、当該金属膜中の金属とシリコン基板１０１中のシリコンとを反応させて、第一不純物拡散領域１０３の上部に第一シリサイド層１０９を形成する工程。
以下、図２（ａ）、図２（ｂ）および図３を参照して、半導体装置１００の製造方法をさらに具体的に説明する。図２（ａ）、図２（ｂ）および図３は、半導体装置１００の製造工程を説明する図である。また、図２（ｂ）は、図２（ａ）の一部の上面図である。
まず、図２（ａ）に示したように、公知の技術により、シリコン基板１０１に、たとえば、ＳＴＩ（Shallow Trench Isolation）による素子分離領域１１１を形成する。素子分離領域１１１は、たとえばＬＯＣＯＳ法等の公知の他の方法で形成してもよい。
次に、シリコン基板１０１の表面にゲート絶縁膜１１３を形成する。ここで、ゲート絶縁膜１１３は、たとえば、シリコン基板１０１の表面を熱酸化することにより形成されたシリコン酸化膜とする。ゲート絶縁膜１１３の膜厚は、たとえば膜厚１ｎｍ〜１０ｎｍ程度とする。つづいて、ゲート絶縁膜１１３上に、ゲート電極１１５となる多結晶シリコン膜をたとえば約５０ｎｍ〜２００ｎｍの膜厚に形成する。そして、ゲート絶縁膜１１３および多結晶シリコン膜を所定の領域を残すように選択的にドライエッチングし、ゲートの形状に加工する。
つづいて、公知の方法によりゲート電極１１５の側壁を覆う側壁絶縁膜１１７（図１）となるシリコン酸化膜を形成した後、シリコン基板１０１の全面にレジスト膜１１９を形成し、所定の領域を選択的に除去することにより、レジスト膜１１９をパターニングする。図２（ａ）では、レジスト膜１１９が、第二不純物拡散領域１０５の形成領域を覆うように、素子分離領域１１１上部からゲート電極１１５上部にわたって設けられている。
レジスト膜１１９をマスクとしてシリコン基板１０１の第一不純物拡散領域１０３の表面近傍の一部に第一導電型（たとえば、ｎ型）の不純物をイオン注入する（図２（ａ）では、「ＬＤＤ注入」と表記。）。これにより、第一不純物拡散領域１０３（図１）および第二不純物拡散領域１０５（図１）のうち、第一不純物拡散領域１０３の上部に選択的にエクステンション領域１０７を形成する（図２（ｂ））。
そして、レジスト膜１１９を除去してシリコン基板１０１の素子形成面を露出させる。つづいて公知の方法によりゲート電極１１５の側壁を覆う側壁絶縁膜１１７（図１）となるシリコン酸化膜を形成した後、シリコン基板１０１におけるゲート電極１１５の両側方に、第一導電型の不純物（たとえば、ｎ型）を注入して、ソース／ドレイン領域として機能する第一不純物拡散領域１０３および第二不純物拡散領域１０５を形成する。
その後、シリコン基板１０１上の所定の領域に、シリサイドブロックとして機能するシリコン酸化膜１２３を選択的に形成する（図３）。具体的には、シリコン酸化膜１２３は、少なくともゲート電極１１５側端部の近傍において第二不純物拡散領域１０５の上部を覆うように形成される。具体的には、ゲート電極１１５側端部の近傍において、第二不純物拡散領域１０５の形成領域の全体にわたってシリコン酸化膜１２３を形成する。また、図３の例では、平面視において、ゲート電極１１５上部から第二不純物拡散領域１０５上部にわたるとともに第二不純物拡散領域１０５全面を覆うようにシリコン酸化膜１２３が形成されている。
次いで、エクステンション領域１０７を有する第一不純物拡散領域１０３の上部をシリサイド化する。このとき、図３に示したように、先に形成したシリコン酸化膜１２３をシリサイドブロックとして用いることにより、第一不純物拡散領域１０３および第二不純物拡散領域１０５のうち、第一不純物拡散領域１０３の上部を選択的にシリサイド化し、第一シリサイド層１０９とする。以上により、図１に示した半導体装置１００が得られる。なお、以上の手順の後、半導体装置１００に、所定の素子や配線層等を形成してもよい。また、このとき、シリサイドブロックとして用いたシリコン酸化膜１２３を除去せずに半導体装置１００を次の工程に供することができる。
次に、本実施形態における作用効果を説明する。
本実施形態においては、ソース／ドレイン領域として機能する第一不純物拡散領域１０３および第二不純物拡散領域１０５のうち、第一不純物拡散領域１０３の側にのみエクステンション領域１０７を設けるとともに、エクステンション領域１０７を有しない第二不純物拡散領域１０５については、そのゲート電極１１５側端部をシリサイド化しない。
ここで、ソース／ドレイン領域のうち一方にエクステンション領域を有するトランジスタにおいて、ソース／ドレイン領域の両方をシリサイド化した場合の例を図１１に示す。図１１に示すように、ソース／ドレイン領域の両方を同時にシリサイド化した場合、エクステンション領域を有しない側（図１１ではソース（Ｓ）側）のシリサイド層が、ゲート電極側に不純物拡散領域を越えて形成されてしまう懸念があった。このため、エクステンション領域を有しないソース側において、不純物拡散領域とウェル間の接合リークが生じ、トランジスタの性能が低下する懸念があった。
これに対し、本実施形態においては、エクステンション領域１０７を有しない第二不純物拡散領域１０５については、そのゲート電極１１５側端部をシリサイド化しないため、エクステンション領域１０７を一方の側に有する構成とした場合においても、エクステンション領域１０７を有しない第二不純物拡散領域１０５における接合リークを効果的に抑制することが可能となる。
なお、図１では、シリコン基板１０１に一つのＭＯＳＦＥＴ１１０が設けられた例を示したが、複数のＭＯＳＦＥＴ１１０がシリコン基板１０１に設けられていてもよい。
図４（ａ）および図４（ｂ）は、図１に示したＭＯＳＦＥＴをシリコン基板１０１に２つ隣接して設けた例を示す図である。図４（ａ）は、本実施形態における半導体装置の構成を示す平面図であり、図４（ｂ）は、図４（ａ）のゲート長方向の断面図である。
図４（ａ）および図４（ｂ）に示した半導体装置の基本構成は図１を参照して前述した半導体装置１００と同様であるが、ゲート電極１１５同士が平行になるように２つのＭＯＳＦＥＴが隣接している。また、エクステンション領域１０７を有しない第二不純物拡散領域１０５同士が隣接するように、２つのＭＯＳＦＥＴが配置されている。２つのＭＯＳＦＥＴの第二不純物拡散領域１０５は、素子分離領域１１１により絶縁分離されている。
図４（ａ）および図４（ｂ）は、図１に示した半導体装置１００の製造方法に準じて製造することができる。図５（ａ）および図５（ｂ）は、図４（ａ）および図４（ｂ）に示した半導体装置の製造工程を示す断面図であり、それぞれ、図２（ｂ）および図３に対応している。
図４および図５に示したように、この構成では、２つのＭＯＳＦＥＴの第二不純物拡散領域１０５について、共通のレジスト膜１１９およびシリコン酸化膜１２３を形成することができる。シリサイドブロックとして機能するシリコン酸化膜１２３は、一方のＭＯＳＦＥＴのゲート電極１１５の上部から、他方のＭＯＳＦＥＴのゲート電極１１５の上部にわたって設けられており、２つの第二不純物拡散領域１０５のいずれについても、そのゲート電極１１５側端部近傍を覆っている。図５（ａ）および図５（ｂ）では、シリコン酸化膜１２３が、２つの第二不純物拡散領域１０５の形成領域全体を覆っている。
図４（ａ）および図４（ｂ）に示した構成とすれば、シリコン基板１０１の素子形成面に複数の非対称ＭＯＳＦＥＴを簡便に形成するとともに、複数の非対称ＭＯＳＦＥＴにおける接合リークを抑制することができる。また、シリコン酸化膜１２３の形成の際のラインアンドスペース（Ｌ／Ｓ）により余裕のある構成とすることができるため、より安定的に製造可能な構成とすることができる。また、最小線幅の小さい露光装置を用いる必要がなく、製造が容易となる。
なお、以上においては、ゲート電極１１５の材料が多結晶シリコンである場合を例に説明したが、ゲート電極１１５の材料はこれには限られず、たとえばメタルゲートとしてもよい。メタルゲートとすれば、ゲート抵抗を低減することができるため、第二不純物拡散領域１０５の全体をシリサイド化しない場合にも、ＭＯＳＦＥＴ１１０の動作特性をさらに向上させることができる。
（第二の実施形態）
図６（ａ）および図６（ｂ）は、本実施形態における半導体装置の構成を示す平面図である。図６（ａ）および図６（ｂ）に示した半導体装置の基本構成は、図４（ａ）および図４（ｂ）を参照して前述した装置と同様であるが、２つの第二不純物拡散領域１０５がいずれもシリコン酸化膜１２３の形成領域から延出しており、各延出部がシリサイド化され、それぞれのシリサイドの上部に接して導電性の接続プラグ１２１が設けられている点が異なる。
つまり、図６（ａ）および図６（ｂ）においては、シリコン基板１０１上に設けられ、ゲート電極１１５側端部の近傍において第二不純物拡散領域１０５を覆うシリコン酸化膜１２３をさらに含み、平面視において、シリコン酸化膜１２３が第二不純物拡散領域１０５の一部に重なって設けられ、シリコン酸化膜１２３と重ならない領域において第二不純物拡散領域１０５上に第二シリサイド層１２５が設けられている。
図６（ａ）は、第二不純物拡散領域１０５が、シリコン酸化膜１２３の形成領域からゲート電極１１５のゲート幅方向に延出する延出部を有し、延出部の一部がシリコン酸化膜１２３から露出しており、露出部において第二不純物拡散領域１０５上に第二シリサイド層１２５が設けられ、第二シリサイド層１２５に接して導電性の接続プラグ１２１が設けられた例である。また、図６（ｂ）では、第二不純物拡散領域１０５がシリコン酸化膜１２３の形成領域から同幅を保ってゲート長方向に延出している。
図６（ａ）および図６（ｂ）に示した半導体装置は、図１、図４（ａ）および図４（ｂ）に示した半導体装置の製造工程を用いて製造することができる。具体的には、シリコン酸化膜１２３を形成する工程（ステップ１４）が、第二不純物拡散領域１０５の一部を覆うシリコン酸化膜１２３を形成する工程である。そして、第一シリサイド層１０９を形成する工程（ステップ１５）において、第二不純物拡散領域１０５の上部のうち、シリコン酸化膜１２３の非形成領域の上部に第二シリサイド層１２５を形成する。また、第二シリサイド層１２５を形成した後、第二シリサイド層１２５に接する導電性の接続プラグ１２１を形成する工程をさらに含む。
本実施形態の構成とすることにより、第一の実施形態の作用効果に加えて、さらに、第二不純物拡散領域１０５におけるコンタクト抵抗を低減することができる。
（第三の実施形態）
図７（ａ）および図７（ｂ）は、本実施形態における半導体装置の構成を示す図である。図７（ａ）は、半導体装置の構成を示す平面図であり、図７（ｂ）は図７（ａ）のゲート長方向の断面図である。
図７（ａ）および図７（ｂ）に示した半導体装置の基本構成は図４（ａ）および図４（ｂ）を参照して前述した半導体装置と同様であるが、２つの非対称ＭＯＳＦＥＴの第二不純物拡散領域１０５が素子分離されておらず、共通の第二不純物拡散領域１０５が設けられている点が異なる。
図７（ａ）および図７（ｂ）に示した半導体装置は、第一不純物拡散領域１０３ａ、第一シリサイド層１０９ａ、第二不純物拡散領域１０５、第一ゲート電極１１５ａを備える第一ＭＯＳＦＥＴ１１０ａと、第二不純物拡散領域１０５、第三不純物拡散領域１０３ｂ、第三シリサイド層１０９ｂおよび第二ゲート電極１１５ｂを備える第二ＭＯＳＦＥＴ１１０ｂとを含む。第二ＭＯＳＦＥＴ１１０ｂは、第二不純物拡散領域１０５を挟んで第一ゲート電極１１５ａに隣接する第二ゲート電極１１５ｂと、第二ゲート電極１１５ｂを挟んで第二不純物拡散領域１０５と隣接する第三不純物拡散領域１０３ｂと、を有する。２つのＭＯＳＦＥＴのゲート電極１１５ａ，１１５ｂ同士が平行に配置されており、２つのゲート電極１１５ａ，１１５ｂ間に共通の第二不純物拡散領域１０５が設けられている。
第二ＭＯＳＦＥＴ１１０ｂは、第三不純物拡散領域１０３ｂの上部にエクステンション領域１０７を有するとともに第二不純物拡散領域１０５の上部にエクステンション領域を有さず、第三不純物拡散領域１０３ｂ上に第三シリサイド層１０９ｂを有するとともに、第二ゲート電極１１５ｂ側端部の近傍において第二不純物拡散領域１０５上にシリサイド層を有しない。
図７（ａ）および図７（ｂ）は、図１、図４（ａ）および図４（ｂ）に示した半導体装置の製造方法に準じて製造することができる。図８（ａ）および図８（ｂ）は、図７（ａ）および図７（ｂ）に示した半導体装置の製造工程を示す平面図であり、それぞれ、図５（ａ）および図５（ｂ）に対応している。
本実施形態においては、２つのトランジスタがソースまたはドレイン領域を共通にしているため、図４（ａ）および図４（ｂ）に示した構成の場合に得られる作用効果に加えて、さらに、シリコン基板１０１の素子形成面内の非対称ＭＯＳＦＥＴの集積度を向上させることができる。よって、レイアウト面積を縮小することができる。
また、第二不純物拡散領域１０５を共通のソース領域とすることにより、たとえば不揮発性メモリを構成するトランジスタにより好適に用いることができる。
なお、本実施形態においても、第三の実施形態に記載の構成を適用してもよい。図９は、このような半導体装置の構成を示す平面図である。
図９に示した半導体装置の基本構成は図７（ａ）と同様であるが、第二不純物拡散領域１０５がゲート幅方向に延出しており、延出部の一部がシリコン酸化膜１２３に覆われておらず、シリコン酸化膜１２３に覆われていない領域が第二シリサイド層１２５となっており、第二シリサイド層１２５に接して接続プラグ１２１が設けられている。
このようにすれば、図７（ａ）に示した構成の場合に得られる作用効果に加えて、さらに、第二不純物拡散領域１０５におけるコンタクト抵抗の増加を抑制することができる。
（第四の実施形態）
図９に示した半導体装置において、非対称ＭＯＳＦＥＴの対をゲート幅方向に複数一列に配置してもよい。図１０は、このような半導体装置の構成を示す平面図である。
図１０に示した半導体装置においては、第一ＭＯＳＦＥＴ１１０ａおよび第二ＭＯＳＦＥＴ１１０ｂから構成されたトランジスタ対１２０が複数設けられている。複数のトランジスタ対１２０は、第一ゲート電極１１５ａおよび第二ゲート電極１１５ｂの延在方向に沿って一列に配置されるとともに第二不純物拡散領域１０５が共通に設けられている。第二不純物拡散領域１０５は、シリコン酸化膜１２３の形成領域から第一ゲート電極１１５ａのゲート幅方向に延出している延出部を有する。この延出部において、第二不純物拡散領域１０５上に第二シリサイド層１２５が設けられ、第二シリサイド層１２５に接して接続プラグ１２１が設けられている。
図１０に示した半導体装置は、第一から第三の実施形態に記載の半導体装置の製造方法に準じて製造することができる。
具体的には、第一ゲート電極１１５ａを形成する工程（ステップ１１）において、シリコン基板１０１の上部に第一ゲート電極１１５ａに隣接する第二ゲート電極１１５ｂを形成する。
エクステンション領域１０７を形成する工程（ステップ１２）において、第一不純物拡散領域１０３ａおよび第三不純物拡散領域１０３ｂが形成される領域の上部に第一導電型（たとえば、ｎ型）の不純物をイオン注入してエクステンション領域１０７を形成する。第二不純物拡散領域１０５が形成される領域の上部には、エクステンション領域を形成しない。
また、第一不純物拡散領域１０３ａおよび第二不純物拡散領域１０５を形成する工程（ステップ１３）は、第一ゲート電極１１５ａおよび第二ゲート電極１１５ｂに挟まれた第二不純物拡散領域１０５と、第一ゲート電極１１５ａを挟んで第二不純物拡散領域１０５の反対側に位置する第一不純物拡散領域１０３ａとを形成するとともに、第二ゲート電極１１５ｂを挟んで第二不純物拡散領域１０５の反対側に位置する第三不純物拡散領域１０３ｂを形成する工程である。
シリコン酸化膜１２３を形成する工程（ステップ１４）は、第一ゲート電極１１５ａ側端部の近傍と第二ゲート電極１１５ｂ側端部の近傍とにおいて第二不純物拡散領域１０５の上部を覆うとともに第二不純物拡散領域１０５の一部を覆うシリコン酸化膜１２３を形成する工程である。
第一シリサイド層１０９を形成する工程（ステップ１５）において、第一不純物拡散領域１０３ａおよび第三不純物拡散領域１０３ｂの上部に、それぞれ、第一シリサイド層１０９ａおよび第三シリサイド層１０９ｂを形成するとともに、第二不純物拡散領域１０５の上部のうち、シリコン酸化膜１２３の非形成領域の上部に第二シリサイド層１２５を形成する。そして、第二シリサイド層１２５に接する導電性の接続プラグ１２１を形成する工程をさらに含む。
本実施形態によれば、以上の実施形態と同様に各非対称トランジスタにおける接合リークが抑制されるとともに、第二不純物拡散領域１０５におけるコンタクト抵抗の増加が抑制され、さらに、非対称ＭＯＳＦＥＴのレイアウト面積の縮小がいずれも可能となる。
なお、図１０においては、第二シリサイド層１２５が、２つのトランジスタ対のゲート幅方向の外側と、トランジスタ対の間の領域に、合計３つ設けられ、各第二シリサイド層１２５に一つの接続プラグ１２１が設けられた例を示したが、接続プラグ１２１の配置はこれには限られない。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、以上の実施形態においては、第一不純物拡散領域１０３（第一不純物拡散領域１０３ａ）および第三不純物拡散領域１０３ｂがドレイン領域であって第二不純物拡散領域１０５がソース領域である場合を例に説明したが、ソース領域とドレイン領域の配置が逆であってもよい。
本実施形態における半導体装置の構成を示す断面図である。 図１の半導体装置の製造工程を説明する図である。 図１の半導体装置の製造工程を説明する平面図である。 本実施形態における半導体装置の構成を示す図である。 図４の半導体装置の製造工程を説明する平面図である。 本実施形態における半導体装置の構成を示す平面図である。 本実施形態における半導体装置の構成を示す図である。 図７の半導体装置の製造工程を説明する平面図である。 本実施形態における半導体装置の構成を示す平面図である。 本実施形態における半導体装置の構成を示す平面図である。 半導体装置の構成を示す断面図である。
符号の説明
１００ 半導体装置
１０１ シリコン基板
１０３ 第一不純物拡散領域
１０３ａ 第一不純物拡散領域
１０３ｂ 第三不純物拡散領域
１０５ 第二不純物拡散領域
１０７ エクステンション領域
１０９ 第一シリサイド層
１０９ａ 第一シリサイド層
１０９ｂ 第三シリサイド層
１１０ ＭＯＳＦＥＴ
１１０ａ 第一ＭＯＳＦＥＴ
１１０ｂ 第二ＭＯＳＦＥＴ
１１１ 素子分離領域
１１３ ゲート絶縁膜
１１５ ゲート電極
１１５ａ 第一ゲート電極
１１５ｂ 第二ゲート電極
１１７ 側壁絶縁膜
１１９ レジスト膜
１２０ トランジスタ対
１２１ 接続プラグ
１２３ シリコン酸化膜
１２５ 第二シリサイド層

Claims (7)

  1. シリコン基板の上部に設けられた第一ゲート電極と、前記第一ゲート電極の異なる側方において前記シリコン基板に設けられた第一および第二不純物拡散領域と、を有する第一電界効果トランジスタを含み、
    前記第一電界効果トランジスタは、前記第一不純物拡散領域の上部にエクステンション領域を有するとともに前記第二不純物拡散領域の上部にエクステンション領域を有さず、
    前記第一不純物拡散領域上に第一シリサイド層を有するとともに、前記第一ゲート電極側端部の近傍において前記第二不純物拡散領域上にシリサイド層を有しない、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第二不純物拡散領域と、前記第二不純物拡散領域を挟んで前記第一ゲート電極に隣接する第二ゲート電極と、前記第二ゲート電極を挟んで前記第二不純物拡散領域と隣接する第三不純物拡散領域と、を有する第二電界効果トランジスタを含み、
    前記第二電界効果トランジスタは、前記第三不純物拡散領域の上部にエクステンション領域を有するとともに前記第二不純物拡散領域の上部にエクステンション領域を有さず、
    前記第三不純物拡散領域上に第三シリサイド層を有するとともに、前記第二ゲート電極側端部の近傍において前記第二不純物拡散領域上にシリサイド層を有しない、半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記第一および第二電界効果トランジスタから構成されたトランジスタ対が複数設けられ、
    複数の前記トランジスタ対は、前記第一および第二ゲート電極の延在方向に沿って一列に配置されるとともに前記第二不純物拡散領域が共通に設けられ、
    前記第二不純物拡散領域が、絶縁膜の形成領域から前記第一ゲート電極のゲート幅方向に延出している延出部を有し、
    前記延出部において、前記第二不純物拡散領域上に第二シリサイド層が設けられ、前記第二シリサイド層に接して導電性の接続プラグが設けられた、半導体装置。
  4. 請求項１乃至３いずれかに記載の半導体装置において、
    前記第一不純物拡散領域が、前記第一電界効果トランジスタのドレイン領域であって、
    前記第二不純物拡散領域が、前記第一電界効果トランジスタのソース領域である、半導体装置。
  5. シリコン基板の上部に第一ゲート電極を形成する工程と、
    前記第一ゲート電極の一側方に選択的に第一導電型の不純物をイオン注入してエクステンション領域を形成する工程と、
    前記第一ゲート電極の周囲の前記シリコン基板に、前記第一導電型の不純物を注入して、前記一側方に第一不純物拡散領域を形成するとともに、前記第一ゲート電極を挟んで前記第一不純物拡散領域と対向する第二不純物拡散領域を形成する工程と、
    前記第一ゲート電極側端部の近傍において、前記第二不純物拡散領域の上部を覆う絶縁膜を形成する工程と、
    前記絶縁膜が設けられた前記シリコン基板の素子形成面に金属膜を形成し、前記金属膜中の金属と前記シリコン基板中のシリコンとを反応させて、前記第一不純物拡散領域の上部に第一シリサイド層を形成する工程と、
    を含む、半導体装置の製造方法。
  6. 請求項５に記載の半導体装置の製造方法において、
    絶縁膜を形成する前記工程が、前記第二不純物拡散領域の上部の一部を覆う前記絶縁膜を形成する工程であって、
    第一シリサイド層を形成する前記工程において、前記第二不純物領域の上部のうち、前記絶縁膜の非形成領域の上部に第二シリサイド層を形成し、
    前記第二シリサイド層に接する導電性の接続プラグを形成する工程をさらに含む、半導体装置の製造方法。
  7. 請求項５または６に記載の半導体装置の製造方法において、
    第一ゲート電極を形成する前記工程において、前記シリコン基板の上部に前記第一ゲート電極に隣接する第二ゲート電極を形成し、
    エクステンション領域を形成する前記工程において、前記第一不純物拡散領域および第三不純物拡散領域の形成領域の上部に前記第一導電型の不純物をイオン注入してエクステンション領域を形成し、
    第一および第二不純物拡散領域を形成する前記工程が、前記第一および第二ゲート電極に挟まれた前記第二不純物拡散領域と、前記第一ゲート電極を挟んで前記第二不純物拡散領域の反対側に位置する前記第一不純物拡散領域とを形成するとともに、前記第二ゲート電極を挟んで前記第二不純物拡散領域の反対側に位置する第三不純物拡散領域を形成する工程であって、
    絶縁膜を形成する前記工程が、前記第一ゲート電極側端部の近傍と前記第二ゲート電極側端部の近傍とにおいて前記第二不純物拡散領域の上部を覆うとともに前記第二不純物拡散領域の一部を覆う前記絶縁膜を形成する工程であって、
    第一シリサイド層を形成する前記工程において、前記第一および第三不純物拡散領域の上部に前記第一シリサイド層および第三シリサイド層を形成するとともに、前記第二不純物領域の上部のうち、前記絶縁膜の非形成領域の上部に前記第二シリサイド層を形成し、
    前記第二シリサイド層に接する導電性の接続プラグを形成する工程をさらに含む、半導体装置の製造方法。
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