JP2007123784A - 半導体装置 - Google Patents
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Abstract
【解決手段】 半導体基板10と、半導体基板10上に形成され、ゲート絶縁膜16を介して形成されるゲート電極18と、半導体基板10に形成され、ゲート電極18の両側方に位置する領域に形成されるn型のソース/ドレイン拡散層24と、半導体基板10上のゲート電極18両側部に形成され、ゲート電極18のチャネル領域に応力を与えるtensile膜26と、ソース/ドレイン拡散層24上にtensile膜26を貫通して形成される、導電体材料が埋め込まれたコンタクト30を備える。そして、ゲート電極18とソースコンタクト34間距離が、ゲート電極18とドレインコンタクト32間距離よりも広いことを特徴としている。
【選択図】 図1
Description
12 素子分離領域
14 p型ウェル領域
16 ゲート絶縁膜
18 ゲート電極
20 サイドウォール
22 n型ソース/ドレイン低濃度拡散層
24 n型ソース/ドレイン高濃度拡散層
25 シリサイド
26 tensile膜
28 TEOS膜
30 コンタクト
32 ソースコンタクト
34 ドレインコンタクト
36 n型ウェル領域
38 p型ソース/ドレイン低濃度拡散層
40 p型ソース/ドレイン高濃度拡散層
42 compressive膜
50 SRAMセル
52 トランスファトランジスタ(NMOSトランジスタ)
54 ドライバトランジスタ(NMOSトランジスタ)
56 ロードトランジスタ(PMOSトランジスタ)
Claims (6)
- 半導体基板と、
前記半導体基板上に形成され、ゲート絶縁膜を介して形成されるゲート電極と、
前記半導体基板に形成され、前記ゲート電極の両側方に位置する領域に形成される所望の導電型のソース/ドレイン層と、
前記半導体基板上の前記ゲート電極両側部に形成され、前記ゲート電極のチャネル領域に応力を与える絶縁膜と、
前記ソース/ドレイン層上に前記絶縁膜を貫通して、導電体材料が埋め込まれたコンタクトと、
を備え、前記ソース層側の前記ゲート電極側部に形成される前記絶縁膜の膜量は、前記ドレイン層側の前記ゲート電極側部に形成される前記絶縁膜の膜量よりも多いことを特徴とする半導体装置。 - 前記導電型が、n型の導電型であり、前記絶縁膜は、前記チャネル領域に引張応力を与える膜であることを特徴とする請求項1記載の半導体装置。
- 前記導電型が、p型の導電型であり、前記絶縁膜は、前記チャネル領域に圧縮応力を与える膜であることを特徴とする請求項1記載の半導体装置。
- 前記ゲート電極と前記ソース層の前記コンタクトとの距離が、前記ゲート電極と前記ドレイン層の前記コンタクトとの距離よりも広いことを特徴とする請求項1乃至請求項3のいずれか1項に記載の半導体装置。
- 半導体基板上に第1のゲート電極が形成され、前記第1のゲート電極の両側方の前記半導体基板に第1の導電型の第1のソース/ドレイン層が形成される第1のトランジスタと、
前記半導体基板上に第2のゲート電極が形成され、前記第2のゲート電極の両側方の前記半導体基板に第2の導電型の第2のソース/ドレイン層が形成される第2のトランジスタと、
前記第1のトランジスタ及び前記第2のトランジスタ上に形成される、前記第1のゲート電極若しくは前記第2のゲート電極下部のチャネル領域に応力を与える絶縁膜と、
前記第1のソース/ドレイン層上に前記絶縁膜を貫通して形成される第1のソースコンタクト及び第1のドレインコンタクトと、
前記第2のソース/ドレイン層上に前記絶縁膜を貫通して形成される第2のソースコンタクト及び第2のドレインコンタクトと、
を備え、前記第1のゲート電極と前記第1のソースコンタクトとの間の距離が、前記第1のゲート電極と前記第1のドレインコンタクトとの間の距離よりも広く、前記第2のゲート電極と前記第2のソースコンタクトとの間の距離が、前記第2のゲート電極と前記第2のドレインコンタクトとの間の距離よりも狭いことを特徴とする半導体装置。 - 前記絶縁膜は、シリコン窒化膜を含む膜であることを特徴とする請求項1乃至請求項5記載の半導体装置。
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