TWI565065B - 高電壓半導體元件製造方法及高電壓半導體元件構造 - Google Patents

Description

高電壓半導體元件製造方法及高電壓半導體元件構造

本案係為一種半導體元件製造方法，尤指應用於積體電路製程中之半導體元件製造方法。

將多種具有不同功能之電路模組整合完成於同一半導體晶片是積體電路產業的一種趨勢，而由於各個不同功能電路模組之工作電壓的範圍不一，因此，於同一半導體晶片上完成工作電壓範圍不同之多個電路模組，是目前積體電路製作過程中常遇到的任務。

請參見圖1，其係一雙擴散汲極高電壓N型金氧半電晶體(Double-Diffused-Drain High Voltage N-type MOSFET，簡稱DDD HV NMOS)之剖面構造示意圖，其便是可整合於一般積體電路製程之高壓電路元件，其主要由基板1、高壓P型井區(HV P-Well)10、N型場區(N-Field)11、N型漸層區(N-Grade)12、高濃度之N型摻雜區(N+)13以及閘極結構14等結構所完成。但是，工作電壓範圍不同之電路模組中所使用之電路元件差異頗大，而且將N型金氧半電晶體與P型金氧半電晶體同時完成於同一基板上之互補式金氧半電晶體製程亦成主流。因此，目前常見的此類半導體製程之步驟整合不易，造成光罩數量過多而使產品成本居高不下，而且所完成之高電壓金氧半電晶體之元件特性不穩定而造成良率不易提升。而如何改善此等習用手段之缺失，便是發展本案之主要目的。

本發明的目的在於提供一種高電壓半導體元件製造方法，包含下列步驟：提供一基板，基板中已形成有一第一主動區域與一第二主動區域；於基板上方形成一第一罩幕，第一罩幕覆蓋第二主動區域且第一罩幕中具有一第一開口與一第二開口，第一開口與第二開口中露出第一主動區域之兩端；利用第一罩幕與此等開口進行一第一摻質植入製程，用以於第一主動區域之兩端與第二主動區域外圍形成一第一電性摻雜區；除去第一罩幕；於基板上方形成一第二罩幕，第二罩幕覆蓋第一主動區域且第二罩幕中具有一第三開口與一第四開口，第三開口與第四開口中露出第二主動區域之兩端；利用第二罩幕與此等開口進行一第二摻質植入製程，用以於第二主動區域之兩端與第一主動區域外圍形成一第二電性摻雜區；除去第二罩幕；以及於第一主動區域之中段上方與第二主動區域之中段上方分別形成一第一閘極導體結構與一第二閘極導體結構。

在本發明的較佳實施例中，更包含下列步驟：利用上述第一閘極導體結構為罩幕而進行一第三摻質植入製程，用以於上述第一電性摻雜區上方完成一第一電性源/汲區域；以及利用上述第二閘極導體結構為罩幕而進行一第四摻質植入製程，用以於上述第二電性摻雜區上方完成一第二電性源/汲區域。

在本發明的較佳實施例中，上述第一摻質植入製程包含下列步驟：進行一第一深度第一摻質植入製程，用以於上述第二主動區域外圍形成上述第一電性摻雜區中之一第一電性場區；以及進行一第二深度第一摻質植入製程，用以於上述第一主動區域之兩 端形成上述第一電性摻雜區中之一第一電性漸層區。

在本發明的較佳實施例中，上述第一電性漸層區超出上述第一主動區域兩端之一長度約為0.3微米。

在本發明的較佳實施例中，上述第二摻質植入製程包含下列步驟：進行一第三深度第二摻質植入製程，用以於上述第一主動區域外圍形成上述第二電性摻雜區中之一第二電性場區；以及進行一第四深度第二摻質植入製程，用以於上述第二主動區域之兩端形成上述第二電性摻雜區中之一第二電性漸層區。

在本發明的較佳實施例中，上述第一主動區域周圍之上述第一電性漸層區與上述第二電性場區間之一第一間距約為0.05微米。

在本發明的較佳實施例中，形成於上述第一主動區域周圍之上述第二電性場區具有向上述第一主動區域中段處延伸之一第一凸出部與一第二凸出部，上述第一凸出部或上述第二凸出部與上述第一電性漸層區間之上述第二間距約為0.2微米。

在本發明的較佳實施例中，上述第一主動區域外圍所形成之上述第二電性摻雜區具有向上述第一主動區域中段處延伸之一第一凸出部與一第二凸出部。

在本發明的較佳實施例中，上述第一閘極導體結構或一第二閘極導體結構係包含有一多晶矽導體結構，其中上述多晶矽導體結構與上述第一電性漸層區重疊區域之寬度約為0.7微米。

在本發明的較佳實施例中，上述基板為一矽基板，上述第一電性漸層區為N型漸層區，上述第二電性漸層區為P型漸層區，上述第一電性場區為N型場區，上述第二電性場區為P型場區。

本發明的另一目的在於提供一種高電壓半導體元件構造，包含：一基板，基板中已形成有一第一主動區域與一第二主動區域； 一第一電性摻雜區，形成於第一主動區域之兩端與第二主動區域外圍；一第二電性摻雜區，形成於第二主動區域之兩端與第一主動區域外圍，且第二電性摻雜區具有向第一主動區域中段處延伸之一第一凸出部與一第二凸出部；以及一第一閘極導體結構與一第二閘極導體結構，形成於第一主動區域之中段上方與第二主動區域之中段上方。

在本發明的較佳實施例中，上述高電壓半導體元件構造更包含：一第一電性源/汲區域，形成於上述第一電性摻雜區上方；以及一第二電性源/汲區域，形成於上述第二電性摻雜區上方。

在本發明的較佳實施例中，上述第一電性摻雜區包含：一第一電性場區，形成上述第二主動區域之外圍；以及一第一電性漸層區，形成於上述第一主動區域之兩端。

在本發明的較佳實施例中，上述第一電性漸層區超出上述第一主動區域兩端之一長度為0.3微米。

在本發明的較佳實施例中，上述第二電性摻雜區包含：一第二電性場區，形成於上述第一主動區域之外圍；以及一第二電性漸層區，形成上述第二主動區域之兩端。

在本發明的較佳實施例中，上述第一主動區域周圍之上述第一電性漸層區與上述第二電性場區間之一第一間距約為0.05微米。

在本發明的較佳實施例中，形成於上述第一主動區域周圍之上述第二電性場區具有向上述第一主動區域中段處延伸之上述第一凸出部與上述第二凸出部，上述第一凸出部或上述第二凸出部與上述第一電性漸層區間之上述第二間距約為0.2微米。

在本發明的較佳實施例中，上述第一閘極導體結構或一第二閘極導體結構係包含有一多晶矽導體結構。

在本發明的較佳實施例中，上述多晶矽導體結構與上述第一電性漸層區重疊區域之寬度約為0.7微米。

在本發明的較佳實施例中，上述基板為一矽基板，上述第一電性漸層區為N型漸層區，上述第二電性漸層區為P型漸層區，上述第一電性場區為N型場區，上述第二電性場區為P型場區。

請參見圖2A~圖2F，其表示出本案所發展出來用以完成雙擴散汲極高電壓金氧半電晶體(Double-Diffused-Drain High Voltage MOSFET簡稱DDD HV MOS)製程中之上視示意圖。首先，圖2A中係表示出於基板2(例如矽晶板)上定義出主動區域201、202與隔離構造211、212，其中主動區域201、202延伸於相同之第一方向，隔離構造211、212可以是常見的淺溝槽隔離絕緣層(Shallow Trench Isolation，簡稱STI)。而利用高壓P井區(HV P-well)與高壓N井區(HV N-well)之摻質植入(本圖中未能示出)，可將圖中分為兩區來分別表示出N型金氧半電晶體區域以及P型金氧半電晶體，其中主動區域201與隔離構造211係為用以完成N型金氧半電晶體之區域，至於主動區域202與隔離構造212則為用以完成P型金氧半電晶體之區域。

接著，請參見圖2B，利用同一個微影製程來形成如圖所示之罩幕與多個開口，其中包含有遮住主動區域202之罩幕200以及位於主動區域201之兩端之開口220、221，而利用未被罩幕遮住之開口，對露出之區域進行摻質植入，進而完成如圖2C所示之N型漸層區(N-Grade)230、231與N型場區(N-Field)232。接著，將罩幕200移除。其中係利用同一罩幕形狀與其開口來進行兩次摻 質植入，首先，可先進行植入深度較深之N型場區232之摻質植入，然後再進行植入深度較淺之N型漸層區230、231之摻質植入，基本上N型漸層區230、231與N型場區232之摻質相同，濃度也差不多，但是植入深度不同，N型場區232之植入深度將大於N型漸層區230、231，N型場區232之植入深度較佳應大於淺溝槽隔離絕緣層之底部。而由上述說明可知，在本實施例中，N型場區232與N型漸層區230、231之植入製程是共用同一光罩所定義出來之罩幕與開口，因此可以有效縮減光罩數目，達到發展本案之主要目的。而N型漸層區230、231尺寸超出主動區域201兩端之長度d1約為0.3微米。

然後如圖2D所示，利用另一個微影製程來形成如圖所示之罩幕與多個開口，其中包含有遮住主動區域201之罩幕242以及位於主動區域202之兩端之開口240、241，而利用未被罩幕遮住之開口，對露出之區域進行摻質植入，進而完成如圖2E所示之P型漸層區250、251與P型場區252。接著，將罩幕242移除。其中可先進行植入深度較深之P型場區252之摻質植入，然後再進行植入深度較淺之P型漸層區250、251之摻質植入，基本上P型漸層區250、251與P型場區252之摻質相同，濃度也差不多，但是植入深度不同，P型場區252之植入深度將大於P型漸層區250、251，P型場區252之植入深度較佳應大於淺溝槽隔離絕緣層之底部。同樣地，在本實施例中，P型場區252與P型漸層區250、251之植入製程是共用同一光罩所定義出來之罩幕與開口，因此可以有效縮減光罩數目。

而再此需特別強調的是，由於上述N型金氧半電晶體中之高壓P井區(HV P-well)之摻質多以硼完成，因此會因誘發元件產生反向窄寬度效應(Inverse Narrow Width Effect，簡稱INWE)或是窄 寬度元件門檻電壓值不穩定(narrow width device VT instability)等現象。而為能確保元件的穩定度，本案之N型金氧半電晶體主動區域201之罩幕242具有特殊設計，其形狀呈兩端寬但中段窄之啞鈴形狀，其主要目的是讓定義出來之P型場區252向內延伸出第一凸出部2521與一第二凸出部2522至主動區域201之中段處，因此第一凸出部2521與一第二凸出部2522具有相同之延伸方向，且上述延伸方向與第一方向不同(本實施例中為與第一方向垂直)，用以阻擋高壓P井區(HV P-well)中之硼向外擴散，讓元件不易發生上述問題。另外，如圖所示，N型漸層區230(231)之邊緣與P型場區252之邊緣間之間距d2與d3則分別約為0.05微米與0.2微米。

接著，如圖2F所示，再於主動區域201、202之中段處上方形成閘極導體結構261、262，例如多晶矽導體結構。而N型漸層區230、231與閘極導體結構261、262重疊區域之寬度d4約為0.7微米。然後可再利用閘極導體結構261、262以及後續完成之間隙壁檔結構為罩幕來進行高濃度之N型摻雜區(N+)與高濃度之P型摻雜區(P+)之摻質植入，進而完成N型金氧半電晶體與P型金氧半電晶體之源/汲區域。如此將可完成N型金氧半電晶體與P型金氧半電晶體之基本構造。

請參見圖3，其係透過本案揭露之技術手段所完成之N型金氧半電晶體與P型金氧半電晶體之剖面構造示意圖，其中基板3包含有利用上述方法所完成之高壓P型井區301、高壓N型井區302、N型場區311、P型場區312、N型漸層區321、P型漸層區322、高濃度之N型摻雜區331、高濃度之P型摻雜區332以及閘極結構341、342。高濃度之N型摻雜區331與高濃度之P型摻雜區332係分別為N型金氧半電晶體與P型金氧半電晶體之源/汲區 域。而位於N型金氧半電晶體間之淺溝槽隔離絕緣層(STI)351之下方形成之P型場區312，係用以隔離相鄰的N型金氧半電晶體，至於位於P型金氧半電晶體間之淺溝槽隔離絕緣層(STI)352之下方則形成有N型場區312，用以隔離相鄰的P型金氧半電晶體。其中N型場區311、與N型漸層區321係共用同一光罩製程所完成之罩幕來進行摻質植入，至於P型場區312與P型漸層區322也是共用另一個光罩製程所完成之罩幕來進行摻質植入，因此可有效節省製程中所需之光罩數量。

綜上所述，在本發明對技術進行改良後，已可有效改善習用手段的問題。雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

1、2、3‧‧‧基板

10‧‧‧高壓P型井區

11‧‧‧N型場區

12‧‧‧N型漸層區

13‧‧‧高濃度之N型摻雜區

14‧‧‧閘極結構

200、242‧‧‧罩幕

201、202‧‧‧主動區域

211、212‧‧‧隔離構造

220、221、240、241‧‧‧開口

230、231‧‧‧N型漸層區

232‧‧‧N型場區

250、251‧‧‧P型漸層區

252‧‧‧P型場區

2521‧‧‧第一凸出部

2522‧‧‧第二凸出部

261、262‧‧‧閘極導體結構

301‧‧‧高壓P型井區

302‧‧‧高壓N型井區

311‧‧‧N型場區

312‧‧‧P型場區

321‧‧‧N型漸層區

322‧‧‧P型漸層區

331‧‧‧高濃度之N型摻雜區

332‧‧‧高濃度之P型摻雜區

341、342‧‧‧閘極結構

351、352‧‧‧淺溝槽隔離絕緣層

d1‧‧‧N型漸層區超出主動區域之長度

d2、d3‧‧‧N型漸層區邊緣與P型場區邊緣間之間距

d4‧‧‧重疊區域之寬度

圖1顯示雙擴散汲極高電壓N型金氧半電晶體之剖面構造示意圖。

圖2A~圖2F顯示本案所發展出來用以完成雙擴散汲極高電壓金氧半電晶體製程中之上視示意圖。

圖3顯示透過本案揭露之技術手段所完成之N型金氧半電晶體與P型金氧半電晶體之剖面構造示意圖。

3‧‧‧基板

301‧‧‧高壓P型井區

302‧‧‧高壓N型井區

311‧‧‧N型場區

312‧‧‧P型場區

321‧‧‧N型漸層區

322‧‧‧P型漸層區

331‧‧‧高濃度之N型摻雜區

332‧‧‧高濃度之P型摻雜區

341、342‧‧‧閘極結構

351、352‧‧‧淺溝槽隔離絕緣層

Claims (20)

1. 一種高電壓半導體元件製造方法，包含下列步驟：提供一基板，該基板中已形成有一第一主動區域與一第二主動區域；於該基板上方形成一第一罩幕，該第一罩幕覆蓋該第二主動區域且該第一罩幕中具有一第一開口與一第二開口，該第一開口與該第二開口中露出該第一主動區域之兩端；利用該第一罩幕與該等開口進行一第一摻質植入製程，用以於該第一主動區域之兩端與該第二主動區域外圍形成一第一電性摻雜區；除去該第一罩幕；於該基板上方形成一第二罩幕，該第二罩幕覆蓋該第一主動區域其該第二罩幕中具有一第三開口與一第四開口，該第三開口與該第四開口中露出該第二主動區域之兩端；利用該第二罩幕與該等開口進行一第二摻質植入製程，用以於該第二主動區域之兩端與該第一主動區域外圍形成一第二電性摻雜區；除去該第二罩幕；以及於該第一主動區域之中段上方與該第二主動區域之中段上方分別形成一第一閘極導體結構與一第二閘極導體結構。
2. 如申請專利範圍第1項所述之高電壓半導體元件製造方法，其中更包含下列步驟：利用該第一閘極導體結構為罩幕而進行一第三摻質植入製程，用以於該第一電性摻雜區上方完成一第一電性源/汲區域；以及 利用該第二閘極導體結構為罩幕而進行一第四摻質植入製程，用以於該第二電性摻雜區上方完成一第二電性源/汲區域。
3. 如申請專利範圍第1項所述之高電壓半導體元件製造方法，其中該第一摻質植入製程包含下列步驟：進行一第一深度第一摻質植入製程，用以於該第二主動區域外圍形成該第一電性摻雜區中之一第一電性場區；以及進行一第二深度第一摻質植入製程，用以於該第一主動區域之兩端形成該第一電性摻雜區中之一第一電性漸層區。
4. 如申請專利範圍第3項所述之高電壓半導體元件製造方法，其中該第一電性漸層區超出該第一主動區域兩端之一長度約為0.3微米。
5. 如申請專利範圍第3項所述之高電壓半導體元件製造方法，其中該第二摻質植入製程包含下列步驟：進行一第三深度第二摻質植入製程，用以於該第一主動區域外圍形成該第二電性摻雜區中之一第二電性場區；以及進行一第四深度第二摻質植入製程，用以於該第二主動區域之兩端形成該第二電性摻雜區中之一第二電性漸層區。
6. 如申請專利範圍第5項所述之高電壓半導體元件製造方法，其中該第一主動區域周圍之該第一電性漸層區與該第二電性場區間之一第一間距約為0.05微米。
7. 如申請專利範圍第5項所述之高電壓半導體元件製造方法，其中 形成於該第一主動區域周圍之該第二電性場區具有向該第一主動區域中段處延伸之一第一凸出部與一第二凸出部，該第一凸出部或該第二凸出部與該第一電性漸層區間之該第二間距約為0.2微米。
8. 如申請專利範圍第1項所述之高電壓半導體元件製造方法，其中該第一主動區域外圍所形成之該第二電性摻雜區具有向該第一主動區域中段處延伸之一第一凸出部與一第二凸出部。
9. 如申請專利範圍第1項所述之高電壓半導體元件製造方法，其中該第一閘極導體結構或一第二閘極導體結構係包含有一多晶矽導體結構，其中該多晶矽導體結構與該第一電性漸層區重疊區域之寬度約為0.7微米。
10. 如申請專利範圍第1項所述之高電壓半導體元件製造方法，其中該基板為一矽基板，該第一電性漸層區為N型漸層區，該第二電性漸層區為P型漸層區，該第一電性場區為N型場區，該第二電性場區為P型場區。
11. 一種高電壓半導體元件構造，包含：一基板，該基板中已形成有一第一主動區域與一第二主動區域，且該第一主動區與該第二主動區延伸於一第一方向；一第一電性摻雜區，形成於該第一主動區域之兩端與該第二主動區域外圍；一第二電性摻雜區，形成於該第二主動區域之兩端與該第一主動區域外圍，該第二電性摻雜區具有向該第一主動區域中段處 延伸之一第一凸出部與一第二凸出部，該第一凸出部與該第二凸出部具有相同之一延伸方向，且該延伸方向與該第一方向不同；以及一第一閘極導體結構與一第二閘極導體結構，形成於該第一主動區域之中段上方與該第二主動區域之中段上方。
12. 如申請專利範圍第11項所述之高電壓半導體元件構造，其中更包含：一第一電性源/汲區域，形成於該第一電性摻雜區上方；以及一第二電性源/汲區域，形成於該第二電性摻雜區上方。
13. 如申請專利範圍第11項所述之高電壓半導體元件構造，其中該第一電性摻雜區包含：一第一電性場區，形成該第二主動區域之外圍；以及一第一電性漸層區，形成於該第一主動區域之兩端。
14. 如申請專利範圍第13項所述之高電壓半導體元件構造，其中該第一電性漸層區超出該第一主動區域兩端之一長度為0.3微米。
15. 如申請專利範圍第13項所述之高電壓半導體元件構造，其中該第二電性摻雜區包含：一第二電性場區，形成於該第一主動區域之外圍；以及一第二電性漸層區，形成該第二主動區域之兩端。
16. 如申請專利範圍第15項所述之高電壓半導體元件構造，其中該第一主動區域周圍之該第一電性漸層區與該第二電性場區間之一 第一間距約為0.05微米。
17. 如申請專利範圍第15項所述之高電壓半導體元件構造，其中形成於該第一主動區域周圍之該第二電性場區具有向該第一主動區域中段處延伸之該第一凸出部與該第二凸出部，該第一凸出部或該第二凸出部與該第一電性漸層區間之該第二間距約為0.2微米。
18. 如申請專利範圍第11項所述之高電壓半導體元件構造，其中該第一閘極導體結構或一第二閘極導體結構係包含有一多晶矽導體結構。
19. 如申請專利範圍第18項所述之高電壓半導體元件構造，其中該多晶矽導體結構與該第一電性漸層區重疊區域之寬度約為0.7微米。
20. 如申請專利範圍第11項所述之高電壓半導體元件構造，其中該基板為一矽基板，該第一電性漸層區為N型漸層區，該第二電性漸層區為P型漸層區，該第一電性場區為N型場區，該第二電性場區為P型場區。