TWI438886B - 靜電放電保護裝置及其製作方法、以及積體電路 - Google Patents

靜電放電保護裝置及其製作方法、以及積體電路 Download PDF

Info

Publication number
TWI438886B
TWI438886B TW100126203A TW100126203A TWI438886B TW I438886 B TWI438886 B TW I438886B TW 100126203 A TW100126203 A TW 100126203A TW 100126203 A TW100126203 A TW 100126203A TW I438886 B TWI438886 B TW I438886B
Authority
TW
Taiwan
Prior art keywords
region
protection device
input
well
substrate
Prior art date
Application number
TW100126203A
Other languages
English (en)
Other versions
TW201208034A (en
Inventor
Ming Tzong Yang
Ming Cheng Lee
Original Assignee
Mediatek Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mediatek Inc filed Critical Mediatek Inc
Publication of TW201208034A publication Critical patent/TW201208034A/zh
Application granted granted Critical
Publication of TWI438886B publication Critical patent/TWI438886B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/027—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

靜電放電保護裝置及其製作方法、以及積體電路
本發明系關於一種靜電放電防護裝置，特別是關於一種具有較低崩潰電壓之靜電放電防護裝置及其製作方法、以及積體電路。
隨著積體電路(integrated circuit,IC)裝置的持續微型化，次微米互補金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor,以下簡稱為「CMOS」)技術之發展已朝向製造出具有更淺的接面深度、更薄的閘極氧化層、汲極輕摻雜(lightly-doped drain，以下簡稱為「LDD」)結構、淺溝槽隔離(shallow trench isolation,STI)結構以及矽化製程(silicide processes)之積體電路。然而，在上述之發展趨勢下，積體電路卻更易受到靜電放電(electrostatic discharge，以下簡稱為「ESD」)損害之影響。當過多的電荷快速地從輸入/輸出接腳傳遞至積體電路時，便會產生靜電放電現象，而此現象會對內部電路造成損害。而為了避免靜電放電造成之損害，便於晶片上設置一靜電放電防護電路，俾以保護積體電路之內部電路以及元件。
第1圖為習知ESD防護裝置之剖面示意圖。如第1圖所示，ESD防護裝置1系製作於輸入/輸出(input/output,I/O)區，且ESD防護裝置1系以輸入/輸出N型金屬氧化物半導體(N-Mental-Oxide-Semiconductor,NMOS)電晶體裝置的形式呈現，並且承受相對較高之電壓區域，例如，3V至5V之電壓區域。核心裝置2系製造於核心區內，且核心裝置2承受相對較低之電壓區域，例如0.8V至1.5V。核心裝置2包含有位於井22內的源極區23a以及汲極區23b；一閘極28，設於基材10上，且位於源極區23a以及汲極區23b之間；一LDD區24a，系介於閘極28以及源極區23a之間；一LDD區24b，系介於閘極28以及汲極區23b之間；以及一閘極介電層26，系介於閘極28以及基材10之間。
ESD防護裝置1包含有位於P型井12中的一N+ 源極區13a以及一N+ 汲極區13b；一閘極18，設於基材10之上，且位於N+ 源極區13a以及N+ 汲極區13b之間；一閘極介電層16，系介於閘極18以及基材10之間。一般而言，一N型LDD區14a，系介於閘極18以及N+ 源極區13a之間，而N型LDD區14b系介於閘極18以及N+ 汲極區13b之間。
一般而言，為了降低ESD防護裝置1的汲極崩潰電壓(Vbd )，會進行一P型ESD佈植製程30。在P型ESD佈植製程30過程，P型摻質，例如硼，以5×1013 atoms/cm2 之一摻質濃度，經由光阻佈植遮罩20的開口20a而被植入至N+ 汲極區13b，由此形成P型ESD摻雜區15，且P型ESD摻雜區15之深度約為5，000埃(angstroms)。P型ESD摻雜區15實質上位於N+ 汲極區13b之下方，且N+ 汲極區13b之接面深度約為3,000埃。
然而，習知的ESD佈植製程需要額外的光罩(ESD佈植光罩)以限定位於光阻佈植遮罩20內的開口20a，且其也需要額外的離子佈植步驟，上述之步驟皆會提高製造成本並使製作製程更加複雜。
有鑒於此，本發明之目的在於提供一種改良式的ESD防護裝置，其可以省略習知ESD佈植製程以及省略額外的ESD佈植光罩。
本發明之另一目的在於提供一種積體電路，包含有一核心裝置和一ESD防護裝置，該ESD防護裝置可以省略習知ESD佈植製程以及省略額外的ESD佈植光罩。
本發明之另一目的在於提供一種製作ESD防護裝置之方法，其可以省略習知ESD佈植製程。本發明兼容於標準CMOS製程且不會影響其他裝置之效能，例如輸入/輸出裝置或核心裝置之效能。
為了達到上述目的，本發明提供一種ESD防護裝置，包含有一基材；一具有第一導電型之源極區域，設於基材中；一具有第一導電型之汲極區域，設於基材中；一閘極，設於源極區域與汲極區域之間的基材上；以及一具有第二導電型之核心環型摻雜區(core pocket doping region)，設於汲極區域，其中核心環型摻雜區不與汲極區域之一側邊緣重疊，且側邊緣鄰近於閘極。
根據本發明之另一實施例，提供一種積體電路，包含有一核心裝置，位於一非輸入/輸出區，核心裝置包含至少一第一核心環型摻雜區，其鄰近核心裝置之源極或汲極之至少一者；一ESD防護裝置，設於一輸入/輸出區，ESD防護裝置包含有一基材；一具有第一導電型之源極區域，設於基材中；一具有第一導電型之汲極區域，設於基材中；一閘極，設於源極區域與汲極區域之間的基材上；以及一具有第二導電型之第二核心環型摻雜區，設於汲極區域，其中第二核心環型摻雜區不與汲極區域之一側邊緣重疊，且側邊緣鄰近於閘極。
根據本發明之另一實施例，提供一種製作ESD防護裝置之方法，包含有提供一基材，其上具有一輸入/輸出區以及一非輸入/輸出區；分別於非輸入/輸出區與輸入/輸出區形成一核心裝置之閘極與一ESD防護裝置之閘極；於基材上形成一第一光阻膜，其中第一光阻膜覆蓋住輸入/輸出區，顯露出非輸入/輸出區，且第一光阻膜具有至少一開孔，設於接近輸入/輸出區內的ESD防護裝置之閘極旁；以及利用第一光阻膜做為一布植遮罩，進行一核心環型離子佈植製程，將第二導電型摻質經由開孔植入到輸入/輸出區內，並植入到非輸入/輸出區，俾於輸入/輸出區內形成一核心環型摻雜區，於非輸入/輸出區形成另一核心環型摻雜區。
根據本發明之又一實施例，提供一種ESD防護裝置，包含有一基材；一具有第一導電型之第一井，設於基材中；一具有第二導電型之源極區域，設於第一井中；一具有第二導電型之汲極區域，設於第一井中；一閘極，設於源極區域與汲極區域之間的基材上；一具有第二導電型之第二井，第二井介於閘極與汲極區域之間；以及一屬於第一井之次井部位，位於第二井與一隔離區域之邊緣之間。
根據本發明所提出之ESD防護裝置和積體電路，其核心環型摻雜區可降低崩潰電壓，因此有提升ESD防護裝置之效能。本發明所提出之製作ESD防護裝置之方法，可省略習知ESD佈植製程以及用以限定ESD佈植開口之光罩，取而代之的是於核心裝置上形成核心環型區域之一核心環型區域佈植製程，可以有效降低製程成本。
於下文中，系加以陳述本發明之具體實施方式，該些具體實施方式可參考相對應的圖式，俾使該些圖式構成實施方式之一部分。同時也藉由說明，揭露本發明可據以施行之方式。於下文中，將清楚地描述該些實施例之細節，俾使該技術領域中具有通常技術者可據以實施本發明。在不違背於本發明宗旨之前提下，相關之具體實施例亦可被加以施行，且對於其結構上、邏輯上以及電性上所做之改變仍屬本發明所涵蓋之範疇。
根據本發明，於此處所提及之術語「晶圓」、「基材」包含任何含有外露表面之結構，且可沈積一沈積層於該表面上，舉例而言，形成一積體電路(integrated circuit，IC)之結構。「基材」一詞可被解讀為包含半導體晶圓；其也可被視為一處於製程中之半導體結構，並且可包含其他製造於其上之層。「晶圓」以及「基材」包含有摻雜及未摻雜之半導體、由基底半導體或隔離層所支撐之磊晶半導體層(epitaxial semiconductor layers)、以及其他習知之半導體結構。於此處所使用之術語「水準」，乃定義為平行於半導體晶片(chip)或晶粒(die)基材表面或主要平面之一平面，且不論該平面之擺向。「垂直」一詞乃定義為一垂直於上述「水準」之方向。其餘之術語，例如，於...上、上、下、底部、頂端、側面、較高、較低、以及於...下，皆以「水準」之平面作為基準加以定義。
第2A圖至第2F圖系根據發明之一實施例之ESD防護裝置製作方法之剖面示意圖。首先，如第2A圖所示，提供一基材100。基材100可以是一半導體基材，例如矽基材、磊晶基材、絕緣矽(SOI)基材、矽鍺(SiGe)基材等類似功能之基材。基材100包含至少一輸入/輸出區，例如，一高壓(high-voltage,HV)區域(第2A圖中標示為「HV」)，以及一非輸入/輸出區，例如，一低壓(low-voltage，LV)區(第2A圖中標示為「LV」)。於電路或半導體晶片之輸入/輸出區可以於電路或半導體晶片以及電路或半導體晶片外之區域間傳遞訊號，但不限於此。舉例而言，來自另一電路或是半導體晶片之訊號可以被輸入至此電路或半導體晶片，而由此電路或半導體晶片所產生之訊號自此電路或半導體晶片傳遞至另一個電路或半導體晶片。非輸入/輸出區系指電路或半導體晶片上的輸入/輸出區之外之一區域，但不限於此。在某些實施例中，非輸入/輸出區包含一核心區域。
一井112，例如P型井，系形成於基材100的輸入/輸出區內。一井222，例如P型井，系形成於基材100的非輸入/輸出區內。ESD防護裝置可設置於輸入/輸出區內。而核心裝置可設置於非輸入/輸出區內。然而，值得注意的是，ESD防護裝置不一定要在高壓下運作。在某些實施例中，ESD防護裝置可在低壓下運作。HV與LV區域僅作為示意之用途。而為了簡潔起見，隔離區域，例如淺溝渠隔離區(shallow trench isolation,STI)，並未繪示於圖式中。
根據本發明之一實施例，ESD防護裝置以輸入/輸出N型金屬氧化物半導體(N-Metal-Oxide-Semiconductor,以下簡稱為「NMOS」)裝置的形式呈現，並且可接收相對較高之電壓，其電壓數值約介於3V至5V。而核心裝置則接收相對較低之電壓，其電壓數值約介於0.8V至1.5V。值得注意的是，在其他實施例中，ESD防護裝置可以是P型金屬氧化物半導體(P-Metal-Oxide-Semiconductor，以下簡稱為「PMOS」)裝置。雖然本發明之實施例系以特定導電性之元件作為範例，但是本發明也可應用於相對應導電形式之元件，俾以形成PMOS或高壓PMOS(High-Voltage PMOS，以下簡稱為「HVPMOS」)。
如第2B圖所示，形成閘極118以及閘極228，其分別位於基材100上之輸入/輸出區內以及非輸入/輸出區內。閘極介電層116系位於閘極118以及基材100之間。而閘極介電層226系介於閘極228以及基材100之間。根據本實施例，閘極118以及閘極228可包含多晶矽、摻雜多晶矽、金屬或上述之組合。根據本實施例，閘極介電層116以及閘極介電層226可藉由氧化或沈積(deposition)方法而形成。舉例而言，閘極介電層116以及閘極介電層226可包含熱氧化矽(thermal silicon oxide)。
如第2C圖所示，可形成一光阻膜300於基材100之上。光阻膜300可覆蓋住輸入/輸出區，並顯露出非輸入/輸出區。光阻膜300中設有一開口300a，位於輸入/輸出區。開口300a可設置鄰近於閘極118，並位於後續將形成於閘極118旁之一汲極區域內。在本實施例中，雖然開口300a並非直接緊鄰於閘極118，但是根據其他實施例，開口300a可直接緊鄰於閘極。接著，進行非輸入/輸出區或核心區之汲極輕摻雜(lightly-doped drain，以下簡稱為「LDD」)佈植製程，透過位於光阻膜300內之開口300a，俾以植入摻質，例如N型砷摻質，至井112以及井222內，其摻質濃度約介於1×1015 至3×1015 atoms/cm2 之間。透過上述之佈植製程，可於井222中形成核心LDD區域224a以及核心LDD區域224b，並且於井112中形成輕摻雜區域350a。在本實施例中，核心LDD區域224a、224b以及輕摻雜區域350a之深度系位於基材100一主表面下約5,000至7,000埃。值得注意的是，根據其他設計需求或對應於不同裝置之生產，上述之摻雜深度以及摻雜濃度可能會稍加變動。
接著，利用相同之光阻膜300作為佈植遮罩，進行一核心環型佈植製程330，俾以將摻質，例如，P型摻質BF2 ，植入至井222內以及透過開口300a植入至井112內，因此於井222中形成核心環型摻雜區250a以及核心環型摻雜區250b，並於井112中形成核心環型摻雜區350，上述P型摻質BF2 之摻質濃度約為4×1013 至8×1013 atoms/cm2 。在本實施例中，核心環型摻雜區250a系位於核心LDD區域224a之下方，而核心環型摻雜區250b系位於核心LDD區域224b之下方。在本實施例中，核心環型摻雜區350系位於輕摻雜區域350a下方。根據本實施例，核心環型摻雜區250a、核心環型摻雜區250b以及核心環型摻雜區350之深度實質上位於基材100主表面下方10，000至50，000埃之間。根據本實施例，核心環型摻雜區250a、核心環型摻雜區250b以及核心環型摻雜區350皆透過核心環型佈植製程330所形成，因此其實質上皆具有相同深度以及具有相同之摻雜濃度。
如第2D圖所示，當施行核心環型佈植製程330後，可接著剝除光阻膜300。於基材100上形成一光阻膜400，光阻膜400可覆蓋住非輸入/輸出區，同時顯露出輸入/輸出區。因此，可施行一輸入/輸出LDD佈植製程430，俾以植入摻質，例如N型砷摻質，至井112內，而於井112內形成LDD區域114a、114b。值得注意的是，繪示於第2C圖以及第2D圖之佈植步驟是可以相互對調的。舉例而言，可先形成LDD區域114a、114b，之後再形成核心LDD區域224a、224b。
如第2E圖所示，在施行輸入/輸出LDD佈植製程430之後，可接著剝除光阻膜400。於閘極118之側壁形成一對側壁子(sidewall spacers)132，並於閘極228之側壁形成一對側壁子232。形成側壁子之後，再於基材100上形成一光阻膜500，光阻膜500可覆蓋住輸入/輸出區，並同時顯露出非輸入/輸出區。之後，施行一非輸入/輸出源極/汲極佈植製程530，俾以植入摻質，例如，N型磷摻質，至井222內，而形成一源極區域223a以及一汲極區域223b。根據本實施例，源極區域223a以及汲極區域223b皆為重摻雜區，其摻雜濃度高於核心LDD區域224a、224b。
如第2F圖所示，在施行非輸入/輸出源極/汲極佈植製程530之後，可接著剝除光阻膜500。再於基材100上形成一光阻膜600，光阻膜600可覆蓋住非輸入/輸出區，並同時顯露出輸入/輸出區。之後，施行一輸入/輸出源極/汲極佈植製程630，俾以植入摻質，例如，N型磷摻質，至井112內，而形成源極區域113a以及汲極區域113b，之後再剝除光阻膜600。根據本實施例，源極區域113a以及汲極區域113b皆為重摻雜區，且其摻雜濃度高於LDD區域114a以及LDD區域114b。由此，如第2F圖所示，形成ESD防護裝置101及核心裝置102。
本發明系針對特定之實施例及其技術特徵加以敘述。需注意的是，於第2A圖至第2F圖所敘述之實施例系僅作為示意之用途，非用以對本發明加諸限制。對於本領域之習知技術人士，在不違背本發明之精神以及範疇之條件下，可對實施例描述之實施方式或細節做適度地改變及調整，舉例而言，描繪於第2A圖至第2F圖之製程順序可被加以改變，或省略部分製程步驟。
上述本發明之特徵之一系為ESD防護裝置101可兼容於現行製程，例如CMOS製程，且可以省略用來ESD佈植用途之額外光罩。亦即，依據本發明，可省略習知ESD佈植製程以及用以限定ESD佈植開口之光罩。取而代之的是於核心裝置上形成核心環型區域之一核心環型區域佈植製程。因此，可以在不影響高壓MOS((High-Voltage MOS,HVMOS)之效能下，有效降低製程成本。
請參照第2F圖，以結構上而言，位於輸入/輸出區之ESD防護裝置101包含一源極區域113a，例如，N+ 源極區域，其位於井112，例如P型井中；一汲極區域113b，例如，一N+ 汲極區域，其位於井112中；一LDD區域114a，例如源極LDD區域，其與源極區域113a耦合；一LDD區域114b，例如汲極LDD區域，其與汲極區域113b耦合；一閘極118，設置於基材100之上，且其介於LDD區域114a以及LDD區域114b間；一閘極介電層116，介於閘極118以及基材100間；一對側壁子132，位於閘極118之側壁；以及一核心環型摻雜區350，重疊於汲極區域113b。根據本實施例，核心環型摻雜區350不與汲極區域113b之一側邊緣重疊，舉例而言，汲極區域113b之側邊緣1131系靠近閘極118。核心環型摻雜區350可以和位於非輸入/輸出區內之核心裝置102中的核心環型摻雜區250a、250b共同形成。因此，核心環型摻雜區250a、250b以及核心環型摻雜區350實質上可以形成於相同深度以及具有相同濃度。在本實施例中，核心裝置102之核心環型摻雜區250a、250b可分別位於源極區域223a以及汲極區域223b之邊緣，該邊緣接近閘極228，然而位於ESD防護裝置101中之核心環型摻雜區350可位於汲極區域113b內部，且不與汲極區域113b之一側邊緣1131重疊，由圖中可知，側邊緣1131系鄰近於閘極118。核心環型摻雜區350可幫助降低崩潰電壓，因此可增進ESD防護裝置之效能。
請參閱第3A圖及第3B圖。第3A圖系根據發明之另一實施例之ESD防護裝置為HVMOS裝置之配置圖。而第3B圖系沿著第3A圖中切線I-I’之剖面示意圖。如第3A圖及第3B圖所示，ESD防護裝置301可製造於基材100內，例如P型矽基板。更精確地而言，ESD防護裝置301系製作於氧化物限定(oxide define,OD)區(第3A圖中標示為「OD」)，氧化物限定區周圍是隔離區380，例如STI。
在本實施例中，ESD防護裝置301為HVMOS裝置，包含一源極區域313a，例如，N+ 源極區域，其位於井312(例如P型井)中；一LDD區域314a，其與源極區域313a耦合；一汲極區域313b，例如一N+ 汲極區域，其與源極區域313a分隔一段距離；一閘極318，介於源極區域313a以及汲極區域313b間；一閘極介電層316，介於閘極318以及基材100間；一對側壁子332，位於閘極318之側壁；一井352，例如N型井，其設置於閘極318與汲極區域313b之間，且井352可部分與汲極區域313b重疊，並延伸至閘極318之正下方區域；一井312之次井部位312a，介於井352以及隔離區380邊緣之間；以及一通道區域370，其介於LDD區域314a以及井352之間。
根據本實施例，井352可作為一延伸的汲極區域，且其不完全包覆汲極區域313b，因此可顯露出位於313b之下之井312之次井部位312a，井352之作用在於提升ESD防護裝置301之承受電壓。使用ESD防護裝置301作為積體電路中嵌入式的ESD防護裝置的優點在於，顯露出的井312之次井部位312a系藉由三個區域(A、B、C)而降低ESD防護裝置301之接面崩潰電壓。區域A、B、C系繪示於第3B圖中，並且以虛線標示出。由第3B圖可知，區域A系包覆住介於汲極區域313b、井352以及井312之次井部位312a之間之NP接面(例如，N+ +NW/PW接面)。區域B包覆住介於汲極區域313b以及井312之次井部位312a之間之NP接面(例如N+ +PW接面)。區域C系包覆住介於汲極區域313b以及位於隔離區380邊緣之井312之次井部位312a之間之NP接面。本發明所提出之ESD防護裝置可降低崩潰電壓，因此提升ESD防護裝置之效能。
第4圖系根據發明之另一實施例之ESD防護裝置為HVMOS裝置之剖面示意圖，其中相似之區域以相似之元件符號表示之。如第4圖所示，ESD防護裝置301a可製造於基材100內，例如，P型矽基材。同樣地，ESD防護裝置301a包含一源極區域313a，例如N+ 源極區域，其位井312(例如P型井)中；一LDD區域314a，其與源極區域313a耦合；一汲極區域313b，例如，一N+ 汲極區域，其與源極區域313a分隔一段距離；一閘極318，其介於源極區域313a以及汲極區域313b之間；一閘極介電層316，介於閘極318以及基材100之間；一對側壁子332，位於閘極318之側壁；一井352，例如，N型井，其設置於閘極318與汲極區域313b之間，且可部分地與汲極區域313b重疊，並可延伸至閘極318之正下方區域；一井312之次井部位312a，介於井352以及隔離區380邊緣之間；以及一通道區域370，其介於LDD區域314a以及井352之間。井352可作為一延伸的汲極區域，且其不完全包覆汲極區域313b，因此顯露出位於汲極區域313b之下之井312之次井部位312a，井352之作用在於可提升ESD防護裝置301a之承受電壓。
繪示於第3B圖之ESD防護裝置301與繪示於第4圖之ESD防護裝置301a之差異在於ESD防護裝置301a包含一核心環型摻雜區350，核心環型摻雜區350系位於如第3B圖所示之A區域內。根據本發明之實施例，核心環型摻雜區350系為一P型摻雜區，且能利用相似於第2C圖至第2F圖之製程步驟，將摻質植入汲極區域313b而形成。也就是說，核心環型摻雜區350可以與核心裝置之核心環型摻雜區一同形成。因此，核心環型摻雜區350實質上會與位於非輸入/輸出區之核心裝置之核心環型摻雜區形成於相同深度以及具有相同濃度。核心環型摻雜區350可進一步地降低崩潰電壓，並提升ESD防護裝置之效能。
第5圖系根據發明之另一實施例之ESD防護裝置為HVMOS裝置之剖面示意圖。由於在汲極的一側具有隔離結構，例如STI，因此，繪示於第5圖之ESD防護裝置301b可以承受更高之電壓，例如，8V至10V。如第5圖所示，ESD防護裝置301b可製造於基材100內，例如，P型矽基板。同樣地，ESD防護裝置301b包含一源極區域313a，例如，N+ 源極區域，其位井312(例如P型井)中；一LDD區域314a，其與源極區域313a耦合；一汲極區域313b，例如，一N+ 汲極區域，其與源極區域313a分隔一段距離；一閘極318，其介於源極區域313a以及汲極區域313b之間；一閘極介電層316介於閘極318以及基材100間；一對側壁子332位於閘極318之側壁；一井352，例如，N型井，系設置於閘極318與汲極區域313b之間，且可部分地與汲極區域313b重疊，並可延伸至閘極318之正下方區域；一隔離結構580，例如一STI結構，系位於井352內且介於閘極318以及汲極區域313b之間；一井312之次井部位312a，系介於井352以及隔離區380邊緣之間；以及一通道區域370，其介於LDD區域314a以及井352之間。井352可作為一延伸的汲極區域，且其不完全包覆汲極區域313b，因此可顯露出位於313b下之井312之次井部位312a，井352之作用在於提升ESD防護裝置301b之承受電壓。而隔離結構580幫助ESD防護裝置301b承受更高之電壓。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1．．．ESD防護裝置
2．．．核心裝置
10．．．基材
12．．．P型井
13a．．．N+ 源極區
13b．．．N+ 汲極區
14a．．．N型LDD區
14b．．．N型LDD區
15．．．P型ESD摻雜區
16．．．閘極介電層
18．．．閘極
20．．．光阻佈植遮罩
20a．．．開口
22．．．井
23a．．．源極區
23b．．．汲極區
24a．．．LDD區
24b．．．LDD區
26．．．閘極介電層
28．．．閘極
30．．．P型ESD佈植製程
100．．．基材
101．．．ESD防護裝置
102．．．核心裝置
112．．．井
113a．．．源極區域
113b．．．汲極區域
114a．．．LDD區域
114b．．．LDD區域
116．．．閘極介電層
118．．．閘極
132．．．側壁子
222．．．井
223a．．．源極區域
223b．．．汲極區域
224a．．．核心LDD區域
224b．．．核心LDD區域
226．．．閘極介電層
228．．．閘極
232．．．側壁子
250a．．．核心環型摻雜區
250b．．．核心環型摻雜區
300．．．光阻膜
300a．．．開口
301．．．ESD防護裝置
301a．．．ESD防護裝置
301b．．．ESD防護裝置
312．．．井
312a．．．次井部位
313a．．．源極區域
313b．．．汲極區域
314a．．．LDD區域
316．．．閘極介電層
318．．．閘極
330．．．核心環型佈植製程
332．．．側壁子
350．．．核心環型摻雜區
350a．．．輕摻雜區域
352．．．井
370．．．通道區域
380．．．隔離區
400．．．光阻膜
430．．．輸入/輸出LDD佈植製程
500．．．光阻膜
530．．．非輸入/輸出源極/汲極佈植製程
580．．．隔離結構
600．．．光阻膜
630．．．輸入/輸出源極/汲極佈植製程
1131．．．側邊緣
OD．．．氧化物限定
HV．．．高壓區域
LV．．．低壓區域
PW．．．P型井
NW．．．N型井
下列圖式之目的在於使本發明能更容易地被理解，於本文中會詳加描述該些圖式，並構成具體實施例的一部份。透過本文中之具體實施例並參考相對應的圖式，俾以詳細解說本發明之具體實施例，並用以闡述發明之作用原理。
第1圖系習知ESD防護裝置之剖面示意圖。
第2A圖至第2F圖系根據發明之一實施例之ESD防護裝置製作方法之剖面示意圖。
第3A圖系根據發明之另一實施例之ESD防護裝置為HVMOS裝置之配置圖。
第3B圖系沿著第3A圖中切線I-I’之剖面示意圖。
第4圖系根據發明之另一實施例之ESD防護裝置為HVMOS裝置之剖面示意圖。
第5圖系根據發明之另一實施例之ESD防護裝置為HVMOS裝置之剖面示意圖。
值得注意的是，所有的圖式僅作為示意之用途。為了達到解說之目的，繪製於圖式中之元件尺寸及比例可能被加以放大或縮小。在不同的具體實施例中，相同的元件符號會被用以代表相對應或相似的特徵。
100．．．基材
101．．．ESD防護裝置
102．．．核心裝置
112．．．井
113a．．．源極區域
113b．．．汲極區域
114a．．．LDD區域
114b．．．LDD區域
116．．．閘極介電層
118．．．閘極
132．．．側壁子
222．．．井
223a．．．源極區域
223b．．．汲極區域
224a．．．核心LDD區域
224b．．．核心LDD區域
226．．．閘極介電層
228．．．閘極
232．．．側壁子
250a．．．核心環型摻雜區
250b．．．核心環型摻雜區
350．．．核心環型摻雜區
350a．．．輕摻雜區域
600．．．光阻膜
630．．．輸入/輸出源極/汲極佈植製程
1131．．．側邊緣
HV．．．高壓區域
LV．．．低壓區域

Claims (19)

  1. 一種靜電放電防護裝置，包含有：一基材；一具有第一導電型之源極區域，設於該基材中；一具有第一導電型之汲極區域，設於該基材中；一閘極，設於該源極區域與該汲極區域之間的該基材上；以及一具有第二導電型之核心環型摻雜區，設於該汲極區域內，其中該核心環型摻雜區不與該汲極區域之一側邊緣重疊，該側邊緣鄰近於該閘極；其中該靜電放電防護裝置設於一輸入/輸出區，該具有第二導電型之核心環型摻雜區與一設於非輸入/輸出區之核心裝置之核心環型摻雜區具有相同的摻雜深度與摻雜濃度。
  2. 如申請專利範圍第1項所述之靜電放電防護裝置，其中該具有第二導電型之核心環型摻雜區系與該設於非輸入/輸出區之核心裝置的核心環型摻雜區同時形成。
  3. 如申請專利範圍第1項所述之靜電放電防護裝置，另包含有一具有第二導電型之第一井，設於該基材中，且該源極區域與該汲極區域位於該第一井，其中該第一導電型為N型，而該第二導電型為P型。
  4. 如申請專利範圍第1項所述之靜電放電防護裝置，另包含有一具有第二導電型之第一井，設於該基材中，且該汲極區域位於該第一井， 其中系在摻雜濃度4×1013 至8×1013 atoms/cm2 將摻質植入到該第一井中形成該具有第二導電型之核心環型摻雜區。
  5. 如申請專利範圍第1項所述之靜電放電防護裝置，其中該具有第二導電型之核心環型摻雜區之深度大致系位在該基材一主表面下10,000至50,000埃。
  6. 如申請專利範圍第1項所述之靜電放電防護裝置，其中另包含有一汲極之汲極輕摻雜區域，其與該汲極區域耦接，以及一源極之汲極輕摻雜區域，其與該源極區域耦接。
  7. 一種積體電路，包含有：一核心裝置，位於一非輸入/輸出區，該核心裝置包含至少一第一核心環型摻雜區，其鄰近該核心裝置之源極或汲極之至少一者；一靜電放電防護裝置，設於一輸入/輸出區，該靜電放電防護裝置包含有：一基材；一具有第一導電型之源極區域，設於該基材中；一具有第一導電型之汲極區域，設於該基材中；一閘極，設於該源極區域與該汲極區域之間的該基材上；以及一具有第二導電型之第二核心環型摻雜區，設於該汲極區域，其中該第二核心環型摻雜區不與該汲極區域之一側邊緣重疊，該側邊緣鄰近於該閘極。
  8. 如申請專利範圍第7項所述之積體電路，其中該第二核心環型摻雜區與該第一核心環型摻雜區具有相同的摻雜深度與摻雜濃度。
  9. 如申請專利範圍第7項所述之積體電路，其中該靜電放電防護裝置更包含一第一井，且該第二核心環型摻雜區系在摻雜濃度為4×1013 至8×1013 atoms/cm2 將摻質植入到第一井中而形成。
  10. 如申請專利範圍第7項所述之積體電路，其中該第二核心環型摻雜區之深度系位在該基材一主表面下約10,000至50,000埃。
  11. 一種製作靜電放電防護裝置之方法，包含有：提供一基材，其上具有一輸入/輸出區以及一非輸入/輸出區；分別於該非輸入/輸出區與該輸入/輸出區形成一核心裝置之閘極與一靜電放電防護裝置之閘極；於該基材上形成一第一光阻膜，其中該第一光阻膜覆蓋住該輸入/輸出區，顯露出該非輸入/輸出區，且該第一光阻膜具有至少一開孔，設於接近該輸入/輸出區內的該靜電放電防護裝置之閘極旁；以及利用該第一光阻膜做為一佈植遮罩，進行一核心環型佈植製程，將一第二導電型摻質經由該開孔植入到該輸入/輸出區內，並植入到該非輸入/輸出區，俾於該輸入/輸出區內形成一核心環型摻雜區，於非輸入/輸出區內形成另一核心環型摻雜區。
  12. 如申請專利範圍第11項所述之製作靜電放電防護裝置之方法，另包含有： 於該核心裝置之閘極與該靜電放電防護裝置之閘極之側壁上形成側壁子。
  13. 如申請專利範圍第11項所述之製作靜電放電防護裝置之方法，其中於該基材上形成一第二光阻膜，其中該第二光阻膜覆蓋住該輸入/輸出區，顯露出該非輸入/輸出區；以及進行一第一源極/汲極佈植製程，將第一導電型摻質植入該非輸出/輸入區，俾形成該核心裝置之一源極區域及一汲極區域。
  14. 如申請專利範圍第11項所述之製作靜電放電防護裝置之方法，其中另包含有：於該基材上形成一第三光阻膜，其中該第三光阻膜覆蓋住該非輸入/輸出區，顯露出該輸入/輸出區；以及進行一第二源極/汲極佈植製程，將第一導電型摻質植入該輸入/輸出區，俾形成該靜電放電防護裝置之一源極區域及一汲極區域。
  15. 一種靜電放電防護裝置，包含有：一基材；一具有第一導電型之第一井，設於該基材中；一具有第二導電型之源極區域，設於該第一井中；一具有第二導電型之汲極區域，設於該第一井中；一閘極，設於該源極區域與該汲極區域之間的該基材上；一具有第二導電型之第二井，該第二井介於該閘極與該汲極區域之 間；以及一屬於該第一井之次井部位，位於該第二井與一隔離區域之邊緣之間。
  16. 如申請專利範圍第15項所述之靜電放電防護裝置，其中該第二井系做為一延伸汲極區域。
  17. 如申請專利範圍第15項所述之靜電放電防護裝置，其中該第二井不完全包覆該汲極區域。
  18. 如申請專利範圍第15項所述之靜電放電防護裝置，其中另包含一具有第一導電型之核心環型摻雜區，其與該汲極區域重疊。
  19. 如申請專利範圍第15項所述之靜電放電防護裝置，其中在該第二井的該閘極與該汲極區域間，設有一隔離結構。
TW100126203A 2010-08-05 2011-07-25 靜電放電保護裝置及其製作方法、以及積體電路 TWI438886B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US37100110P 2010-08-05 2010-08-05
US13/103,112 US8921941B2 (en) 2010-08-05 2011-05-09 ESD protection device and method for fabricating the same

Publications (2)

Publication Number Publication Date
TW201208034A TW201208034A (en) 2012-02-16
TWI438886B true TWI438886B (zh) 2014-05-21

Family

ID=45555497

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100126203A TWI438886B (zh) 2010-08-05 2011-07-25 靜電放電保護裝置及其製作方法、以及積體電路

Country Status (3)

Country Link
US (2) US8921941B2 (zh)
CN (1) CN102376705B (zh)
TW (1) TWI438886B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8513738B2 (en) * 2011-07-21 2013-08-20 International Business Machines Corporation ESD field-effect transistor and integrated diffusion resistor
US9000526B2 (en) 2011-11-03 2015-04-07 Taiwan Semiconductor Manufacturing Co., Ltd. MOSFET structure with T-shaped epitaxial silicon channel
US8610169B2 (en) 2012-05-21 2013-12-17 Nanya Technology Corporation Electrostatic discharge protection circuit
WO2014074353A1 (en) * 2012-11-08 2014-05-15 Gamblit Gaming, Llc Systems and methods to use an intermediate value holder in a gambling hybrid game
US20150054070A1 (en) * 2013-08-23 2015-02-26 Richtek Technology Corporation Electrostatic Discharge Protection Device and Manufacturing Method Thereof
TWI646653B (zh) * 2017-12-28 2019-01-01 新唐科技股份有限公司 橫向擴散金屬氧化物半導體場效電晶體

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1153290C (zh) 2001-03-23 2004-06-09 矽统科技股份有限公司 具有电流均匀分布特性的静电放电防护布置方法
TW498532B (en) * 2001-08-08 2002-08-11 Taiwan Semiconductor Mfg Manufacturing method for electrostatic discharge protection structure
US7092227B2 (en) * 2002-08-29 2006-08-15 Industrial Technology Research Institute Electrostatic discharge protection circuit with active device
CN1278417C (zh) 2002-09-06 2006-10-04 中芯国际集成电路制造(上海)有限公司 静电放电保护装置及其制造方法
US7326998B1 (en) 2002-11-14 2008-02-05 Altera Corporation Effective I/O ESD protection device for high performance circuits
JPWO2004112139A1 (ja) * 2003-06-10 2006-09-28 富士通株式会社 半導体装置とその製造方法
KR101058445B1 (ko) * 2005-05-23 2011-08-24 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치
US7977743B2 (en) * 2009-02-25 2011-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Alternating-doping profile for source/drain of a FET

Also Published As

Publication number Publication date
CN102376705A (zh) 2012-03-14
TW201208034A (en) 2012-02-16
CN102376705B (zh) 2013-12-04
US8921941B2 (en) 2014-12-30
US20120032254A1 (en) 2012-02-09
US20140199818A1 (en) 2014-07-17

Similar Documents

Publication Publication Date Title
US8735238B2 (en) Method of fabricating a semiconductor device including high voltage and low voltage MOS devices
JP5703790B2 (ja) 半導体装置及びその製造方法
US20080067615A1 (en) Semiconductor device and method for fabricating thereof
US20070158748A1 (en) Resistor structure for ESD protection circuits
US20100109081A1 (en) Semiconductor device and ic chip
US11374124B2 (en) Protection of drain extended transistor field oxide
TWI438886B (zh) 靜電放電保護裝置及其製作方法、以及積體電路
US20130161739A1 (en) Dummy gate for a high voltage transistor device
KR101294115B1 (ko) 반도체장치 및 그 제조방법
KR100698096B1 (ko) 이에스디(ｅｓｄ) 보호 회로 및 그 제조 방법
US7247909B2 (en) Method for forming an integrated circuit with high voltage and low voltage devices
JP2010135755A (ja) 静電気放電保護素子及びその製造方法
US9627524B2 (en) High voltage metal oxide semiconductor device and method for making same
US8828827B2 (en) Manufacturing method of anti punch-through leakage current metal-oxide-semiconductor transistor
US20150325486A1 (en) Semiconductor device and method for producing the same
JP2003051552A (ja) 半導体集積回路装置の製造方法
US7176095B1 (en) Bi-modal halo implantation
KR20100057185A (ko) 반도체 소자 및 그 제조 방법
JP2004006480A (ja) 電界効果トランジスタのゲート電極保護ダイオードの製造方法
KR20050108200A (ko) 바이폴라 정션 트랜지스터의 제조방법
CN116169027A (zh) 半导体装置的制作方法
US7402494B2 (en) Method for fabricating high voltage semiconductor device
JP2010245314A (ja) 半導体装置およびその製造方法
TW201824562A (zh) 橫向擴散金屬氧化物半導體電晶體及其製作方法
JP2007173833A (ja) 非対称半導体素子及びその製造方法