CN102376705A - 静电放电防护装置及其制作方法、以及集成电路 - Google Patents

静电放电防护装置及其制作方法、以及集成电路 Download PDF

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Abstract

本发明公开了一种静电放电防护装置及其制作方法、以及集成电路。静电放电防护装置包括：基材；设于所述基材中的具有第一导电型的源极区域和漏极区域；设于所述源极区域与漏极区域之间的基材上的栅极；以及设于漏极区域内的具有第二导电型的核心环型掺杂区，所述核心环型掺杂区不与漏极区域的邻近栅极的侧边缘重叠。实施本发明的技术方案，所述核心环型掺杂区可帮助降低崩溃电压，进而提升静电放电防护装置对集成电路的保护作用。

Description

静电放电防护装置及其制作方法、以及集成电路
技术领域
本发明有关于静电放电防护装置，特别是关于具有较低崩溃电压的静电放电防护装置及其制作方法、以及集成电路。
背景技术
随着集成电路装置的持续微型化，次微米互补金属氧化物半导体(Complementary Metal-Oxide-Semiconductor，以下简称为“CMOS”)技术的发展已朝向制造出具有更浅的接面深度、更薄的栅极氧化层、漏极轻掺杂(1ightly-doped drain，以下简称为“LDD”)结构、浅沟槽隔离(shallow trenchisolation，STI)结构以及硅化处理(silicide processes)的集成电路。然而，在上述发展趋势下，集成电路却更易受到静电放电(electrostatic discharge，以下简称为“ESD”)损害的影响。当过多的电荷快速地从输入/输出引脚传递至集成电路时，便会产生静电放电现象，而此现象会对内部电路造成损害。而为了避免静电放电造成的损害，便在芯片上设置静电放电防护电路，用以保护集成电路的内部电路以及组件。
图1为现有技术的ESD防护装置的剖面示意图。如图1所示，ESD防护装置1制作于输入/输出(input/output，I/O)区，且ESD防护装置1以输入/输出N型金属氧化物半导体(N-Mental-Oxide-Semiconductor，NMOS)晶体管装置的形式呈现，并且承受相对较高的电压范围，例如，3V至5V的电压范围。核心装置2制造于核心区内，且核心装置2承受相对较低的电压范围，例如，0.8V至1.5V的电压范围。核心装置2包括：位于井22内的源极区23a以及漏极区23b；栅极28，设于基材10上，且位于源极区23a以及漏极区23b之间；LDD区24a，位于栅极28以及源极区23a之间；LDD区24b，，位于栅极28以及漏极区23b之间；以及栅极介电层26，位于栅极28以及基材10之间。
ESD防护装置1包括：位于P型井12中的N+源极区13a以及N+漏极区13b；栅极18，设于基材10之上，且位于N+源极区13a以及N+漏极区13b之间；栅极介电层16，位于栅极18以及基材10之间。一般而言，N型LDD区14a，位于栅极18以及N+源极区13a之间，而N型LDD区14b位于栅极18以及N+漏极区13b之间。
一般而言，为了降低ESD防护装置1的漏极崩溃电压(Vbd)，会进行P型ESD布植工序30。在P型ESD布植工序30过程中，P型掺质，例如，硼，以5×1013atoms/cm2的掺质浓度，经由光阻布植屏蔽20的开口20a而被植入至N+漏极区13b，由此形成P型ESD掺杂区15，且P型ESD掺杂区15的深度约为5，000埃(angstroms)。P型ESD掺杂区15实质上位于N+漏极区13b的下方，且N+漏极区13b的接面深度约为3，000埃。
然而，现有技术的ESD布植工序需要额外的光罩(ESD布植光罩)以限定位于光阻布植屏蔽20内的开口20a，且其也需要额外的离子布植步骤，上述步骤皆会提高制造成本并使制作过程更加复杂。
发明内容
为减少制造成本，本发明提供改良式的ESD防护装置、集成电路及制作ESD防护装置的方法。
本发明提供的一种ESD防护装置，包括：基材；设于所述基材中的具有第一导电型的源极区域；设于所述基材中的具有第一导电型的漏极区域；设于所述源极区域与所述漏极区域之间的所述基材上栅极；以及设于所述漏极区域内具有第二导电型的核心环型掺杂区(core pocket doping region)，其中所述核心环型掺杂区不与所述漏极区域邻近于栅极的侧边缘重叠。
本发明提供的一种集成电路，包括：核心装置，位于非输入/输出区，所述核心装置至少包括第一核心环型掺杂区，其邻近核心装置的源极或漏极中至少一者；ESD防护装置，设于输入/输出区。ESD防护装置包括：基材；设于所述基材中的具有第一导电型的源极区域；设于所述基材中的具有第一导电型的漏极区域；设于所述源极区域与所述漏极区域之间的所述基材上的栅极；以及设于所述漏极区域的具有第二导电型的第二核心环型掺杂区，其中所述第二核心环型掺杂区不与所述漏极区域的邻近于所述栅极的侧边缘重叠。
本发明提供的一种制作ESD防护装置的方法，包括：提供基材，所述基材上具有输入/输出区以及非输入/输出区；在所述非输入/输出区形成核心装置的栅极，在所述输入/输出区形成ESD防护装置的栅极；在所述基材上形成第一光阻膜，其中所述第一光阻膜覆盖住所述输入/输出区，显露出所述非输入/输出区，且所述第一光阻膜至少具有开孔，所述开孔设于接近所述输入/输出区内的所述ESD防护装置的栅极旁；以及利用所述第一光阻膜做为布植屏蔽，进行核心环型布植工序，将第二导电型掺质经由所述开孔植入到所述输入/输出区内，并植入到所述非输入/输出区，由此在所述输入/输出区内形成核心环型掺杂区，在所述非输入/输出区内形成另一核心环型掺杂区。
本发明提供的另一种ESD防护装置，包括：基材；设于所述基材中的具有第一导电型的第一井；设于所述第一井中具有第二导电型的源极区域；设于所述第一井中具有第二导电型的漏极区域；设于所述源极区域与所述漏极区域之间的所述基材上的栅极；设于所述栅极与所述漏极区域之间具有第二导电型的第二井；以及属于所述第一井的次井部位，所述第一井的次井部位位于所述第二井与隔离区域的边缘之间。
本发明所提出的ESD防护装置和集成电路，其核心环型掺杂区可降低崩溃电压，因此有提升ESD防护装置的效能。本发明所提出的制作ESD防护装置的方法，可省略现有技术的ESD布植工序以及用以限定ESD布植开口的光罩，取而代之的是在核心装置上形成核心环型区域的核心环型区域布植工序，可以有效降低制造成本。
附图说明
下面将结合附图及实施例对本发明作进一步说明，附图中：
图1是现有技术的ESD防护装置的剖面示意图；
图2A至图2F是根据发明实施例的ESD防护装置的制作方法的剖面示意图；
图3A是根据本发明的另一实施例的ESD防护装置为HVMOS装置的配置图；
图3B是沿着图3A中切线I-I’的剖面示意图；
图4是根据本发明的另一实施例的ESD防护装置为HVMOS装置的剖面示意图；
图5是根据本发明的又一实施例的ESD防护装置为HVMOS装置的剖面示意图。
附图标号说明：OD～氧化物限定，HV～高压区域，LV～低压区域，PW～P型井，NW～N型井。
具体实施方式
在通篇说明书及权利要求当中所提及的术语“晶圆”、“基材”包括任何含有外露表面的结构，且可以包括在所述表面上沉积有沉积层，例如，形成集成电路结构。“基材”可解释为包括半导体晶圆；也可以视为处于加工过程中的半导体结构，并且可包括其他制造于其上的层。“晶圆”以及“基材”包括掺杂及未掺杂的半导体、由基底半导体或隔离层所支撑的磊晶半导体层(epitaxialsemiconductor layers)、以及其他现有技术的半导体结构。此处使用的术语“水平”，定义为平行于半导体芯片(chip)或晶粒(die)基材表面或主要平面的平面，且不论所述平面的摆向。“垂直”定义为垂直于所述“水平”的方向。其余术语，例如，在...上、上、下、底部、顶端、侧面、较高、较低、以及在...下，均以“水平”的平面作为基准加以定义。
图2A至图2F是根据发明实施例的ESD防护装置的制作方法的剖面示意图。首先，如图2A所示，提供基材100。基材100可以是半导体基材，例如，硅基材、磊晶基材、绝缘硅(SOI)基材、硅锗(SiGe)基材等类似功能的基材。基材100至少包括输入/输出区，例如，高压(high-voltage，HV)区(图2A中标示为“HV”)；以及非输入/输出区，例如，低压(low-voltage，LV)区(图2A中标示为“LV”)。在电路或半导体芯片的输入/输出区可以在电路或半导体芯片以及电路或半导体芯片外的区域间传递信号，但不限于此。举例而言，来自另一电路或半导体芯片的信号可以被输入至此电路或半导体芯片，而由此电路或半导体芯片所产生的信号从此电路或半导体芯片传递至另一个电路或半导体芯片。非输入/输出区是指电路或半导体芯片上的输入/输出区之外的区域，但不限于此。在某些实施例中，非输入/输出区包括核心区域。
井112，例如，P型井，形成于基材100的输入/输出区内。井222，例如，P型井，形成于基材100的非输入/输出区内。ESD防护装置可设置于输入/输出区内，核心装置可设置于非输入/输出区内。然而，值得注意的是，ESD防护装置不一定要在高压下运作。在某些实施例中，ESD防护装置可在低压下运作。HV与LV区域仅作为示意。为了简洁起见，隔离区域，例如，浅沟渠隔离区(shallow trench isolation，以下简称为“STI”)，在图中未示出。
根据本发明的实施例，ESD防护装置以输入/输出N型金属氧化物半导体(N-Mental-Oxide-Semiconductor，以下简称为“NMOS”)装置的形式呈现，并且可接收相对较高的电压，其电压数值约介于3V至5V。而核心装置则接收相对较低的电压，其电压数值约介于0.8V至1.5V。值得注意的是，在其它实施例中，ESD防护装置也可以是P型金属氧化物半导体(P-Mental-Oxide-Semiconductor，以下简称为“PMOS”)装置。虽然本发明的实施例是以特定导电性的组件作为范例，但是本发明也可应用于相对应导电形式的组件，以形成PMOS或高压PMOS(High-Voltage PMOS，以下简称为“HVPMOS”)。
如图2B所示，形成栅极118以及栅极228，二者分别位于基材100上的输入/输出区内以及非输入/输出区内。栅极介电层116位于栅极118以及基材100之间，栅极介电层226位于栅极228以及基材100之间。根据本实施例，栅极118以及栅极228可包括多晶硅、掺杂多晶硅、金属或上述的组合，栅极介电层116以及栅极介电层226可由氧化或沉积(deposition)方法形成。例如，栅极介电层116以及栅极介电层226可包括热氧化硅(thermal silicon oxide)。
如图2C所示，在基材100上形成光阻膜300。光阻膜300可覆盖住输入/输出区，并显露出非输入/输出区。光阻膜300中设有开口300a，位于输入/输出区。开口300a可设置邻近于栅极118，并位于后续将形成在栅极118旁的漏极区域内。在本实施例中，虽然开口300a并非直接紧邻栅极118，但是在其他实施例中，开口300a可以直接紧邻栅极。接着，进行非输入/输出区或核心区的漏极轻掺杂(lightly-doped drain，以下简称为“LDD”)布植工序，通过位于光阻膜300内的开口300a，植入掺质，例如，N型砷掺质，至井112以及井222内，其掺质浓度约介于1×1015至3×1015atoms/cm2之间。通过上述布植工序，可在井222中形成核心LDD区域224a以及核心LDD区域224b，并且在井112中形成轻掺杂区域350a。在本实施例中，核心LDD区域224a、核心LDD区域224b以及轻掺杂区域350a的深度为位于基材100的主表面下约5,000至7,000埃。值得注意的是，根据其他设计需求或对应于不同装置的生产，上述掺杂深度以及掺杂浓度可能会稍加变动。
接着，利用相同的光阻膜300作为布植屏蔽，进行核心环型布植工序330，用以将掺质，例如，P型掺质BF2，植入至井222内以及通过开口300a植入至井112内，因此在井222中形成核心环型掺杂区250a以及核心环型掺杂区250b，在井112中形成核心环型掺杂区350，上述P型掺质BF2的掺质浓度为4×1013至8×1013atoms/cm2。在本实施例中，核心环型掺杂区250a位于核心LDD区域224a的下方，而核心环型掺杂区250b位于核心LDD区域224b的下方，核心环型掺杂区350位于轻掺杂区域350a的下方。根据本实施例，核心环型掺杂区250a、核心环型掺杂区250b以及核心环型掺杂区350的深度实质上为位于基材100的主表面下方10,000至50,000埃之间。根据本实施例，核心环型掺杂区250a、核心环型掺杂区250b以及核心环型掺杂区350都是通过核心环型布植工序330所形成，因此其实质上都具有相同深度以及具有相同的掺杂浓度。
如图2D所示，当施行核心环型布植工序330后，可接着剥除光阻膜300。在基材100上形成光阻膜400，光阻膜400可覆盖住非输入/输出区，同时显露出输入/输出区。因此，可施行输入/输出LDD布植工序430，用以植入掺质，例如，N型砷掺质，至井112内，而于井112内形成LDD区域114a、LDD区域114b。值得注意的是，图2C以及图2D中的布植步骤是可以相互对调的。例如，可先形成LDD区域114a、LDD区域114b，之后再形成核心LDD区域224a、核心LDD区域224b。
如图2E所示，在施行输入/输出LDD布植工序430之后，可接着剥除光阻膜400。在栅极118的侧壁形成一对侧壁子(sidewall spacers)132，并在栅极228的侧壁形成一对侧壁子232。形成侧壁子之后，再在基材100上形成光阻膜500，光阻膜500可覆盖住输入/输出区，并同时显露出非输入/输出区。之后，施行非输入/输出源极/漏极布植工序530，用以植入掺质，例如，N型磷掺质，至井222内，形成源极区域223a以及漏极区域223b。根据本实施例，源极区域223a以及漏极区域223b均为重掺杂区，其掺杂浓度高于核心LDD区域224a、核心LDD区域224b。
如图2F所示，在施行非输入/输出源极/漏极布植工序530之后，可接着剥除光阻膜500。再在基材100上形成光阻膜600，光阻膜600可覆盖住非输入/输出区，并同时显露出输入/输出区。之后，施行输入/输出源极/漏极布植工序630，用以植入掺质，例如，N型磷掺质，至井112内，形成源极区域113a以及漏极区域113b，之后再剥除光阻膜600。根据本实施例，源极区域113a以及漏极区域113b均为重掺杂区，且其掺杂浓度高于LDD区域114a以及LDD区域114b。由此，如图2F所示，形成ESD防护装置101及核心装置102。
本发明是针对特定的实施例及其技术特征加以叙述。需注意的是，在图2A至图2F所叙述的实施例仅作为示意用，并非用以对本发明加以限制。对于本领域的现有技术技术人员，在不违背本发明的精神以及范畴的条件下，可对实施例描述的实施方式或细节做适度地改变及调整，举例而言，描绘于图2A至图2F的工序顺序可被加以改变，或省略部分工序。
上述本发明的特征之一为ESD防护装置101可兼容于现行工序，例如CMOS工序，且可以省略用来作为ESD布植用途的额外光罩。亦即，依据本发明，可省略现有技术ESD布植工序以及用以限定ESD布植开口的光罩，取而代之的是在核心装置上形成核心环型区域的核心环型区域布植工序。因此，可以在不影响高压MOS(High-Voltage MOS，HVMOS)的效能下，有效降低制作成本。
参照图2F，从结构上来说，位于输入/输出区的ESD防护装置101包括：源极区域113a，例如，N+源极区域，其位于井112，例如P型井中；漏极区域113b，例如，N+漏极区域，其位于井112中；LDD区域114a，例如源极LDD区域，其与源极区域113a耦合；LDD区域114b，例如漏极LDD区域，其与漏极区域113b耦合；栅极118，设置于基材100上，且其位于LDD区域114a以及LDD区域114b之间；栅极介电层116，介于栅极118以及基材100之间；一对侧壁子132，位于栅极118的侧壁；以及核心环型掺杂区350，重叠于漏极区域113b。根据本实施例，核心环型掺杂区350不与漏极区域113b的一个侧边缘重叠，例如，漏极区域113b的侧边缘1131，其靠近栅极118。核心环型掺杂区350可以和位于非输入/输出区内的核心装置102中的核心环型掺杂区250a、核心环型掺杂区250b共同形成。因此，核心环型掺杂区250a、核心环型掺杂区250b以及核心环型掺杂区350实质上可以形成于相同深度以及具有相同浓度。在本实施例中，核心装置102的核心环型掺杂区250a、核心环型掺杂区250b可分别位于源极区域223a以及漏极区域223b的边缘，所述边缘接近栅极228，然而位于ESD防护装置101中的核心环型掺杂区350可位于漏极区域113b内部，且不与漏极区域113b的侧边缘1131重叠，由图中可知，侧边缘1131邻近于栅极118。核心环型掺杂区350可帮助降低崩溃电压，因此可增进ESD防护装置的效能。
图3A是根据发明的另一实施例的ESD防护装置为HVMOS装置的配置图。图3B是沿着图3A中切线I-I’的剖面示意图。如图3A及图3B所示，ESD防护装置301可制造于基材100内，例如，P型硅基板。更准确地说，ESD防护装置301是制作于氧化物限定(oxide define，OD)区(第3A图中标示为「OD」)，氧化物限定区周围是隔离区380，例如，STI。
在本实施例中，ESD防护装置301为HVMOS装置，包括：源极区域313a，例如，N+源极区域，其位井312(例如P型井)中；LDD区域314a，其与源极区域313a耦合；漏极区域313b，例如，N+漏极区域，其与源极区域313a分隔一段距离；栅极318，介于源极区域313a以及漏极区域313b间；栅极介电层316，介于栅极318以及基材100间；一对侧壁子332，位于栅极318的侧壁；井352，例如，N型井，其设置于栅极318与漏极区域313b之间，且井352可部分与漏极区域313b重叠，并延伸至栅极318的正下方区域；井312的次井部位312a，位于井352以及隔离区380的边缘之间；以及通道区域370，其位于LDD区域314a以及井352之间。
根据本实施例，井352可作为延伸的漏极区域，且其不完全包覆漏极区域313b，因此可显露出位于313b之下的井312的次井部位312a，井352的作用在于提升ESD防护装置301的承受电压。使用ESD防护装置301作为集成电路中嵌入式的ESD防护装置的优点在于，显露出的井312的次井部位312a是通过三个区域(A、B、C)来降低ESD防护装置301的接面崩溃电压。区域A、B、C在图3B中以虚线标示出。由图3B可知，区域A包覆住位于漏极区域313b、井352以及井312的次井部位312a之间的NP接面(例如，N++NW/PW接面)。区域B包覆住位于漏极区域313b以及井312的次井部位312a之间的NP接面(例如，N++PW接面)。区域C包覆住位于漏极区域313b以及位于隔离区380边缘的井312的次井部位312a之间的NP接面。本发明所提出的ESD防护装置可降低崩溃电压，因此提升ESD防护装置之效能。
图4是根据发明的另一实施例的ESD防护装置为HVMOS装置的剖面示意图，其中相似的区域以相似的组件符号表示。如图4所示，ESD防护装置301a可制造于基材100内，例如，P型硅基材。同样地，ESD防护装置301a包括：源极区域313a，例如，N+源极区域，其位井312(例如P型井)中；LDD区域314a，其与源极区域313a耦合；漏极区域313b，例如，N+漏极区域，其与源极区域313a分隔一段距离；栅极318，其位于源极区域313a以及漏极区域313b之间；栅极介电层316，位于栅极318以及基材100之间；一对侧壁子332，位于栅极318的侧壁；井352，例如，N型井，其设置于栅极318与漏极区域313b之间，且可部分地与漏极区域313b重叠，并可延伸至栅极318的正下方区域；井312的次井部位312a，位于井352以及隔离区380的边缘之间；以及通道区域370，其位于LDD区域314a以及井352之间。井352可作为延伸的漏极区域，且其不完全包覆漏极区域313b，因此显露出位于漏极区域313b之下的井312的次井部位312a，井352的作用在于可提升ESD防护装置301a的承受电压。
图3B中的ESD防护装置301与图4中的ESD防护装置301a的差异在于，ESD防护装置301a包括核心环型掺杂区350，核心环型掺杂区350位于图3B中的A区域内。根据本发明的实施例，核心环型掺杂区350为P型掺杂区，且能利用相似于图2C至图2F的工序步骤，将掺质植入漏极区域313b而形成。也就是说，核心环型掺杂区350可以与核心装置的核心环型掺杂区一同形成。因此，核心环型掺杂区350实质上与位于非输入/输出区的核心装置的核心环型掺杂区形成于相同深度以及具有相同浓度。核心环型掺杂区350可进一步降低崩溃电压，并提升ESD防护装置的效能。
图5是根据发明的另一实施例的ESD防护装置为HVMOS装置的剖面示意图。由于在漏极的一侧具有隔离结构，例如，STI，因此，图5中的ESD防护装置301b可以承受更高的电压，例如，8V至10V。如图5所示，ESD防护装置301b可制造于基材100内，例如，P型硅基板。同样地，ESD防护装置301b包括：源极区域313a，例如，N+源极区域，其位井312(例如P型井)中；LDD区域314a，其与源极区域313a耦合；漏极区域313b，例如，N+漏极区域，其与源极区域313a分隔一段距离；栅极318，其位于源极区域313a以及漏极区域313b之间；栅极介电层316，位于栅极318以及基材100间；一对侧壁子332，位于栅极318之侧壁；井352，例如，N型井，设置于栅极318与漏极区域313b之间，且可部分地与漏极区域313b重叠，并可延伸至栅极318的正下方区域；隔离结构580，例如STI结构，位于井352内且位于栅极318以及漏极区域313b之间；井312的次井部位312a，位于井352以及隔离区380的边缘之间；以及通道区域370，其位于LDD区域314a以及井352之间。井352可作为延伸的漏极区域，且其不完全包覆漏极区域313b，因此可显露出位于313b下的井312的次井部位312a，井352的作用在于提升ESD防护装置301b的承受电压。而隔离结构580帮助ESD防护装置301b承受更高的电压。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (21)

1.一种静电放电防护装置，其特征在于，包括：
基材；
设于所述基材中的具有第一导电型的源极区域；
设于所述基材中的具有第一导电型的漏极区域；
设于所述源极区域与所述漏极区域之间的所述基材上的栅极；以及
设于所述漏极区域内具有第二导电型的核心环型掺杂区，其中所述核心环型掺杂区不与所述漏极区域的邻近于所述栅极的侧边缘重叠。
2.如权利要求1所述的静电放电防护装置，其特征在于，其中所述静电放电防护装置设于输入/输出区。
3.如权利要求2所述的静电放电防护装置，其特征在于，其中所述具有第二导电型的核心环型掺杂区与设于非输入/输出区的核心装置的核心环型掺杂区具有相同的掺杂深度与掺杂浓度。
4.如权利要求3所述的静电放电防护装置，其特征在于，其中所述具有第二导电型的核心环型掺杂区与所述设于非输入/输出区的核心装置的核心环型掺杂区同时形成。
5.如权利要求1所述的静电放电防护装置，其特征在于，所述静电放电防护装置还包括设于所述基材中的具有第二导电型的第一井，且所述源极区域与所述漏极区域位于所述第一井，其中所述第一导电型为N型，所述第二导电型为P型。
6.如权利要求1所述的静电放电防护装置，其特征在于，所述静电放电防护装置还包括设于所述基材中的具有第二导电型的第一井，且所述漏极区域位于所述第一井，所述具有第二导电型的核心环型掺杂区是在掺杂浓度为4×1013至8×1013atoms/cm2时将掺质植入到所述第一井中形成的。
7.如权利要求1所述的静电放电防护装置，其特征在于，其中所述具有第二导电型的核心环型掺杂区的深度为位于所述基材的主表面下10,000至50,000埃。
8.如权利要求1所述的静电放电防护装置，其特征在于，所述静电放电防护装置还包括漏极的漏极轻掺杂区域和源极的漏极轻掺杂区域，所述漏极的漏极轻掺杂区域与所述漏极区域耦接，所述源极的漏极轻掺杂区域与所述源极区域耦接。
9.一种集成电路，其特征在于，包括：
核心装置，位于非输入/输出区，所述核心装置至少包括第一核心环型掺杂区，其邻近所述核心装置的源极或漏极中至少一者；
静电放电防护装置，设于输入/输出区，所述静电放电防护装置包括：
基材；
设于所述基材中的具有第一导电型的源极区域；
设于所述基材中的具有第一导电型的漏极区域；
设于所述源极区域与所述漏极区域之间的所述基材上的栅极；以及
设于所述漏极区域的具有第二导电型的第二核心环型掺杂区，其中所述第二核心环型掺杂区不与所述漏极区域的邻近于所述栅极的侧边缘重叠。
10.如权利要求9所述的集成电路，其特征在于，所述第二核心环型掺杂区与所述第一核心环型掺杂区具有相同的掺杂深度与掺杂浓度。
11.如权利要求9所述的集成电路，其特征在于，所述静电放电防护装置还包括第一井，所述第二核心环型掺杂区是在掺杂浓度为4×1013至8×1013atoms/cm2时将掺质植入到所述第一井中形成的。
12.如权利要求9所述的集成电路，其特征在于，所述第二核心环型掺杂区的深度为位于所述基材的主表面下10,000至50,000埃。
13.一种制作静电放电防护装置的方法，其特征在于，包括：
提供基材，所述基材上具有输入/输出区以及非输入/输出区；
在所述非输入/输出区形成核心装置的栅极，在所述输入/输出区形成静电放电防护装置的栅极；
在所述基材上形成第一光阻膜，其中所述第一光阻膜覆盖住所述输入/输出区，显露出所述非输入/输出区，且所述第一光阻膜至少具有开孔，所述开孔设于接近所述输入/输出区内的所述静电放电防护装置的栅极旁；以及
利用所述第一光阻膜做为布植屏蔽，进行核心环型布植工序，将第二导电型掺质经由所述开孔植入到所述输入/输出区内，并植入到所述非输入/输出区，由此在所述输入/输出区内形成核心环型掺杂区，在所述非输入/输出区内形成另一核心环型掺杂区。
14.如权利要求13所述的制作静电放电防护装置的方法，其特征在于，还包括：在所述核心装置的栅极与所述静电放电防护装置所述栅极的侧壁上形成侧壁子。
15.如权利要求13所述的制作静电放电防护装置的方法，其特征在于，还包括：
在所述基材上形成第二光阻膜，所述第二光阻膜覆盖住所述输入/输出区，显露出所述非输入/输出区；
进行第一源极/漏极布植工序，将第一导电型掺质植入所述非输出/输入区，由此形成所述核心装置的源极区域和漏极区域。
16.如权利要求13所述的制作静电放电防护装置的方法，其特征在于，还包括：
在所述基材上形成第三光阻膜，所述第三光阻膜覆盖住所述非输入/输出区，显露出所述输入/输出区；
进行第二源极/漏极布植工序，将第一导电型掺质植入所述输入/输出区，由此形成所述静电放电防护装置的源极区域和漏极区域。
17.一种静电放电防护装置，其特征在于，包括：
基材；
设于所述基材中的具有第一导电型的第一井；
设于所述第一井中具有第二导电型的源极区域；
设于所述第一井中具有第二导电型的漏极区域；
设于所述源极区域与所述漏极区域之间的所述基材上的栅极；
设于所述栅极与所述漏极区域之间具有第二导电型的第二井；以及
属于所述第一井的次井部位，所述第一井的次井部位位于所述第二井与隔离区域的边缘之间。
18.如权利要求17所述的静电放电防护装置，其特征在于，其中所述第二井做为延伸漏极区域。
19.如权利要求17所述的静电放电防护装置，其特征在于，其中所述第二井不完全包覆所述漏极区域。
20.如权利要求17所述的静电放电防护装置，其特征在于，还包括具有第一导电型的核心环型掺杂区，其与所述漏极区域重叠。
21.如权利要求17所述的静电放电防护装置，其特征在于，在所述第二井的所述栅极与所述漏极区域间，设有隔离结构。
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