CN1377087A - 具有电流均匀分布特性的静电放电防护布置方法 - Google Patents

Abstract

本发明提供一种静电放电(ESD)防护布置的新方法,其可使CMOS元件具有电流均匀分布的特性,对甚于亚微米制造过程,可大为增进CMOS元件对静电放电的耐压性能。本发明的CMOS晶体管结构包含一具有P阱或N阱的半导体衬底、一介于漏极与源极间的栅极结构、一位于P阱或N阱中的轻微掺杂漏极区域、以及一具有与P阱或N阱相同极性的静电放电布置区域,该区域形成在漏极区域之下、并环绕向上对应于漏极接点的漏极区域。

Description

具有电流均匀分布特性的静电 放电防护布置方法

本发明是一种静电放电(静电放电)防护的布置方法，利用该方法可使半导体元件在静电放电过电压之下具有电流均匀分布的特性，故可提升半导体元件的静电放电耐受能力。

静电放电影响是当今半导体集成电路可靠性的一重要课题，随着MOS元件的微型化进入甚于亚微米的领域，厚度更薄的栅极氧化层更容易受到静电放电的破坏，对目前的工业规格而言，根据静电放电的人体模型(humanbody model)，IC产品的输出入引脚必须能承受2000伏以上的静电放电电压。所以，IC的输出与输入焊接区(pad)处皆必须配置静电放电防护电路。

在CMOS IC的输出缓冲器中，输出的NMOS与PMOS元件往往被设计成具有较大的元件长宽比(W/L)，以便对输出负载提供足够的电流，此大尺寸的输出NMOS与PMOS本身即可作为静电放电防护元件。例如，在0.35微米的MOS制造过程中，长宽比W/L为300/0.5(微米/微米)的输出NMOS配合特定的静电放电防护设计可承受大于2000伏的静电电压。一种增进输出NMOS与PMOS的静电放电耐压性能的方法即是在制造过程中加入静电放电的布置。

如图1所示的一输出NMOS元件结构，其布局则如图2所示。为了提升对静电放电的耐压性能，输出NMOS的布局通常皆具有较宽的间隔SDG，此SDG值约为3～5微米左右。在甚于亚微米的CMOS制造过程中，NMOS(或PMOS)皆形成有一轻微掺杂漏极区结构以克服短通道器件的热载子效应。然而，轻微掺杂漏极区结构相当于在接近通道表面的漏极区域处形成一类似尖端的结构，当NMOS受到静电放电的放电时，此静电放电电流即会经过漏极区域并集中通过于轻微掺杂漏极区结构处而导通至接地的源极，此即如图3所示，轻微掺杂漏极区的区域通常皆是一深度约～0.02微米的浅结(shallow junction)，其具最高的偏压电场及一尖端结构，故静电放电极易经由此区域放电，因而造成元件的损坏。

为改进输出NMOS的静电放电耐压性能，公知的方法是在CMOS制造过程中增加一额外的静电放电布置制造过程以便形成一不具有轻微掺杂漏极区尖端结构的漏极区域，此即如图4与5所示。此种不具备轻微掺杂漏极区结构的漏极区域通常皆可承受较高的静电放电电压，其静电放电布置可在栅极氧化层的间隙壁形成之前或之后形成。此类公知方法在多件美国专利案中皆有所公开，如美国专利案第5,416,036号(发明人为C.C.Hsue)、第5,455,444号(C.C.Hsue)、第5,496,751号(Y.H.Wei)、第5,529,941号(T.Y.Huang)、第5,585,299号(C.C.Hsue)、第5,672,527号(Lee)、及第5,733,794号(P.Gilbert等)。如图4所示，轻微掺杂漏极区结构是包含于一由静电放电布置所形成的额外N区域中，或者，亦可不包含轻微掺杂漏极区结构，如此，再适当地调整漏极接点与栅极的间隔，即可防止NMOS因轻微掺杂漏极区尖端结构所造成的静电放电毁损。然而，相对于一般具有轻微掺杂漏极区结构的MOSFET，此种方法却会造成热电子效应，或较短的元件使用寿命。

对于具有轻微掺杂漏极区结构的NMOS，另一种增进静电放电耐压性能的公知方法是设法在漏极扩散区下方形成一低击穿电压的结，如此，静电放电电流即会转而先通过此结而非上述的轻微掺杂漏极区尖端结构，从而达到保护元件的目的。此即如图6与7所示，其在漏极接点下的结区域植入一高浓度掺杂的P+材料，如此可降低此结区域的击穿电压。如图7所示，此静电放电布置区只位在漏极接点的正下方、包含结的漏极区域的中心部位，此结的击穿电压取决于此p-n结处的p与n型扩散区的掺杂浓度。例如，在一0.25微米与3.3伏的CMOS制造过程中，原本具有轻微掺杂漏极区结构的输出NMOS具有大约8伏的击穿电压，若对此输出NMOS施以P+(硼)的布置，则结的击穿电压可降至约5伏左右。所以，虽然此种静电放电布置的结区域增加了一道光罩曝光制造过程，但的确可在输出NMOS中有效地形成一低击穿电压的结。此类改进方法已公开于美国专利案第5,374,565号(发明人为C.C.Hsue)、第5,581,104号(A.Lowrey与R.W.Chance)、第5,674,761号(K.Z.Chang)、及第5,953,601号(R.Y.Shiue等)。此种设计的静电放电电流路径如图8所示，位在漏极接点下方的结区域因静电放电布置而具有较低的击穿电压，故静电放电电流皆趋向集中于此区域并流向衬底的接地端，因此，此一位在浅结中的静电放电布置区即易产生高热而将漏极接点的金属材料融化，此融化的金属材料并向下流动而形成所谓的“接点毁损”(contact spiking)的现象，因而造成元件的毁坏。

本发明的主要目的是提供一种静电放电布置的新方法，此静电放电防护布置的方法可使CMOS元件在静电放电过电压之下具有电流均匀分布的特性，故对甚于亚微米制造过程而言，可大为增进CMOS元件对静电放电的耐压性能。为达成此目的，本发明所提供的CMOS晶体管结构包含一具有P阱或N阱的半导体衬底，一介于漏极与源极间的栅极结构，一位于P阱或N阱中的轻微掺杂漏极区区域(，以及一具有与P阱或N阱相同极性的静电放电布置区域，该区域形成在漏极区域之下、并环绕向上对应于漏极接点的漏极区域。

图1是具有轻微掺杂漏极区结构的公知NMOS的横剖面图。

图2是图1的俯视图。

图3是具有轻微掺杂漏极区结构的公知NMOS的静电放电电流路径图。

图4是具有N型掺杂的公知静电放电布置方法。

图5是图4的俯视图。

图6是具有P型掺杂的公知静电放电布置方法。

图7是图6的俯视图。

图8是具有P型掺杂的公知P型静电放电布置元件的静电放电电流路径图。

图9是本发明的第一实施例中，P型静电放电布置的横剖面图。

图10是图9的俯视图。

图11是本发明的第一实施例中，静电放电电流放电路径的横剖面图。

图12是本发明的第一实施例中，一布局方式的俯视图。

图13是本发明的第一实施例中，一布局方式的俯视图。

图14是本发明施用于一1.8伏/3.3伏输出入电路的示意图。

图15是本发明的第一实施例中，施用于1.8伏/3.3伏输出入电路的层叠NMOS的示意图。

图16是本发明的第二实施例中，一P型静电放电布置方法的横剖面图。

图17是本发明的第二实施例中，将P型静电放电布置方法施用于一场氧化层元件的横剖面图。

图18是本发明的第二实施例中，一P型静电放电布置方法的横剖面图。附图标号说明：

101～间隙壁，102～漏极接点，103～源极区域，104～漏极区域，105～静电放电布置区，106～静电放电布置区，107～静电放电布置区，201～漏极接点，301～漏极接点。

图9是用以显示一NMOS元件的静电放电布置，图10则是其相对的布局方式。

如图9与10所示，根据本发明的第一实施例，一具有静电放电防护设计的NMOS元件包含一具有间隙壁101的栅极结构、一源极区域103、以及一位于漏极接点102下的漏极区域104。在间隙壁101下并形成有一轻微掺杂漏极区区域。例如，此轻微掺杂漏极区区域可以诸如磷或砷离子植入形成，其所使用的能量与植入剂量则为一公知技术。

参阅图9与10，在漏极区域104下形成一P型静电放电布置区105，且其掺杂浓度大于P阱的掺杂浓度。参阅图10所示的布局俯视图，静电放电布置区105是环绕漏极接点而成，或者，如图12所示，亦可将此静电放电布置区形成为多个方块区域，利用此种方块区域的均匀分布方式，则经过漏极区域104的静电放电电流即具有较佳的电流分布，故可有效地散逸静电放电所引发的热量，亦即可提升元件对静电放电的耐压性能。图13则是另一种布局的变化，此例中，静电放电布置区是以二矩形区域与多个方块区域所构成，其亦具有均匀分布静电放电电流已进行散热的效果。在静电放电布置区105中的掺杂浓度因较其它漏极区域为高，故其所形成的pn结相对有较低的击穿电压，而漏极接点102下方、静电放电布置区105旁的漏板结区域则保持正常的击穿电压，故其静电放电电流路径将如图11所示，亦即，一施于一输出NMOS的静电放电高电压将被分散于漏极接点102与静电放电布置区105间的结区域，并被导流至NMOS的接地端VSS。图11所示的电流路径比较公知静电放电布置方式有较广阔的电流分布区域，故电流不致因集中于漏极接点102下的结区域而易造成接点毁损的现象。

图14是本发明施用于一1.8伏/3.3伏输出入电路的示意图。图14所示的静电放电布置区106可用以提升甚于亚微米CMOS IC的1.8伏/3.3伏I/O电路的静电放电耐压性能。图15则是图14中该层叠NMOS(Mn1与Mn2)的布局，其中，Mn1与Mn2的多晶硅栅极彼此相互靠近，而静电放电布置区则配置于漏极接点与Mn1的多晶硅栅极之间，如此，当I/O焊接区处发生一静电放电高电压时，静电放电布置区106即可充分发挥其保护该层叠NMOS的作用。

参阅图16，根据本发明的第二实施例，除了与第一实施例相同的静电放电布置区107之外，并进一步在漏极接点201之下加入一额外的N阱，此N阱比较于正常的漏极结(结深度约0.15微米)具有极深的结深度(约2微米)，故可明显地降低漏极接点的毁损效应，亦即，此静电放电布置方式可进一步增加元件的静电放电耐压性能。

以上所述的静电放电布置方式亦可施用于具有场氧化层(field-oxide)的元件(FOD)，以增进其静电放电耐压性能。例如，如图17所示的N型FOD，漏极结除了位在漏极接点301正下方的区域之外，皆施以前述的静电放电布置制造过程，进一步，此FOD亦可形成一上述的额外N阱，以克服漏极接点的毁损效应。在图16与17中，该额外的N阱区域与静电放电布置区107亦可有如图18所示的相互重叠的区域，以便分散静电放电放电电流，并增加布局上的弹性。

以上利用实施例所做的描述，是为方便说明本发明的内容，而非将本发明狭义地限制于该实施例。凡未背离本发明的精神所做的任何变更，皆属本发明权利要求范围。

Claims (5)

1.一种具有电流均匀分布特性的静电放电防护布置方法，包含下列步骤：

提供一具有P阱或N阱结构的半导体衬底；

形成一互补式场效应晶体管于该半导体衬底的P阱或N阱中，该场效应晶体管是包含栅极、漏极区域、与源极区域，且该栅极包含：一栅极氧化层、一位于该栅极氧化层上的栅极电极和形成于该栅极二侧壁的间隙壁；

分别形成一轻微掺杂漏极区于该源极区域与漏极区域之中于该栅极间隙壁之下，且该轻微掺杂漏极区域与该漏极区域具有相同的导电类型；

形成一静电放电布置区于该漏极区域之下，该静电放电布置区具有与该P阱或N阱相同的导电类型，并环绕垂直对应于该漏极接点的漏极区域。

2.如权利要求1所述的具有电流均匀分布特性的静电放电防护布置方法，其中，该静电放电布置区形成为多个矩形区域，并且该多个矩形区域沿该漏极区域的两侧间隔配置。

3.如权利要求1所述的具有电流均匀分布特性的静电放电防护布置方法，其中，该静电放电布置区呈一梳状配置。

4.一种具有电流均匀分布特性的静电放电防护布置方法，包含下列步骤：

提供一具有第一P阱或N阱结构的半导体衬底；

形成一互补式场效应晶体管于该半导体衬底的第一P阱或N阱中，该场效应晶体管包含栅极、漏极和源极，且该栅极则包含：一栅极氧化层、一位于该栅极氧化层上的栅极电极和形成于该栅极二侧壁的间隙壁；

形成一第二N阱或P阱，于该漏极接点之下，且该第二N阱或P阱的导电类型与该第一P阱或N阱相反；

分别形成一轻微掺杂漏极区于该源极与漏极区域之中于该栅极间隙壁之下，且该轻微掺杂漏极区与该漏极具有相同的导电类型；

形成一静电放电布置区于该漏极区域之下，该静电放电布置区具有与该第一P阱或N阱相同的导电类型，并环绕垂直对应于该漏极接点的漏极区域。

5.如权利要求4所述的具有电流均匀分布特性的静电放电防护布置方法，其中，该第二N阱或P阱是与该静电放电布置区分离或局部重叠。

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