CN100539183C - 具有附加esd注入的横向双极晶体管 - Google Patents
具有附加esd注入的横向双极晶体管 Download PDFInfo
- Publication number
- CN100539183C CN100539183C CNB2006100683206A CN200610068320A CN100539183C CN 100539183 C CN100539183 C CN 100539183C CN B2006100683206 A CNB2006100683206 A CN B2006100683206A CN 200610068320 A CN200610068320 A CN 200610068320A CN 100539183 C CN100539183 C CN 100539183C
- Authority
- CN
- China
- Prior art keywords
- doped region
- semiconductor body
- node
- conduction type
- electric coupling
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 69
- 230000008878 coupling Effects 0.000 claims abstract description 28
- 238000010168 coupling process Methods 0.000 claims abstract description 28
- 238000005859 coupling reaction Methods 0.000 claims abstract description 28
- 238000002955 isolation Methods 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims description 28
- 238000002347 injection Methods 0.000 claims description 10
- 239000007924 injection Substances 0.000 claims description 10
- 230000003068 static effect Effects 0.000 claims description 10
- 239000002019 doping agent Substances 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 230000008569 process Effects 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 claims description 3
- 238000005516 engineering process Methods 0.000 description 13
- 229910021332 silicide Inorganic materials 0.000 description 11
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 11
- 239000000758 substrate Substances 0.000 description 9
- 238000013461 design Methods 0.000 description 6
- 230000008901 benefit Effects 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 238000001802 infusion Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005538 encapsulation Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 101100404567 Drosophila melanogaster nesd gene Proteins 0.000 description 1
- 101100373011 Drosophila melanogaster wapl gene Proteins 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000002552 dosage form Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 210000004483 pasc Anatomy 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 238000010561 standard procedure Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
- H01L29/1008—Base region of bipolar transistors of lateral transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/735—Lateral transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
半导体器件(10)包括第一导电类型(例如p型)的半导体体区(12)。第二导电类型(例如n型)的第一掺杂区域(14)布置在半导体体区(12)的上表面。第二导电类型的第二掺杂区域(16)布置在半导体体区(12)的上表面并通过隔离区域(18)与第一掺杂区域(14)分离。第一接触(26)位于第一掺杂区域(14)之上并与之电耦合，第二接触(28)位于第二掺杂区域(16)之上并与之电耦合。第一导电类型的第三掺杂区域(32)布置在第一掺杂区域(14)之下的半导体体区(12)中。
Description
技术领域
本发明一般涉及半导体器件和方法，更具体而言，涉及一种横向双极晶体管及其制造方法。
背景技术
为防止集成电路免受静电放电情况的损坏，要么在芯片的封装上要么直接在芯片上采取某些措施。可以通过遵循ESD特定布局规则、通过优化的工艺和通过放置直接保护危险电路的ESD保护器件实现片上保护。ESD保护器件在ESD情况中建立低欧姆的放电通路，这样保持高电压和电流远离IC的功能电路元件。
CMOS工艺中的ESD保护概念通常基于特定设计的ESD保护器件例如栅极接地的NMOS晶体管(ggNMOS)、二极管串或具有触发元件的SCR(硅受控整流器)。在某些情况下，这些器件都不能用作保护元件。最突出的情况是在需要高电压的情况下仅仅只有低压器件是可以使用的。例如，如果仅需要使用薄的或中等的栅氧化物，则基于厚栅氧化物的标准ggNMOS就不能用于ESD保护。
对于上述情况，没有基于常用ESD器件的好的解决方法。如果不能获得厚的栅氧化物，ggNMOS或具有触发元件的SCR都不能使用。初看上去，叠层NMOS器件可能是一种解决方案，但它们具有多个缺点，例如保持电压太高、ESD硬度太低。常规CMOS工艺中，由于横向双极晶体管(npn或pnp)的高阈值电压，它们也不适用。
发明内容
本发明的一方面，使用CMOS工艺形成横向双极晶体管，且它用作ESD保护器件。该器件增加了一个附加的ESD注入(对于npn为正注入，对于pnp为负注入)，该注入修改了向阱扩散的结，并调整器件的性能使其符合现代工艺的要求，例如可以调整击穿电压、阈值电压、保持电压和大电流区域中的微分电阻，破坏电流(It2)得到提高。
优选实施例中，作为横向双极晶体管工作的半导体器件包括第一导电类型(例如p型)的半导体体区。第二导电类型(例如n型)的第一掺杂区域布置在半导体体区的上表面。第二导电类型的第二掺杂区域布置在半导体体区上表面并通过隔离区域与第一掺杂区域分离。第一接触位于第一掺杂区域之上并与之电耦合，第二接触位于第二掺杂区域之上并与之电耦合。第一导电类型的第三掺杂区域布置在第一掺杂区域之下的半导体体区中。
另一方面，本发明提供一种保护半导体电路免于静电放电的方法。在节点例如接合焊盘处接收静电放电。由静电放电产生的电流被垂直引向半导体体区。引导所述电流横向经过半导体并从沟槽隔离区域下面经过，使得电流在与半导体体区的上表面平行的方向流动。然后引导电流到接地节点，该节点在布置在半导体体区的上表面上的导电层中形成。一个实例中，电流在被引向接地节点之前，引导所述电流从外部连接节点(例如接合焊盘)进入第二导电类型的注入的半导体区域，然后进入第一导电类型的半导体区域，再接着进入第二导电类型的半导体区域。
本发明的实施例提供很多优点。例如，横向双极晶体管不需要栅氧化物，所以不存在栅极相关的ESD硬度问题(在保护器件方面)。相对于标准ggNMOS保护器件(类似于具有PESD注入的ggNMOS)，破坏电流(It2)提高。而且，附加的ESD注入允许(某种不受约束的程度)定制ESD保护属性，例如击穿电压Vbd、阈值电压Vt1保持电压Vsp和大电流状况下的微分电阻Rdiff。
下面的附图和说明书中阐述了本发明的一个或多个实施例的细节。本发明的其他特征、目的和优点将从说明书和附图以及权利要求中显而易见。
附图说明
为了更彻底地理解本发明及其优点，下面结合附图进行说明，附图中：
图1是实施本发明实施例的示意图；
图2的图例示出了本发明实施例的器件的电流-电压关系；
图3是本发明的一个实施例的剖面图；
图4的剖面图示出了一个代表性实施例的掺杂图形；
图5的一对图例示出了电流-电压特性；
图6的剖面图示出了一个代表性实施例的电流密度；
图7的图例示出了代表性实施例的I/V特性的器件模拟结构；
图8是本发明的一个实施例的平面图；
图9是本发明的多插指(multi-finger)实施例的平面图；
图10是本发明的备选实施例的剖面图；
图11是实施图10结构的示意图；以及
图12示出了本发明制作工艺的各个步骤。
具体实施方式
下面详细描述目前优选的实施例的制作和使用。不过应当理解本发明提供很多适用的发明概念，这些概念可以在特定背景的很多变型中使用。讨论的特定实施例仅示意性的阐述制作和使用本发明，并不是限制本发明的范围。
本发明将依照特定背景中的优选实施例描述，即可以和半导体器件一起使用的ESD保护电路。将首先描述一个优选实施例，接着是代表性实施例的特定细节。
应该设计ESD保护器件以提供一个在ESD脉冲过程中远离受保护器件或电路的低欧姆通路。图1a示出了横向双极晶体管10的第一实施例，该晶体管用于电路6的ESD保护，使其免受外部连接节点8处的静电放电情况的影响。晶体管10包括集电极14和发射极16的标记，它们与图3中示出的剖面图相对应。下面描述晶体管10的新颖特性。
提供外部连接节点8以表示可以承受从电路6引出的高电压的任何节点。图中，节点6表示为焊盘，该焊盘代表通常使用的接合焊盘，这些接合焊盘可以用于从集成电路到集成电路外部(例如封装和电路板)点的引线接合。应当理解的是具有外部连接的集成电路也将受益于本发明的各个方面。
电路6示意性地表示集成电路中的任意元件。如下面讨论的，本发明的特性尤其适用于CMOS(互补金属氧化物半导体)电路，因为晶体管10可以使用标准CMOS工艺流程制作。其他工艺技术，举例来说，例如双极和BiCMOS也可以受益于本发明的各方面。
设计图1a的实施例以防止与焊盘8相关的高压(例如电压电平大于电源电压VDD)。图1b示出了第二实施例，它将防止电路6(在图1b中未示出，见图1a)受到低压(例如电压低于接地电压)的影响。该实施例中，晶体管10的发射极耦合到焊盘，集电极14耦合到高压电源VDD。基极接地。优选地，图1a和图1b中的实施例都使用焊盘8。
图1c示出了另一个实施例，其中晶体管10用作ESD保护的第二级。主ESD电流通过大ESD结构11传送，而通过电阻器13连接的晶体管10防止电路6高压，例如保护栅氧化物免于击穿。
图2示出了ESD保护器件10的大电流I-V特性，该器件设计成提供低欧姆通路的形式。ESD保护器件的大电流特性应该既不低于最大信号电压Vsig，也不高于寄生器件和栅氧化物的击穿电压。换句话说，该曲线应该位于ESD设计窗口中，该窗口起始于最高操作电压(这里示出以包括安全限度)，结束于栅氧化物和寄生器件的最低击穿电压。在该电压范围内的操作将防止操作期间功能器件的干扰(下部)以及ESD情况期间这些器件的击穿(窗口的上部)。大电流状况由击穿电压Vbd、触发电压Vt1保持电压Vsp以及微分大电流电阻Rdiff表征。
对于背景中提过的特定需求，标准保护概念侵犯了设计窗口的边界。并没有使用这些标准方法，本发明的实施例依赖于横向双极晶体管10，该横向双极晶体管10固有地不需要使用栅氧化物。尽管本发明原则上可以用于npn和pnp晶体管，但为简单起见，本说明书集中在横向npn(Lnpn)结构。应当理解的是所提供的所有详细描述同样适用于Lpnp结构。
图3示出了本发明的第一实施例。半导体器件10在半导体体区12中形成。半导体体区12优选地包括单晶硅。在所示的实施例中，体区12是p型衬底。如上所述，在每个所述区域的极性相反时，本发明也能很好的工作。其他实施例中，半导体体区可以是在另一区域(例如阱)内形成的一层(例如外延生长层、绝缘体上的硅层)或区域。
器件10包括由两个掺杂区域14和16形成的横向双极晶体管。所述实施例中，p型衬底12上的掺杂区域14和16是n型的。掺杂区域14和16被隔离区域18分离，在所述实施例中该隔离区域由浅沟槽隔离(STI)形成。在其他实施例中，可以使用其他的隔离，例如场氧化物或者深沟槽。还示出了隔离区域20和22，它们可以用来将器件10与芯片上的其他器件隔离。
在优选应用中，掺杂区域14和16分别形成集电极和发射极。半导体体区12形成基区。在所述实施例中，体区12耦合到邻近的衬底接触24。如图所示，衬底接触24可以紧邻发射极掺杂区域16形成。在备选实施例中，在区域16和区域24之间可以包括隔离区域(未示出)。
每个掺杂区域14、16和24可以通过接触26、28和30分别电耦合到集成电路中的其他元件。接触26、28和30可以由多种导体(例如掺杂的多晶硅或者金属)中的任意一种形成。在优选实施例中，在同一集成电路上的源/漏以及晶体管的栅极接触的相同工艺中形成这些接触。在某些实施方案中，区域16和24是电连接的。在那些情况中，接触28和30可以组合成电耦合到区域16和24的单个接触。
集电极和发射极掺杂区域14和16可以是硅化物或不是硅化物。合适的硅化物包括硅化钛、硅化钨、硅化钴和硅化镍。如果集电极接触和STI 18之间由于硅化而中断，该集电极接触和STI 18之间的距离可以用于电阻调节。如下面所描述的，掺杂区域32和STI 18之间的距离可以用于电阻调节。
本发明的优选实施例还包括集电极扩散区14中的附加的注入物32以调节集电极-基极结的击穿电压。一般地，该注入物可以是p型或n型的。例如，可以通过在掺杂区域14的较低部分使用n型注入而改变集电极区域14和衬底12之间的结。该n型注入可以添加到p型掺杂区域32或代替该区域。一个实施例中，掺杂区域32可以通过p型硼注入实现，这称为PESD(p型静电放电)区域32。在横向pnp晶体管的情况下，掺杂区域32应该是n型区域，有时称为NESD区域。
从图4中看出可以注入对掺杂形状的影响，该图例示出了具有附加ESD注入区域32的横向pnp晶体管的掺杂图形。区域14、16、24和32以及接触26、28和30与图3的标记一致。距离aD表示集电极到STI 18的距离，距离dPESD表示PESD区域32到STI 18的距离。没有该注入，击穿电压Vbd将高于12V，这对于ESD保护元件来说太高了。具有PESD注入，Vbd减小到大约为5.5V，这对于保护器件来说是合适的。
图5示出了具有(两个图的左边的曲线)和不具有(每个图中的右边的曲线)附加PESD注入的横向pnp的DC和脉冲I/V特性。从图中可以看出，包括附加注入的器件的曲线移到较低的电压。电压Vt1表示骤回触发电压。换句话说，附加注入使整个I/V特性移到较低的电压，这样骤回触发条件(Vt1)降低到合适的值。
而且，测量值示出了：器件的破坏电流It2相对于没有PESD区域的普通ggNMOS器件大为增加(例如大于或等于1.5倍)。这种增加在具有PESD的ggNMOS器件中也可以观察到，这是因为在ESD情况中存在微分电流通路，如同通过器件模拟发现的一样。因为PESD注入，在集电极注入的电流垂直(经过注入区域)流向衬底。这在图6中示出，图6示出了ESD脉冲期间的电流密度(器件模拟)。主电流从集电极14垂直经过掺杂区域32，经过STI区域18的下面，然后到达右边的发射极16。
在优选实施例中，距离集电极16边缘的PESD区域32的深度大约是集电极16深度的大约10％到15％。例如，在90nm的技术节点中，集电极16可以从体区12的表面延伸大约100nm到200nm。PESD区域32的深度(距离集电极的边缘)可以在大约20nm到50nm之间。可以预见，随着关键尺寸变小，这些深度将成比例缩小。
微分电流通路的发现允许另一个优化选择。例如，附加注入物32相对于中心STI 18的距离dPESD可以用来调节横向npn晶体管10的保持电压Vsp(“sp”表示保持点)。优选实施例中，对于使用90nm工艺的CMOS集成电路，距离dPESD在大约0.5μm到5μm之间变化。对于相同的技术节点，集电极接触26和STI18的距离aD从大约1μm变化到6μm。
图7示出了对不同的PESD到STI的距离dPESD和不同的集电极接触到STI的距离aD(即对于硅化物中断的扩散)，具有PESD区域32的横向npn的I/V特性的器件模拟的结果。对于较小距离的dPESD，保持电压Vsp减小。这种相关性反映了双极晶体管的保持电压和基区宽度之间的关系，即，基区越短，Vsp越低。在本发明中，因为集电极电流垂直经过PESD注入区域32进入衬底，所以有效基区宽度由dPESD决定。以相同的精神，人们可以改变集电极接触到STI的距离aD同时保持dPESD固定。这允许独立调节大电流的微分电阻。
图8示出了图2所示的器件的平面图。该图中，虚线画出的区域代表使用PESD注入的区域32。该图中还示出了距离aD和dPESD。为了比较，这些距离还在图4的剖面图中示出。
图8示出了仅具有一个“插指”的实施例。优选实施例包括多个“插指”，即基本横向npn器件的拷贝。这些插指用于缩放阈值电流It2到实际ESD器件所需的高电平(例如>1.3A)。换句话说，并不是采用具有很大宽度(例如200μm)的单个晶体管，所述器件可以通过具有八个晶体管来实现，每个晶体管都具有较小的宽度(例如25μm)。这种多插指方案在图9中示出。
图10示出了对称横向双极晶体管110的实施例。晶体管110的结构类似于晶体管10的结构(图2)，但进一步包括掺杂区域116之下的掺杂区域134。此外，体接触区域124和124’分别通过隔离区域136和136’与区域114和116隔离。尽管示出掺杂区域132和134分别位于接触126和128之下，但应当理解的是，如上所述，这些元件可以相对移动例如以调节电流通路长度。
该对称双极晶体管实施例对于抵抗正和负ESD应力的ESD鲁棒性来讲是有用的。该实施例包括在集电极和发射极端都具有PESD注入的横向npn器件，在中央STI的两端具有相同的距离和宽度。该实施例既可以以单个插指也可以以多个插指实现。
图11a示出了对称横向双极晶体管110的一个应用。(因为晶体管110是对称的，选择哪个节点是发射极哪个节点是集电极是任意的。)在这种情况下，体区接触130和130’电耦合到地。一个掺杂区域126(或者128)耦合到第一电源电压VDD1。第二掺杂区域128(或126)耦合到第二电源电压VDD2。在所述实施例中，掺杂区域126耦合到VDD1焊盘(或其他外部接触)，掺杂区域128耦合到VDD2线。与所述实施例可能在同一芯片上实现的另一个实施例中，掺杂区域126可以耦合到VDD1线，掺杂区域128可以耦合到VDD2外部接触。如图11b所示，对称晶体管110还可以在两个不同外部接触(标记为Pad1和Pad2)之间使用。
下面参考图12a到12d描述制造器件的优选方法。这些图例示出了COMS工艺的非常简化的版本，该工艺可以用来形成n沟道FET、p沟道FET和横向npn晶体管。典型的集成电路将包括成百上千或上千万的晶体管以及其他元件。这里示出的三个元件仅用以代表芯片上的很多元件。如前所述，存在使用这里描述的同一CMOS工艺中制作的横向pnp的其他方法。
首先参考图12a，提供半导体体区12。形成STI区域18、20、22、38和40。在已知工艺中，沟槽被刻蚀并以电介质材料填充，例如氧化硅。如上所述，也可使用其他隔离技术。
在接下来的步骤中，形成n阱42。p沟道FET将在该n阱42中形成。在优选实施例中，n沟道晶体管(和(多个)横向npn晶体管)在p阱44中形成。因为衬底12已经掺杂了p型掺杂剂，所以p阱是可选的。(如果使用n型衬底，则n阱是可选的)。在优选实施例中，n阱被掺杂到掺杂浓度为大约1017到1019cm-3之间，p阱被掺杂到掺杂浓度为大约1017到1019cm-3之间。阱的峰值电压一般位于STI深度的大约1.5到2倍处。n阱42或p阱44谁先形成都没有关系。
接着参考图12b，对于CMOS晶体管来讲形成栅叠层46n和46p。例如，可以淀积栅电介质，接着淀积栅极导体。例如，栅电介质可以是氧化硅、氮化硅或高k电介质(即，介电常数大于氮化硅介电常数的电介质)。栅极导体被图形化并被刻蚀以形成所示的栅极46n和46p。
优选实施例中，栅叠层包括掺杂的多晶硅和其上的硅化物层(例如硅化钨、硅化钛、硅化钴、硅化镍)。硅化物层可以被淀积或通过硅化工艺(自对准硅化，其中难熔金属被覆盖淀积并与硅反应)形成。优选地，对于所有非中断的区域，在接触之前完成硅化(如果不需要硅化物中断则节省了一次掩模)。如上面讨论的，横向npn晶体管的硅区域优选地是不被硅化的。如果确定中断所述硅化(例如在执行硅化工艺之前使用氮化物或其他绝缘体)显著增加了成本，这些区域也可以被硅化。
图12b还示出了轻掺杂的源和漏(LDD)区域48的形成。在MOS晶体管区域中，这些LDD区域48与栅极46对准。为形成这些区域，n阱42被覆盖(例如使用光刻胶)，n型掺杂剂(例如砷或磷)被注入到p阱(与栅极46n对准)。同时，区域24被覆盖，在区域14和16中形成掺杂。备选地，横向npn晶体的整个区域要么是覆盖的要么是暴露的。因为这些区域将在后面暴露给较高注入剂量，该LDD注入对掺杂浓度的影响甚微。优选实施例中，LDD区域48n被掺杂到掺杂浓度为大约1018到1020cm-3之间，LDD区域48p掺杂到掺杂浓度为大约1018到1020cm-3之间。在形成n沟道LDD 48n之后(之前)，p沟道LDD 48p可以使用相同的工艺步骤形成。
现在参考图12c，侧壁间隔52沿着栅极46的侧壁形成，并且位于LDD区域48之上。一般地，侧壁间隔52通过淀积共形的电介质层(例如氧化物或氮化物或二者)和执行各向异性刻蚀形成，使得除了沿着栅极46的侧壁的间隔52保留之外，所有的绝缘体被去除。如图所示，所有的绝缘体从横向npn晶体管10中去除。
接着可以形成源和漏区域50。为形成n掺杂区域50n，n阱42被覆盖(例如使用光刻胶)，n型掺杂剂(例如砷或磷)注入到p阱(与栅极间隔42n对准)。同时，区域24被覆盖，并且在区域14和16中形成掺杂。为形成p掺杂的区域50p，p阱44被覆盖(例如使用光刻胶)，p型掺杂剂(例如硼)注入到n阱(与栅极间隔52p对准)。同时，区域14和16被覆盖，并且在区域24中形成掺杂。要么先形成极性源/漏区域50n，要么先形成极性源/漏区域50p。
在优选实施例中，源/漏区域50n(以及区域14和16)被掺杂到掺杂浓度为大约5×1019到5×1020cm-3之间，源/漏区域50p(以及区域24)被掺杂到掺杂浓度为大约5×1019到5×1020cm-3之间。例如，n掺杂区域14、16和50n优选地使用大约30到50keV之间的注入能量(例如砷)以及大约1015到1016cm-2之间的注入剂量形成。
图12d示出了PESD区域32的形成。通过形成仅在PESD区域上具有开口的掩模形成该区域。PESD区域32可以通过注入掺杂剂(例如硼)形成，注入能量在大约5到20keV之间，注入剂量在大约1014到1016cm-2之间。这将产生如上所述的掺杂区域。
尽管没有示出，如本领域中已知的，然后执行其他的工艺步骤例如形成电介质层、接触26、28、30(图3)以及金属化。这里不提供这些步骤的详细描述。
尽管本发明已经参考示例性实施例描述，但这种描述并没有限制的意思。示例性实施例的各种修改和组合以及本发明的其他实施例，对于已参考本说明书的本领域技术人员来讲是显而易见的。所附权利要求书包括了任何这种修改或实施例。
Claims (25)
1.一种半导体器件，包括：
第一导电类型的半导体体区；
布置在半导体体区中的集成电路；
与所述集成电路耦合的节点；
第二导电类型的第一掺杂区域，布置在半导体体区的上表面，第二导电类型不同于第一导电类型；
第二导电类型的第二掺杂区域，布置在半导体体区的上表面；
隔离区域，布置在第一掺杂区域和第二掺杂区域之间的半导体体区中；
第一接触，位于第一掺杂区域之上并将所述第一掺杂区域与所述节点电耦合；
第二接触，位于第二掺杂区域之上并将所述第二掺杂区域与电源电压节点电耦合；和
第一导电类型的第三掺杂区域，布置在第一掺杂区域之下的半导体体区内，
其中所述半导体器件还包括
布置在半导体体区表面的第一导电类型的第四掺杂区域；
布置在第二掺杂区域和第四掺杂区域之间的半导体体区中的第二隔离区域；
第一导电类型的第五掺杂区域，布置在第二掺杂区域之下的半导体体区中，
第一导电类型的第六掺杂区域，布置在半导体体区的表面；
第三隔离区域，布置在第一掺杂区域和第六掺杂区域之间的半导体体区中；
接地节点，电耦合到第四掺杂区域和第六掺杂区域；
第一电源电压节点，电耦合到第一掺杂区域；以及
第二电源电压节点，电耦合到第二掺杂区域。
2.权利要求1的器件，其中第一导电类型包括p型，第二导电类型包括n型。
3.权利要求1的器件，还包括与第一接触电耦合的外部连接节点。
4.权利要求1的器件，其中第一接触在横向上距离隔离区域0.5μm到5μm，其中第三掺杂区域的边缘在横向上距离隔离区域1μm到6μm。
5.权利要求3的器件，其中外部连接节点包括输入/输出节点。
6.权利要求3的器件，其中外部连接节点包括接合焊盘。
7.权利要求1的器件，还包括位于第四掺杂区域之上并与之电耦合的第三接触，使得第三接触和半导体体区之间的电连接可以通过第四掺杂区域制作。
8.权利要求1的器件，其中第四掺杂区域紧邻第二掺杂区域。
9.权利要求1的器件，其中第一电源电压节点包括外部连接节点，其中第二电源电压节点包括导线。
10.权利要求1的器件，其中配置所述器件，使得在第一掺杂区域和第二掺杂区域之间施加大于5.5V的电压时，电流将从第一掺杂区域流到第二掺杂区域。
11.一种保护半导体电路免于静电放电的方法，包括：
在节点接收静电放电；
引导由静电放电产生的电流垂直进入半导体体区；
引导电流横向穿过半导体并在沟槽隔离区域之下经过，使得电流在平行于半导体体区的上表面的方向流动；以及
引导电流到接地节点，该接地节点在布置在半导体体区的上表面上的导电层中形成。
12.权利要求11的方法，其中，引导由静电放电产生的电流垂直进入半导体体区包括引导电流从外部连接节点进入第二导电类型的注入半导体区域，然后进入第一导电类型的半导体体区，再接着进入第二导电类型的注入半导体。
13.权利要求11的方法，其中电流被引导到半导体体区的上表面之下至少120nm的深度。
14.一种制造半导体器件的方法，该方法包括：
在第一导电类型的半导体体区中形成隔离区域；
形成布置在半导体体区中的集成电路；
形成与所述集成电路耦合的节点；
形成半导体体区中的第二导电类型的第一和第二掺杂区域，第一掺杂区域通过隔离区域与第二掺杂区域分离，第二导电类型不同于第一导电类型；
注入第一导电类型的掺杂剂到半导体体区，使得第一导电类型的第三掺杂区域位于第一掺杂区域之下；以及
形成与第一掺杂区域、第二掺杂区域以及半导体体区的电连接，
其中所述方法还包括
形成布置在半导体体区表面的第一导电类型的第四掺杂区域；
形成布置在第二掺杂区域和第四掺杂区域之间的半导体体区中的第二隔离区域；
形成第一导电类型的第五掺杂区域，布置在第二掺杂区域之下的半导体体区中，
形成第一导电类型的第六掺杂区域，布置在半导体体区的表面；
形成第三隔离区域，布置在第一掺杂区域和第六掺杂区域之间的半导体体区中；
形成接地节点，电耦合到第四掺杂区域和第六掺杂区域；
形成第一电源电压节点，电耦合到第一掺杂区域；以及
形成第二电源电压节点，电耦合到第二掺杂区域。
15.权利要求14的方法，其中注入掺杂剂包括穿过第一掺杂区域注入第一导电类型的掺杂剂。
16.权利要求14的方法，其中形成电连接包括电耦合第一掺杂区域到外部连接节点。
17.权利要求16的方法，其中形成电连接还包括电耦合第二掺杂区域和半导体体区到接地节点。
18.权利要求16的方法，其中形成电连接还包括通过电阻器电耦合第一掺杂区域到外部连接节点。
19.权利要求14的方法，其中形成电连接包括电耦合第二掺杂区域到外部连接节点。
20.权利要求19的方法，其中形成电连接还包括电耦合第一掺杂区域到电源电压节点和电耦合半导体体区到接地节点。
21.权利要求14的方法，其中形成电连接包括：
电耦合第一掺杂区域到第一电源电压节点；
电耦合第二掺杂区域到第二电源电压节点；以及
电耦合半导体体区到接地节点。
22.权利要求14的方法，其中形成电连接包括：
电耦合第一掺杂区域到第一外部连接节点；
电耦合第二掺杂区域到第二外部连接节点；以及
电耦合半导体体区到接地节点。
23.权利要求14的方法，还包括注入第一导电类型的掺杂剂到半导体体区，使得第一导电类型的第四掺杂区域位于第二掺杂区域之下。
24.权利要求23的方法，其中形成电连接包括：
电耦合第一掺杂区域到第一电源电压节点；
电耦合第二掺杂区域到第二电源电压节点；以及
电耦合半导体体区到接地节点。
25.权利要求23的方法，其中形成电连接包括：
电耦合第一掺杂区域到第一外部连接节点；
电耦合第二掺杂区域到第二外部连接节点；以及
电耦合半导体体区到接地节点。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/092,368 US7875933B2 (en) | 2005-03-29 | 2005-03-29 | Lateral bipolar transistor with additional ESD implant |
| US11/092368 | 2005-03-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1855532A CN1855532A (zh) | 2006-11-01 |
| CN100539183C true CN100539183C (zh) | 2009-09-09 |
Family
ID=36615604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2006100683206A Expired - Fee Related CN100539183C (zh) | 2005-03-29 | 2006-03-29 | 具有附加esd注入的横向双极晶体管 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US7875933B2 (zh) |
| EP (1) | EP1708274B1 (zh) |
| CN (1) | CN100539183C (zh) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101276788B (zh) * | 2007-03-28 | 2012-05-23 | 中国科学院微电子研究所 | 一种改善绝缘体上硅电路静电放电防护性能的方法 |
| US7910998B2 (en) * | 2007-07-11 | 2011-03-22 | United Microelectronics Corp. | Silicon controlled rectifier device for electrostatic discharge protection |
| US20090140388A1 (en) * | 2007-11-29 | 2009-06-04 | Infineon Technologies Austria Ag | Integrated circuit including an emitter structure and method for producing the same |
| US7638857B2 (en) * | 2008-05-07 | 2009-12-29 | United Microelectronics Corp. | Structure of silicon controlled rectifier |
| US8896064B2 (en) | 2010-10-18 | 2014-11-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Electrostatic discharge protection circuit |
| US9013842B2 (en) | 2011-01-10 | 2015-04-21 | Infineon Technologies Ag | Semiconductor ESD circuit and method |
| US8413101B2 (en) | 2011-07-15 | 2013-04-02 | Infineon Technologies Ag | System and method for detecting parasitic thyristors in an integrated circuit |
| US9356012B2 (en) * | 2011-09-23 | 2016-05-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | High voltage ESD protection apparatus |
| US8921931B2 (en) * | 2012-06-04 | 2014-12-30 | Infineon Technologies Austria Ag | Semiconductor device with trench structures including a recombination structure and a fill structure |
| US9171838B2 (en) * | 2012-08-14 | 2015-10-27 | Sony Corporation | Integrated semiconductor device |
| US9553011B2 (en) | 2012-12-28 | 2017-01-24 | Texas Instruments Incorporated | Deep trench isolation with tank contact grounding |
| US9281682B2 (en) * | 2013-03-12 | 2016-03-08 | Micron Technology, Inc. | Apparatuses and method for over-voltage event protection |
| TWI506762B (zh) * | 2013-03-13 | 2015-11-01 | Macronix Int Co Ltd | 半導體結構及其製造方法 |
| US9966459B2 (en) * | 2014-09-04 | 2018-05-08 | Globalfoundries Inc. | Symmetrical lateral bipolar junction transistor and use of same in characterizing and protecting transistors |
| CN108321781A (zh) * | 2018-04-17 | 2018-07-24 | 江苏卓胜微电子股份有限公司 | 一种ESD保护电路及基于GaAs PHEMT工艺的集成模块 |
| US10930636B2 (en) | 2018-08-20 | 2021-02-23 | Amazing Microelectronic Corp. | Transient voltage suppression device |
| US11824125B2 (en) | 2021-10-27 | 2023-11-21 | Globalfoundries Singapore Pte. Ltd. | Electrostatic discharge protection devices for bi-directional current protection |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1140900A (zh) * | 1995-05-01 | 1997-01-22 | 摩托罗拉公司 | 单片高频集成电路结构及其制造方法 |
| US6242793B1 (en) * | 1997-12-31 | 2001-06-05 | Stmicroelectronics S.R.L. | Method and a circuit for improving the effectiveness of ESD protection in circuit structures formed in a semiconductor |
| CN1354516A (zh) * | 2000-11-16 | 2002-06-19 | 世界先进积体电路股份有限公司 | 静电放电防护元件及相关的电路 |
| CN1377087A (zh) * | 2001-03-23 | 2002-10-30 | 矽统科技股份有限公司 | 具有电流均匀分布特性的静电放电防护布置方法 |
| US6621133B1 (en) * | 2002-05-09 | 2003-09-16 | United Microelectronics Corp. | Electrostatic discharge protection device |
| US6858900B2 (en) * | 2001-10-08 | 2005-02-22 | Winbond Electronics Corp | ESD protection devices and methods to reduce trigger voltage |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4400711A (en) | 1981-03-31 | 1983-08-23 | Rca Corporation | Integrated circuit protection device |
| US5012317A (en) | 1986-04-11 | 1991-04-30 | Texas Instruments Incorporated | Electrostatic discharge protection circuit |
| DE4200884A1 (de) * | 1991-01-16 | 1992-07-23 | Micron Technology Inc | Integrierte halbleiterschaltungsvorrichtung |
| US5374565A (en) | 1993-10-22 | 1994-12-20 | United Microelectronics Corporation | Method for ESD protection improvement |
| KR100402672B1 (ko) | 1995-10-31 | 2004-06-04 | 텍사스 인스트루먼츠 인코포레이티드 | CMOS/BiCMOS기술에서ESD방지를위한집적화된횡형구조 |
| JPH09162298A (ja) * | 1995-12-12 | 1997-06-20 | Fujitsu Ltd | 半導体装置 |
| US5674761A (en) | 1996-05-02 | 1997-10-07 | Etron Technology, Inc. | Method of making ESD protection device structure for low supply voltage applications |
| JPH10261764A (ja) | 1997-03-19 | 1998-09-29 | Fujitsu Ltd | 半導体装置 |
| US6172404B1 (en) | 1997-10-31 | 2001-01-09 | Texas Instruments Incorporated | Tuneable holding voltage SCR ESD protection |
| JP4617527B2 (ja) | 1999-04-08 | 2011-01-26 | 株式会社デンソー | 回路装置 |
| US6177324B1 (en) | 1999-10-28 | 2001-01-23 | Chartered Semiconductor Manufacturing, Ltd. | ESD protection device for STI deep submicron technology |
| DE10054184C1 (de) | 2000-11-02 | 2002-04-04 | Infineon Technologies Ag | Transistor mit ESD-Schutz |
| US6835985B2 (en) | 2000-12-07 | 2004-12-28 | Chartered Semiconductor Manufacturing Ltd. | ESD protection structure |
| US6417541B1 (en) | 2001-01-12 | 2002-07-09 | Chartered Semiconductor Manufacturing Ltd | ESD protection network with field oxide device and bonding pad |
| US6815775B2 (en) * | 2001-02-02 | 2004-11-09 | Industrial Technology Research Institute | ESD protection design with turn-on restraining method and structures |
| TW473979B (en) | 2001-03-28 | 2002-01-21 | Silicon Integrated Sys Corp | ESD protection circuit for mixed-voltage I/O by using stacked NMOS transistors with substrate triggering technique |
| DE10126800B4 (de) | 2001-06-01 | 2010-07-01 | Infineon Technologies Ag | Verfahren und Vorrichtung zum Testen der ESD-Festigkeit eines Halbleiter-Bauelements |
| US6822297B2 (en) | 2001-06-07 | 2004-11-23 | Texas Instruments Incorporated | Additional n-type LDD/pocket implant for improving short-channel NMOS ESD robustness |
| US6503793B1 (en) | 2001-08-10 | 2003-01-07 | Agere Systems Inc. | Method for concurrently forming an ESD protection device and a shallow trench isolation region |
| US6514839B1 (en) | 2001-10-05 | 2003-02-04 | Taiwan Semiconductor Manufacturing Company | ESD implantation method in deep-submicron CMOS technology for high-voltage-tolerant applications with light-doping concentrations |
| US6724050B2 (en) | 2002-01-18 | 2004-04-20 | Texas Instruments Incorporated | ESD improvement by a vertical bipolar transistor with low breakdown voltage and high beta |
| US6710990B2 (en) * | 2002-01-22 | 2004-03-23 | Lsi Logic Corporation | Low voltage breakdown element for ESD trigger device |
| JP3879063B2 (ja) | 2002-06-11 | 2007-02-07 | 富士通株式会社 | 半導体装置およびその製造方法 |
| TW561608B (en) | 2002-11-01 | 2003-11-11 | Silicon Integrated Sys Corp | Electrostatic discharge protection apparatus for too-high or too-low input voltage reference level |
| JP2004235199A (ja) | 2003-01-28 | 2004-08-19 | Renesas Technology Corp | 半導体装置 |
-
2005
- 2005-03-29 US US11/092,368 patent/US7875933B2/en active Active
-
2006
- 2006-03-10 EP EP06110965.8A patent/EP1708274B1/en not_active Expired - Fee Related
- 2006-03-29 CN CNB2006100683206A patent/CN100539183C/zh not_active Expired - Fee Related
-
2010
- 2010-10-26 US US12/912,437 patent/US8043934B2/en not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1140900A (zh) * | 1995-05-01 | 1997-01-22 | 摩托罗拉公司 | 单片高频集成电路结构及其制造方法 |
| US6242793B1 (en) * | 1997-12-31 | 2001-06-05 | Stmicroelectronics S.R.L. | Method and a circuit for improving the effectiveness of ESD protection in circuit structures formed in a semiconductor |
| CN1354516A (zh) * | 2000-11-16 | 2002-06-19 | 世界先进积体电路股份有限公司 | 静电放电防护元件及相关的电路 |
| CN1377087A (zh) * | 2001-03-23 | 2002-10-30 | 矽统科技股份有限公司 | 具有电流均匀分布特性的静电放电防护布置方法 |
| US6858900B2 (en) * | 2001-10-08 | 2005-02-22 | Winbond Electronics Corp | ESD protection devices and methods to reduce trigger voltage |
| US6621133B1 (en) * | 2002-05-09 | 2003-09-16 | United Microelectronics Corp. | Electrostatic discharge protection device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1708274B1 (en) | 2016-05-25 |
| EP1708274A3 (en) | 2009-06-24 |
| US20060226488A1 (en) | 2006-10-12 |
| EP1708274A2 (en) | 2006-10-04 |
| US20110038085A1 (en) | 2011-02-17 |
| CN1855532A (zh) | 2006-11-01 |
| US8043934B2 (en) | 2011-10-25 |
| US7875933B2 (en) | 2011-01-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100539183C (zh) | 具有附加esd注入的横向双极晶体管 | |
| US9647069B2 (en) | Drain extended field effect transistors and methods of formation thereof | |
| US7786507B2 (en) | Symmetrical bi-directional semiconductor ESD protection device | |
| US6873017B2 (en) | ESD protection for semiconductor products | |
| US7439584B2 (en) | Structure and method for RESURF LDMOSFET with a current diverter | |
| US8878283B2 (en) | Quasi-vertical gated NPN-PNP ESD protection device | |
| US11574903B2 (en) | Positive strike SCR, negative strike SCR, and a bidirectional ESD structure that utilizes the positive strike SCR and the negative strike SCR | |
| US7709896B2 (en) | ESD protection device and method | |
| US8916931B2 (en) | LDMOS semiconductor device with parasitic bipolar transistor for reduced surge current | |
| CN100565886C (zh) | 对衬底电压较不敏感的soi器件 | |
| US7087973B2 (en) | Ballast resistors for transistor devices | |
| US7285830B2 (en) | Lateral bipolar junction transistor in CMOS flow | |
| US7633139B2 (en) | Semiconductor diode device with lateral transistor | |
| US7999285B2 (en) | Insulated gate bipolar transistor and method for manufacturing the same | |
| US8115273B2 (en) | Deep trench isolation structures in integrated semiconductor devices | |
| US11521961B2 (en) | Back ballasted vertical NPN transistor | |
| US10505037B2 (en) | P-channel DEMOS device | |
| US8093121B1 (en) | ESD protection transistor | |
| US20110204447A1 (en) | Esd tolerant i/o pad circuit including a surrounding well | |
| US6225662B1 (en) | Semiconductor structure with heavily doped buried breakdown region |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090909 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |