DE10126800B4

DE10126800B4 - Verfahren und Vorrichtung zum Testen der ESD-Festigkeit eines Halbleiter-Bauelements

Info

Publication number: DE10126800B4
Application number: DE10126800A
Authority: DE
Inventors: Martin Dr. Wendel; Richard Owen; Harald Dr. Gossner; Wolfgang Dr. Stadler; Philipp Dr. Riess; Martin Dr. Streibl; Kai Esmark
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-06-01
Filing date: 2001-06-01
Publication date: 2010-07-01
Anticipated expiration: 2021-06-02
Also published as: US20030006776A1; US7009404B2; DE10126800A1

Abstract

Verfahren zum Testen der ESD-Festigkeit eines Halbleiter-Bauelements,
wobei eine Gleichstrom-Ausfallschwelle des Halbleiter-Bauelements (1), bei welcher ein Ausfall des Halbleiter-Bauelements (1) bei einem Gleichstrombetrieb des Halbleiter-Bauelements (1) auftritt, überwacht und davon abhängig auf die ESD-Festigkeit des Halbleiter-Bauelements (1) geschlossen wird, und wobei die Gleichstrom-Ausfallschwelle definiert ist als ein Gleichstrom (I₀), bei dem sich daraufhin in dem Halbleiter-Bauelement (1) in Sperrrichtung ein gegenüber einem vorgegebenen Schwellenwert erhöhter Leckstrom (I_L) einstellt,
wobei diese Gleichstrom-Ausfallschwelle dadurch bestimmt wird, dass das Halbleiter-Bauelement (1) mit einem eingeprägten Gleichstrom (I₀) betrieben und der eingeprägte Gleichstrom (I₀) erhöht wird, bis der sich jeweils daraufhin einstellende Wert des Leckstroms (I_L) des Halbleiter-Bauelements (1) im Sperrrichtung den Schwellenwert überschritten hat.

Description

Die vorliegende Erfindung betrifft ein Verfahren sowie eine Vorrichtung zum Testen der ESD-Festigkeit eines Halbleiter-Bauelements, insbesondere eines in einem Chip zum Schutz vor elektrostatischen Entladungen eingesetzten ESD-Schutzelements.
Elektrostatische Entladungen (”Electro Static Discharge” oder ”Electro Static Damage”, ESD) stellen im Bereich integrierter Schaltungen ein großes Problem dar. Insbesondere MOS- bzw. CMOS-Schaltungen (”Complementary Metal Oxide Semiconductor”) sind bezüglich Überspannungen an ihren Eingängen sehr empfindlich. Die statische Aufladung eines Menschen kann viele kV betragen, welche somit deutlich über der kritischen Gateoxid-Durchbruchspannung von MOS-Bauelementen liegt, so dass allein die statische Aufladung eines Menschen zum Durchschlagen des Gateoxids eines MOS-Bauelemente führen kann.
Speicherbausteine oder Chips müssen daher gegen elektrostatische Entladungen (ESD) geschützt werden, um einen Ausfall des jeweiligen Chips durch die Handhabung, d. h. durch Anfassen oder Berühren, oder im Betrieb zu vermeiden. Dabei ist eine Überwachung der ESD-Eigenschaften der Chips während der Produktion äußerst wichtig, da sich die ESD-Eigenschaften auch bei geringfügigen Änderungen oder Anpassungen der Technologie oftmals dramatisch verschlechtern.
Zur Durchführung derartiger ESD-Messungen sind bisher entsprechend ausgerüstete spezielle ESD-Testlabors erforderlich. In derartigen ESD-Testlabors wird ein in dem zu testenden Halbleiterprodukt eingesetztes ESD-Schutzelement bzw. aktives Halbleiter-Bauelement, welches direkt mit einem entsprechenden Pad verbunden ist, hinsichtlich seiner Belastbarkeit ge genüber ESD-Pulsen untersucht. ESD-Pulse haben typischerweise eine Länge von 1 ns–100 ns und eine Stärke von mehreren Ampere und weisen eine spezielle Pulsform auf. Derartige ESD-Pulse können nur von speziellen und demzufolge teuren Testgeräten erzeugt werden, wobei die Durchführung derartiger ESD-Messungen zudem beträchtliches Know-How erfordert. Ein Verfahren zur Bestimmung der ESD-Festigkeit mittels kurzer Pulse ist beispielsweise in R. A. Ashton, Test Structures and a Modified Transmission Line Pulse System for the Study of Electrostatic Discharge, IEICE Transactions of Electronics, Vol. E79-C(2) 158, 1996, bekannt. Daher finden diese ESD-Messungen bislang nur in entsprechend ausgestalteten Zentralabteilungen bzw. ESD-Testlabors, nicht jedoch in der Fabrik während eines Fertigungs- oder PCM-Tests (”Process Control Monitor”) statt.
Neben den zuvor beschriebenen Problemen besteht ein weiterer Nachteil darin, dass herkömmlicherweise derartige ESD-Messungen aufgrund des damit verbundenen Aufwands in der Regel erst nach Ausfall eines entsprechenden Chipprodukts beim Kunden initiiert werden. Eine wirkliche Überwachung des Prozesses in regelmäßigen Abständen findet nicht statt. Darüber hinaus sind die in derartigen ESD-Testlabors verwendeten ESD-Testgeräte nicht auf einen hohen Durchsatz ausgelegt, so dass statistische Aussagen über das Auftreten von Fehlern infolge elektrostatischer Entladungen nur in sehr eingeschränktem Umfang und nur mit großem Zeitverlust erhältlich sind. Daher dauert es sehr lange, bis nach Feststellen eines Fehlers die ESD-Festigkeit der Herstellungsprozesse entsprechender Chips wieder hergestellt werden kann.
In der US 5,523,252 A wird vorgeschlagen, die ESD-Fesigkeit eines Halbleiter-Bauelements während des Fertigungsprozesses zu testen. Hierzu wird das Halbleiter-Bauelement mit einer eingeprägten Leistung betrieben, welche durch Erhöhen eines eingeprägten Stroms oder einer eingeprägten Spannung schrittweise erhöht wird, bis ein Ausfall des Bauelements auftritt.
Die Leistung, bei welcher der Ausfall auftritt, wird als Maß für die ESD-Festigkeit des Bauelements angesehen, d. h. der Ausfall bei einer bestimmten Gleichstromleistung wird mit einem Ausfall unter einer bestimmten ESD-Entladung gleichgesetzt. Bei diesem Verfahren wird ein Strom oder eine Spannung dem Halbleiter-Bauelement zugeführt und die jeweils andere Größe zur Bestimmung der Leistung gemessen.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein demgegenüber vereinfachtes Verfahren sowie eine Vorrichtung zum Testen der ESD-Festigkeit eines Halbleiter-Bauelements bereitzustellen, womit auf möglichst einfache Art und Weise die ESD-Festigkeit bereits während des Fertigungsprozesses getestet werden kann, insbesondere ohne zusätzliche Spannungs- bzw. Strommessung auszukommen und eine möglichst einfache Möglichkeit zur Erkennung des Ausfalls des Halbleiter-Bauelements zu verwenden.
Diese Aufgabe wird erfindungsgemäß durch ein Verfahren mit den Merkmalen des Anspruches 1 bzw. eine Vorrichtung mit den Merkmalen des Anspruches 5 gelöst. Die Unteransprüche defi nieren bevorzugte und vorteilhafte Ausführungsformen der vorliegenden Erfindung.
Der vorliegenden Erfindung liegt die Erkenntnis zugrunde, dass sich Änderungen der ESD-Festigkeit im Allgemeinen auch in speziellen Aspekten der Gleichstrom-Charakteristik des jeweiligen Halbleiter-Bauelements widerspiegeln. Unter Gleichstrom werden hierbei alle Ströme verstanden, deren Pulslängen vielfach größer sind als ESD-Pulse (mit einer Pulslänge von ca. 1 ns–100 ns), d. h. deren Pulslängen insbesondere größer als 1 μs sind. Untersuchungen haben gezeigt, dass eine reduzierte Festigkeit beispielsweise eines MOS-Transistors bei Belastung mit kurzen ESD-Pulsen mit einer reduzierten Festigkeit gegenüber Gleichstrombelastung einhergeht, d. h. die Gleichstrom-Charakteristik oder die Gleichstrom-Kennlinie des jeweiligen Bauelements korreliert mit seiner ESD-Festigkeit.
Zum Testen der ESD-Festigkeit eines Halbleiter-Bauelements wird daher erfindungsgemäß vorgeschlagen, die Gleichstrom-Charakteristik dieses Bauelements zu überwachen und davon abhängig auf die ESD-Festigkeit des entsprechenden Bauelements zu schließen.
Zum Ermitteln der ESD-Festigkeit wird vorgeschlagen, die bei einem Betrieb mit einem eingeprägten Gleichstrom vorhandene Gleichstrom-Ausfallschwelle des jeweiligen Halbleiter-Bauelements zu ermitteln, wobei bei einer Änderung dieser Gleichstrom-Ausfallschwelle davon ausgegangen werden kann, dass auch die ESD-Performance, d. h. die ESD-Festigkeit, beeinträchtigt ist. Dabei ist die Gleichstrom-Ausfallschwelle als derjenige Wert des eingeprägten Gleichstroms definiert, bei dem das jeweilige Halbleiter-Bauelement in Sperrrichtung einen gegenüber einem bestimmten Schwellenwert erhöhten Leckstrom aufweist.
Ein besonderer mit der vorliegenden Erfindung verbundener Vorteil besteht darin, dass die erfindungsgemäß zum Testen der ESD-Festigkeit vorgeschlagene Gleichstrommessung auch in der Fabrik, d. h. noch während der Fertigung, mit dort vorhandenen Standard-Stromquellen und ohne besonderes Fachwissen durchgeführt werden kann. Werden die hinsichtlich ihrer ESD-Festigkeit zu testenden ESD-Schutzelemente der Chips auf eine Gateweite von ca. 2–20 μm in CMOS-Technologien dimensioniert, kann die Gleichstrom-Ausfallschwelle auf einen Wert eingestellt werden, der mit handelsüblichen PCM-Testern erreicht wird (typischerweise 0,1 A). Dadurch kann die Messung der ESD- bzw. Gleichstrom-Festigkeit sogar in herkömmliche Standard-PCM-Programme implementiert und eine bis zu 100%ige Überwachung aller produzierten Wafer nahezu ohne Mehraufwand erzielt werden.
Darüber hinaus ist vorteilhaft, dass ausgezeichnete statistische Aussagen über die ESD-Fehlerhäufigkeit mit einfachen Mitteln erhalten werden können. Auch ESD-Ausfälle, die nur mit einer geringen Wahrscheinlichkeit auftreten, werden somit erfasst.
Eine weitere entscheidende Verbesserung gegenüber der eingangs beschriebenen herkömmlichen Vorgehensweise sind dramatisch beschleunigte Lernzyklen bei ESD-Problemen. Während gemäß dem Stand der Technik sämtliche ESD-Messungen in speziellen ESD-Testlabors mit geringem Durchsatz durchgeführt werden müssen, ermöglicht die vorliegende Erfindung, dass nunmehr alle benötigten Informationen extrem schnell vor Ort aus einem ohnehin durchgeführten Kontrolltest extrahiert werden und somit sofort in den Herstellungsprozess eingehen können.
Die vorliegende Erfindung wird nachfolgend näher anhand eines bevorzugten Ausführungsbeispiels unter Bezugnahme auf die beigefügte Zeichnung erläutert.
Dabei zeigt die einzige Figur eine stark vereinfachte schematische Darstellung mit einer Vorrichtung zum Testen der ESD- Festigkeit eines Halbleiter-Bauelements gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung.
Grundlage der vorliegenden Erfindung ist die Erkenntnis, dass sich Änderungen der ESD-Festigkeit eines Halbleiter-Bauelements im Allgemeinen auch in speziellen Aspekten der Gleichstrom-Charakteristik dieses Halbleiter-Bauelements widerspiegeln.
In der Figur ist beispielhaft ein MOS-Transistor, welcher in einer ähnlichen Form (z. B. mit variierter Größe) als ESD-Schutzelement 1 eines Chips 2 verwendet wird, dargestellt. Die ESD-Festigkeit dieses ESD-Schutzelements sollte möglichst noch während der Fertigung des Chips 2, d. h. noch in der Fabrik, getestet werden können. Dies wird mit Hilfe der vorliegenden Erfindung dadurch ermöglicht, dass die Gleichstrom-Charakteristik des ESD-Schutzelements 1 überwacht und davon abhängig auf die ESD-Festigkeit dieses ESD-Schutzelements 1 bzw. Halbleiter-Bauelements geschlossen wird.
Zum Testen der ESD-Festigkeit ist eine Testvorrichtung 3 vorgesehen, welche eine Stromquelle 4 zum Einprägen von Gleichstrom I₀ in das ESD-Schutzelement 1 aufweist. Des Weiteren weist die Testvorrichtung 3 eine Messeinrichtung 5 auf, welche eine sich daraufhin einstellende Gleichstrom-Kennlinie des ESD-Schutzelements 1 misst. Dabei steuert die Messeinrichtung 5 die Stromquelle 4 derart an, dass der eingeprägte Gleichstrom I₀ kontinuierlich erhöht wird, bis eine bestimmte Ausfallschwelle bezüglich der Gleichstrombelastung durch die Messeinrichtung 5 ermittelt werden kann. Dabei wird ein Gleichstrom-Ausfall dann angenommen, wenn das ESD-Schutzelement 1 in Sperrrichtung einen erhöhten Leckstrom I_L aufweist. Durch Auswerten des Leckstroms des ESD-Schutzelements 1 in Sperrrichtung kann eine in der Testvorrichtung 3 enthaltene Auswerteeinrichtung 6 auf die augenblickliche Gleichstrom-Ausfallschwelle des ESD-Schutzelements 1 schließen. Die Auswerteeinrichtung 6 kann nunmehr durch Vergleich der ermittelten Gleichstrom-Ausfallschwelle des ESD-Schutzelements 1 mit dem Wert der Gleichstrom-Ausfallschwelle eines fehlerfreien ESD-Schutzelements 1 feststellen, ob eine Veränderung, d. h. eine Verschlechterung, der Gleichstrom-Ausfallschwelle des ESD-Schutzelements 1 gegeben ist, wobei in diesem Fall davon ausgegangen werden kann, dass auch die ESD-Performance, d. h. die ESD-Festigkeit, des ESD-Schutzelements 1 beeinträchtigt ist.
Für eine Ermittlung der ESD-Festigkeit des ESD-Schutzelements 1 ist es nicht unbedingt erforderlich, dass die Gleichstrom-Ausfallschwelle des getesteten ESD-Schutzelements 1 wie zuvor beschrieben ermittelt wird. Stattdessen kann von der Testvorrichtung 3 auch ein vorher definierter Gleichstrom I₀ in das zu testende ESD-Schutzelement 1 eingeprägt werden, wobei bei diesem Gleichstrom I₀ normalerweise keine Schädigung des entsprechenden Halbleiter-Bauelements auftritt, sofern dieses die geforderte ESD-Festigkeit aufweist. Wird nunmehr von der Messeinrichtung 5 bzw. der Auswerteeinrichtung 6 bei diesem Gleichstromwert I₀ in Sperrrichtung ein gegenüber einem bestimmten Schwellenwert erhöhter Leckstrom I_L des ESD-Schutzelements 1 erfasst, schließt die Auswerteeinrichtung 6 entsprechend darauf, dass auch die ESD-Festigkeit des ESD-Schutzelements 1 beeinträchtigt ist.
Besonders vorteilhaft ist das zuvor beschriebene Verfahren, wenn das in einem Chip 2 eingesetzte ESD-Schutzelement 1 auf eine Gateweite von ca. 2–20 μm skaliert und an einer für das Monitoring günstigen Stelle auf dem Wafer, z. B. im PCM-Rahmen (”Process Control Monitor”), eingesetzt wird, so dass die zu überwachende Gleichstrom-Ausfallschwelle auf einen Wert eingestellt werden kann, der mit handelsüblichen PCM-Testern erreicht werden kann. Auf diese Weise kann die Gleichstrom-Ausfallschwelle an bereits vorhandene Testvorrichtungen 1 angepasst werden, d. h. die vorliegende Erfindung kann sogar in Standard-PCM-Programme implementiert werden, so dass eine 100%ige Überwachung aller produzierten Chips 2 bzw. Wafer nahezu ohne Mehraufwand erzielt werden kann.

Claims

Verfahren zum Testen der ESD-Festigkeit eines Halbleiter-Bauelements, wobei eine Gleichstrom-Ausfallschwelle des Halbleiter-Bauelements (1), bei welcher ein Ausfall des Halbleiter-Bauelements (1) bei einem Gleichstrombetrieb des Halbleiter-Bauelements (1) auftritt, überwacht und davon abhängig auf die ESD-Festigkeit des Halbleiter-Bauelements (1) geschlossen wird, und wobei die Gleichstrom-Ausfallschwelle definiert ist als ein Gleichstrom (I₀), bei dem sich daraufhin in dem Halbleiter-Bauelement (1) in Sperrrichtung ein gegenüber einem vorgegebenen Schwellenwert erhöhter Leckstrom (I_L) einstellt, wobei diese Gleichstrom-Ausfallschwelle dadurch bestimmt wird, dass das Halbleiter-Bauelement (1) mit einem eingeprägten Gleichstrom (I₀) betrieben und der eingeprägte Gleichstrom (I₀) erhöht wird, bis der sich jeweils daraufhin einstellende Wert des Leckstroms (I_L) des Halbleiter-Bauelements (1) im Sperrrichtung den Schwellenwert überschritten hat.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Verfahren zum Testen der ESD-Festigkeit eines MOS-Bauelements mit einer Gateweite von 2–20 μm verwendet wird.
Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass das Verfahren zum Testen der ESD-Festigkeit eines als ESD-Schutzelement dienenden MOS-Bauelements (1) eines in CMOS-Technologie ausgebildeten Halbleiter-Chips (2) verwendet wird.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass zum Überwachen der Gleichstrom-Charakteristik das Halbleiter-Bauelement (1) mit einem Strom mit einer Pulslänge größer als 1 μs betrieben wird.
Vorrichtung zum Testen der ESD-Festigkeit eines Halbleiter-Bauelements (1), mit einer Stromquelle (4) zum Einprägen von Gleichstrom (I₀) in das Halbleiter-Bauelement (1), mit einer Messeinrichtung (5) zum Messen einer Gleichstrom-Charakteristik des Halbleiter-Bauelements (1), wobei die Messeinrichtung (5) derart ausgestaltet ist, dass sie einen sich bei dem Betrieb mit dem eingeprägten Gleichstrom (I₀) in dem Halbleiter-Bauelement (1) in Sperrrichtung daraufhin einstellenden Leckstrom (I_L) misst und mit einem vorgegebenen Schwellenwert vergleicht, und wobei die Messeinrichtung (5) die Stromquelle (4) derart ansteuert, dass der eingeprägte Gleichstrom (I₀) kontinuierlich erhöht wird bis der sich jeweils daraufhin einstellende Wert des Leckstroms (I_L) des Halbleiter-Bauelements (1) in Sperrrichtung den Schwellenwert überschritten hat, und mit einer Auswerteeinrichtung (6) zum Beurteilen der ESD-Festigkeit des Halbleiter-Bauelements (1) in Abhängigkeit von der durch die Messeinrichtung (5) gemessenen Gleichstrom-Charakteristik des Halbleiter-Bauelements (1) durch einen Vergleich des Gleichstroms (I₀), bei dem von der Messeinrichtung (5) der den vorgegebenen Schwellenwert überschreitende Leckstrom (I_L) in Sperrrichtung des Halbleiter-Bauelements (1) gemessen worden ist, mit einem Gleichstrom (I₀), bei dem bei einem fehlerfreien Halbleiter-Bauelement (1) der den Schwellenwert überschreitende Leckstrom (I_L) auftritt.