DE10126800A1

DE10126800A1 - Verfahren und Vorrichtung zum Testen der ESD-Festigkeit eines Halbleiter-Bauelements

Info

Publication number: DE10126800A1
Application number: DE10126800A
Authority: DE
Inventors: Martin Wendel; Richard Owen; Harald Gossner; Wolfgang Stadler; Philipp Riess; Martin Streibl; Kai Esmark
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-06-01
Filing date: 2001-06-01
Publication date: 2002-12-12
Anticipated expiration: 2021-06-02
Also published as: US20030006776A1; DE10126800B4; US7009404B2

Abstract

Zum Testen der ESD-Festigkeit eines Halbleiter-Bauelements (1), beispielsweise eines MOS-Transistors, welches als ESD-Schutzelement in einem Chip (2) eingesetzt sein kann, wird eine Gleichstrom-Charakteristik des Halbleiter-Bauelements (1) überwacht und davon abhängig auf die ESD-Festigkeit des jeweiligen Halbleiter-Bauelements (1) geschlossen. Insbesondere kann bei Betrieb des Halbleiter-Bauelements (1) mit einem eingeprägten Gleichstrom (I¶0¶) die Gleichstrom-Ausfallschwelle des Halbleiter-Bauelements (1), bei welcher ein erhöhter Leckstrom in Sperrrichtung des Halbleiter-Bauelements (1) auftritt, überwacht und abhängig von einer Veränderung dieser Gleichstrom-Ausfallschwelle auf die ESD-Festigkeit des Halbleiter-Bauelements (1) geschlossen werden.

Description

Die vorliegende Erfindung betrifft ein Verfahren sowie eine Vorrichtung zum Testen der ESD-Festigkeit eines Halbleiter- Bauelements, insbesondere eines in einem Chip zum Schutz vor elektrostatischen Entladungen eingesetzten ESD- Schutzelements.

Elektrostatische Entladungen ("Electro Static Discharge" oder "Electro Static Damage", ESD) stellen im Bereich integrierter Schaltungen ein großes Problem dar. Insbesondere MOS- bzw. CMOS-Schaltungen ("Complementary Metal Oxide Semiconductor") sind bezüglich Überspannungen an ihren Eingängen sehr emp findlich. Die statische Aufladung eines Menschen kann viele kV betragen, welche somit deutlich über der kritischen Gateo xid-Durchbruchspannung von MOS-Bauelementen liegt, so dass allein die statische Aufladung eines Menschen zum Durchschla gen des Gateoxids eines MOS-Bauelemente führen kann.

Speicherbausteine oder Chips müssen daher gegen elektrostati sche Entladungen (ESD) geschützt werden, um einen Ausfall des jeweiligen Chips durch die Handhabung, d. h. durch Anfassen oder Berühren, oder im Betrieb zu vermeiden. Dabei ist eine Überwachung der ESD-Eigenschaften der Chips während der Pro duktion äußerst wichtig, da sich die ESD-Eigenschaften auch bei geringfügigen Änderungen oder Anpassungen der Technologie oftmals dramatisch verschlechtern.

Zur Durchführung derartiger ESD-Messungen sind bisher ent sprechend ausgerüstete spezielle ESD-Testlabors erforderlich. In derartigen ESD-Testlabors wird ein in dem zu testenden Halbleiterprodukt eingesetztes ESD-Schutzelement bzw. aktives Halbleiter-Bauelement, welches direkt mit einem entsprechen den Pad verbunden ist, hinsichtlich seiner Belastbarkeit gegenüber ESD-Pulsen untersucht. ESD-Pulse haben typischerweise eine Länge von 1 ns-100 ns und eine Stärke von mehreren Ampe re und weisen eine spezielle Pulsform auf. Derartige ESD- Pulse können nur von speziellen und demzufolge teuren Testge räten erzeugt werden, wobei die Durchführung derartiger ESD- Messungen zudem beträchtliches Know-How erfordert. Daher fin den diese ESD-Messungen bislang nur in entsprechend ausges talteten Zentralabteilungen bzw. ESD-Testlabors, nicht jedoch in der Fabrik während eines Fertigungs- oder PCM-Tests ("Pro cess Control Monitor") statt.

Neben den zuvor beschriebenen Problemen besteht ein weiterer Nachteil darin, dass herkömmlicherweise derartige ESD- Messungen aufgrund des damit verbundenen Aufwands in der Re gel erst nach Ausfall eines entsprechenden Chipprodukts beim Kunden initiiert werden. Eine wirkliche Überwachung des Pro zesses in regelmäßigen Abständen findet nicht statt. Darüber hinaus sind die in derartigen ESD-Testlabors verwendeten ESD- Testgeräte nicht auf einen hohen Durchsatz ausgelegt, so dass statistische Aussagen über das Auftreten von Fehlern infolge elektrostatischer Entladungen nur in sehr eingeschränktem Um fang und nur mit großem Zeitverlust erhältlich sind. Daher dauert es sehr lange, bis nach Feststellen eines Fehlers die ESD-Festigkeit der Herstellungsprozesse entsprechender Chips wieder hergestellt werden kann.

Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren sowie eine Vorrichtung zum Testen der ESD- Festigkeit eines Halbleiter-Bauelements bereitzustellen, wo mit auf möglichst einfache Art und Weise die ESD-Festigkeit insbesondere bereits während des Fertigungsprozesses getestet werden kann.

Diese Aufgabe wird erfindungsgemäß durch ein Verfahren mit den Merkmalen des Anspruches 1 bzw. eine Vorrichtung mit den Merkmalen des Anspruches 9 gelöst. Die Unteransprüche definieren bevorzugte und vorteilhafte Ausführungsformen der vor liegenden Erfindung.

Der vorliegenden Erfindung liegt die Erkenntnis zugrunde, dass sich Änderungen der ESD-Festigkeit im Allgemeinen auch in speziellen Aspekten der Gleichstrom-Charakteristik des je weiligen Halbleiter-Bauelements widerspiegeln. Unter Gleich strom werden hierbei alle Ströme verstanden, deren Pulslängen vielfach größer sind als ESD-Pulse (mit einer Pulslänge von ca. 1 ns-100 ns), d. h. deren Pulslängen insbesondere größer als 1 µs sind. Untersuchungen haben gezeigt, dass eine redu zierte Festigkeit beispielsweise eines MOS-Transistors bei Belastung mit kurzen ESD-Pulsen mit einer reduzierten Festig keit gegenüber Gleichstrombelastung einhergeht, d. h. die Gleichstrom-Charakteristik oder die Gleichstrom-Kennlinie des jeweiligen Bauelements korreliert mit seiner ESD-Festigkeit.

Zum Testen der ESD-Festigkeit eines Halbleiter-Bauelements wird daher erfindungsgemäß vorgeschlagen, die Gleichstrom- Charakteristik dieses Bauelements zu überwachen und davon ab hängig auf die ESD-Festigkeit des entsprechenden Bauelements zu schließen.

Zum Ermitteln der ESD-Festigkeit wird insbesondere vorge schlagen, die bei einem Betrieb mit einem eingeprägten Gleichstrom vorhandene Gleichstrom-Ausfallschwelle des jewei ligen Halbleiter-Bauelements zu ermitteln, wobei bei einer Änderung dieser Gleichstrom-Ausfallschwelle davon ausgegangen werden kann, dass auch die ESD-Performance, d. h. die ESD- Festigkeit, beeinträchtigt ist. Dabei ist die Gleichstrom- Ausfallschwelle als derjenige Wert des eingeprägten Gleich stroms definiert, bei dem das jeweilige Halbleiter-Bauelement in Sperrrichtung einen gegenüber einem bestimmten Schwellen wert erhöhten Leckstrom aufweist.

Ein besonderer mit der vorliegenden Erfindung verbundener Vorteil besteht darin, dass die erfindungsgemäß zum Testen der ESD-Festigkeit vorgeschlagene Gleichstrommessung auch in der Fabrik, d. h. noch während der Fertigung, mit dort vorhan denen Standard-Stromquellen und ohne besonderes Fachwissen durchgeführt werden kann. Werden die hinsichtlich ihrer ESD- Festigkeit zu testenden ESD-Schutzelemente der Chips auf eine Gateweite von ca. 2-20 µm in CMOS-Technologien dimensioniert, kann die Gleichstrom-Ausfallschwelle auf einen Wert einge stellt werden, der mit handelsüblichen PCM-Testern erreicht wird (typischerweise 0,1 A). Dadurch kann die Messung der ESD- bzw. Gleichstrom-Festigkeit sogar in herkömmliche Standard- PCM-Programme implementiert und eine bis zu 100%ige Überwa chung aller produzierten Wafer nahezu ohne Mehraufwand er zielt werden.

Darüber hinaus ist vorteilhaft, dass ausgezeichnete statisti sche Aussagen über die ESD-Fehlerhäufigkeit mit einfachen Mitteln erhalten werden können. Auch ESD-Ausfälle, die nur mit einer geringen Wahrscheinlichkeit auftreten, werden somit erfasst.

Eine weitere entscheidende Verbesserung gegenüber der ein gangs beschriebenen herkömmlichen Vorgehensweise sind drama tisch beschleunigte Lernzyklen bei ESD-Problemen. Während ge mäß dem Stand der Technik sämtliche ESD-Messungen in speziel len ESD-Testlabors mit geringem Durchsatz durchgeführt werden müssen, ermöglicht die vorliegende Erfindung, dass nunmehr alle benötigten Informationen extrem schnell vor Ort aus ei nem ohnehin durchgeführten Kontrolltest extrahiert werden und somit sofort in den Herstellungsprozess eingehen können.

Die vorliegende Erfindung wird nachfolgend näher anhand eines bevorzugten Ausführungsbeispiels unter Bezugnahme auf die beigefügte Zeichnung erläutert.

Dabei zeigt die einzige Figur eine stark vereinfachte schema tische Darstellung mit einer Vorrichtung zum Testen der ESD- Festigkeit eines Halbleiter-Bauelements gemäß einem bevorzug ten Ausführungsbeispiel der vorliegenden Erfindung.

Grundlage der vorliegenden Erfindung ist die Erkenntnis, dass sich Änderungen der ESD-Festigkeit eines Halbleiter- Bauelements im Allgemeinen auch in speziellen Aspekten der Gleichstrom-Charakteristik dieses Halbleiter-Bauelements wi derspiegeln.

In der Figur ist beispielhaft ein MOS-Transistor, welcher in einer ähnlichen Form (z. B. mit variierter Größe) als ESD- Schutzelement 1 eines Chips 2 verwendet wird, dargestellt. Die ESD-Festigkeit dieses ESD-Schutzelements sollte möglichst noch während der Fertigung des Chips 2, d. h. noch in der Fab rik, getestet werden können. Dies wird mit Hilfe der vorlie genden Erfindung dadurch ermöglicht, dass die Gleichstrom- Charakteristik des ESD-Schutzelements 1 überwacht und davon abhängig auf die ESD-Festigkeit dieses ESD-Schutzelements 1 bzw. Halbleiter-Bauelements geschlossen wird.

Zum Testen der ESD-Festigkeit ist eine Testvorrichtung 3 vor gesehen, welche eine Stromquelle 4 zum Einprägen von Gleich strom I₀ in das ESD-Schutzelement 1 aufweist. Des Weiteren weist die Testvorrichtung 3 eine Messeinrichtung 5 auf, wel che eine sich daraufhin einstellende Gleichstrom-Kennlinie des ESD-Schutzelements 1 misst. Dabei steuert die Messein richtung 5 insbesondere die Stromquelle 4 derart an, dass der eingeprägte Gleichstrom I₀ kontinuierlich erhöht wird, bis eine bestimmte Ausfallschwelle bezüglich der Gleichstrombe lastung durch die Messeinrichtung 5 ermittelt werden kann. Dabei wird ein Gleichstrom-Ausfall insbesondere dann angenom men, wenn das ESD-Schutzelement 1 in Sperrrichtung einen er höhten Leckstrom I_L aufweist. Durch Auswerten des Leckstroms des ESD-Schutzelements 1 in Sperrrichtung kann eine in der Testvorrichtung 3 enthaltene Auswerteeinrichtung 6 auf die augenblickliche Gleichstrom-Ausfallschwelle des ESD- Schutzelements 1 schließen. Die Auswerteeinrichtung 6 kann nunmehr durch Vergleich der ermittelten Gleichstrom- Ausfallschwelle des ESD-Schutzelements 1 mit dem Wert der Gleichstrom-Ausfallschwelle eines fehlerfreien ESD- Schutzelements 1 feststellen, ob eine Veränderung, d. h. eine Verschlechterung, der Gleichstrom-Ausfallschwelle des ESD- Schutzelements gegeben ist, wobei in diesem Fall davon ausge gangen werden kann, dass auch die ESD-Performance, d. h. die ESD-Festigkeit, des ESD-Schutzelements 1 beeinträchtigt ist.

Für eine Ermittlung der ESD-Festigkeit des ESD-Schutzelements 1 ist es nicht unbedingt erforderlich, dass die Gleichstrom- Ausfallschwelle des getesteten ESD-Schutzelements 1 wie zuvor beschrieben ermittelt wird. Stattdessen kann von der Testvor richtung 3 auch ein vorher definierter Gleichstrom I₀ in das zu testende ESD-Schutzelement 1 eingeprägt werden, wobei bei diesem Gleichstrom I₀ normalerweise keine Schädigung des ent sprechenden Halbleiter-Bauelements auftritt, sofern dieses die geforderte ESD-Festigkeit aufweist. Wird nunmehr von der Messeinrichtung 5 bzw. der Auswerteeinrichtung 6 bei diesem Gleichstromwert I₀ in Sperrrichtung ein gegenüber einem be stimmten Schwellenwert erhöhter Leckstrom I_L des ESD- Schutzelements 1 erfasst, schließt die Auswerteeinrichtung 6 entsprechend darauf, dass auch die ESD-Festigkeit des ESD- Schutzelements 1 beeinträchtigt ist.

Besonders vorteilhaft ist das zuvor beschriebene Verfahren, wenn das in einem Chip 2 eingesetzte ESD-Schutzelement auf eine Gateweite von ca. 2-20 µm skaliert und an einer für das Monitoring günstigen Stelle auf dem Wafer, z. B. im PCM-Rahmen ("Process Control Monitor"), eingesetzt wird, so dass die zu überwachende Gleichstrom-Ausfallschwelle auf einen Wert ein gestellt werden kann, der mit handelsüblichen PCM-Testern er reicht werden kann. Auf diese Weise kann die Gleichstrom- Ausfallschwelle an bereits vorhandene Testvorrichtungen ange passt werden, d. h. die vorliegende Erfindung kann sogar in Standard-PCM-Programme implementiert werden, so dass eine 100%ige Überwachung aller produzierten Chips 2 bzw. Wafer na hezu ohne Mehraufwand erzielt werden kann.

Claims

1. Verfahren zum Testen der ESD-Festigkeit eines Halblei ter-Bauelements, dadurch gekennzeichnet, dass eine Gleichstrom-Charakteristik des Halbleiter- Bauelements (1) überwacht und davon abhängig auf die ESD- Festigkeit des Halbleiter-Bauelements (1) geschlossen wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass eine Gleichstrom-Ausfallschwelle des Halbleiter- Bauelements (1), bei welcher ein Ausfall des Halbleiter- Bauelements (1) bei einem Gleichstrombetrieb des Halbleiter- Bauelements (1) auftritt, überwacht und davon abhängig auf die ESD-Festigkeit des Halbleiter-Bauelements geschlossen wird.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass die Gleichstrom-Ausfallschwelle definiert ist als ein Gleichstrom (I₀), bei dem das Halbleiter-Bauelement (1) in Sperrrichtung einen gegenüber einem vorgegebenen Schwellen wert erhöhten Leckstrom (I_L) aufweist.

4. Verfahren nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass zum Überwachen der Gleichstrom-Ausfallschwelle des Halb leiter-Bauelements (1) das Halbleiter-Bauelement mit einem eingeprägten Gleichstrom (I₀) betrieben wird.

5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass die Gleichstrom-Ausfallschwelle des Halbleiter- Bauelements (1) dadurch bestimmt wird, dass der eingeprägte Gleichstrom (I₀), mit dem das Halbleiter-Bauelement (1) be trieben wird, erhöht wird, bis der Leckstrom (I_L) des Halbleiter-Bauelements (1) in Sperrrichtung den bestimmten Schwellenwert überschritten hat.

6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Verfahren zum Testen der ESD-Festigkeit eines MOS- Bauelements mit einer Gateweite von 2-20 µm verwendet wird.

7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass das Verfahren zum Testen der ESD-Festigkeit eines als ESD-Schutzelement dienenden MOS-Bauelements (1) eines in CMOS-Technologie ausgebildeten Halbleiter-Chips (2) verwendet wird.

8. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass zum Überwachen der Gleichstrom-Charakteristik das Halb leiter-Bauelement (1) mit einem Strom mit einer Pulslänge größer als 1 µs betrieben wird.

9. Vorrichtung zum Testen der ESD-Festigkeit eines Halblei ter-Bauelements (1),
mit einer Messeinrichtung (5) zum Messen einer Gleichstrom- Charakteristik des Halbleiter-Bauelements (1), und
mit einer Auswerteeinrichtung (6) zum Beurteilen der ESD- Festigkeit des Halbleiter-Bauelements (1) in Abhängigkeit von der durch die Messeinrichtung (5) gemessenen Gleichstrom- Charakteristik des Halbleiter-Bauelements (1).

10. Vorrichtung nach Anspruch 9, dadurch gekennzeichnet, dass die Messeinrichtung (5) derart ausgestaltet ist, dass sie eine Gleichstrom-Ausfallschwelle des Halbleiter- Bauelements (1), bei welcher ein Ausfall des Halbleiter- Bauelements (1) bei einem Gleichstrombetrieb auftritt, er fasst.

11. Vorrichtung nach Anspruch 10, dadurch gekennzeichnet, dass die Messeinrichtung (5) derart ausgestaltet ist, dass sie zum Messen der Gleichstrom-Ausfallschwelle des Halblei ter-Bauelements (1) das Halbleiter-Bauelement (1) mit einem eingeprägten Gleichstrom (I₀) betreibt und als Gleichstrom- Ausfallschwelle denjenigen Gleichstromwert erfasst, bei dem an dem Halbleiter-Bauelement (1) in Sperrrichtung ein gegen über einem bestimmten Schwellenwert erhöhter Leckstrom (I_L) auftritt.

12. Vorrichtung nach Anspruch 10 oder 11, dadurch gekennzeichnet, dass die Auswerteeinrichtung (6) derart ausgestaltet ist, das sie auf eine mangelnde ESD-Festigkeit des Halbleiter- Bauelements (1) schließt, falls von der Messeinrichtung (5) eine gegenüber einer vorgegebenen Gleichstrom-Ausfallschwelle reduzierte Gleichstrom-Ausfallschwelle erfasst worden ist.

13. Vorrichtung nach einem der Ansprüche 9-12, dadurch gekennzeichnet, dass die Vorrichtung zur Durchführung des Verfahrens nach ei nem der Ansprüche 1-8 ausgestaltet ist.