CN101090112B - 电路布局及形成电路布局的方法 - Google Patents

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Abstract

公开了一种用于静电放电保护电路的改进电路布局及形成该电路布局的方法。第一类型的第一重掺杂区形成在该第一类型的阱中。第二类型的第二重掺杂区形成在该第二类型的阱中。该第一重掺杂区的城堡状电路布局图案，是沿着该第一重掺杂区和该第二重掺杂区的边界而形成。该第二重掺杂区的城堡状电路布局图案，是沿着该第一重掺杂区域和该第二重掺杂区的边界而形成。通过调整重掺杂区的该城堡状电路布局图案与该第二类型的阱，也就是n型阱，的边缘的距离，第一距离将会比通常内部电路的电路布局规则还要短；以及第二距离将会比该第一距离还要长，以确保I/O器件有较好的静电放电保护能力。因此，通过适当地调整在I/O电路内静电放电器件的击穿电压值，也就是调整n型阱的边缘与该重掺杂区的城堡状电路布局图案的距离，将会有效减少芯片面积以及改善静电放电的可靠性。

Description

电路布局及形成电路布局的方法
技术领域
本发明涉及用于半导体集成电路的静电放电保护，以及更特别地，涉及用于静电放电保护电路的改进电路布局结构/图案及形成电路布局的方法。
背景技术
数个世纪以来，静电一直都是工业上的问题。从古代开始，人们采用简单的接地以及火花离子化的技术，以消除静电以及防止点燃可燃的物质。电子时代带来了静电和静电放电(ESD)相关的问题。随着电子器件的速度增加和体积缩小，它们对静电放电的敏感度也相对的增加。
静电是定义为由材料表面电子的不平衡所导致的电荷。静电放电是定义为在物体间不同电势的电荷转移。通过弱化或损毁，静电放电可以改变半导体器件的电特性。该静电放电损害可以是永久损毁或是延迟的损毁，将会导致该半导体器件无法工作或部分弱化以及遭遇过早的损毁。将会增加所伴随的修复、更换等成本。
保护集成电路免于静电放电的影响，已经引起广泛的注意。在这个领域的许多研究人员已经提出保护亚微米器件而不必增加任何的芯片面积的方法。由于芯片面积是半导体制造产品主要的成本决定因素，所以许多现代集成电路的电路布局规则需要加以修正。依据传统的电路布局规则，两相邻区域的距离，例如，导电型的墙与重掺杂区间的距离，特别是在高电压区域内占用许多的面积，例如，TFT驱动集成电路。在输入/输出(I/O)电路中最外围的静电放电电路器件，将会导致静电放电的灾难，假如该静电放电电路器件依旧遵循传统的电路布局规则。这将无法保护整个芯片抵抗静电放电，因为内部电路的击穿电压将会小于该输入/输出电路的击穿电压。另一方面，假如该静电放电电路器件遵循与内部电路相同的电路布局规则，当该集成电路没有连接至电路板，和/或关闭电源，和/或浮接时，这将会影响该静电放电电路的耐受性。
参照图1，其示出现有技术的重掺杂区在阱中的电路布局图案的实例。P型重掺杂区30以及N型重掺杂区40，分别形成在P型阱10以及N型阱20中。在P型重掺杂区的边缘300和N型阱边缘200之间的距离是S1。在N型重掺杂区的边缘400和N型阱边缘200之间的距离是S2。通常，S1和S2会保持相同的距离。
然而，为了缩减芯片的面积，需要调整内部电路的布局规则。因此，在输入/输出中的该静电放电器件，将无法正常的工作以保护内部电路免于功率噪声的损害。另一方面，减少S1和S2的距离以保护内部电路，将会影响集成电路在未与电路板连接，和/或关闭电源，和/或浮接的情形下，排除静电放电电流的能力。
发明内容
因此，本发明的目标是解决在内部电路中，介于导电性阱和重杂区之间的距离，短于在输入/输出电路中，介于导电性阱和重掺杂区之间的距离的问题。该问题导致内部电路的该pn阱结击穿电压，低于输入/输出电路的该pn阱结击穿电压。因此，该内部电路将会遭受陡峭电压脉冲的损害。
根据本发明的第一方面，提供一种电路布局图案，适用于在静电放电时保护电路，该电路布局包含：第一类型的第一重掺杂区，其在该第一类型的第一阱中，该第一重掺杂区包含有多个突出的顶端和多个凹陷的底端；以及第二类型的第二重掺杂区，其在该第二类型的第二阱中，该第二阱具有一第二阱边缘，该第二重掺杂区包含有多个突出的顶端和多个凹陷的底端，其中该第一重掺杂区的顶端面对于该第二重掺杂区的顶端，该第一重掺杂区的底端面对于该第二重掺杂区的底端，该第一重掺杂区的底端和该第二阱边缘之间的距离等于该第二重掺杂区的底端和该第二阱边缘之间的距离，该第一重掺杂区的顶端和该第二阱边缘之间的距离等于该第二重掺杂区的顶端和该第二阱边缘之间的距离，该第一重掺杂区的底端和该第二阱边缘之间的距离大于该第一重掺杂区的顶端和该第二阱边缘之间的距离。
根据本发明的第二方面，提供一种形成电路布局图案的方法，该方法包含：将第一类型的第一重掺杂区形成在该第一类型的第一阱中，其中该第一重掺杂区包含有多个突出的顶端和多个凹陷的底端；以及将第二类型的第二重掺杂区形成在该第二类型的第二阱中，其中该第二阱具有一第二阱边缘，该第二重掺杂区包含有多个突出的顶端和多个凹陷的底端，其中该第一重掺杂区的顶端面对于该第二重掺杂区的顶端，该第一重掺杂区的底端面对于该第二重掺杂区的底端，该第一重掺杂区的底端和该第二阱边缘之间的距离等于该第二重掺杂区的底端和该第二阱边缘之间的距离，该第一重掺杂区的顶端和该第二阱边缘之间的距离等于该第二重掺杂区的顶端和该第二阱边缘之间的距离，该第一重掺杂区的底端和该第二阱边缘之间的距离大于该第一重掺杂区的顶端和该第二阱边缘之间的距离。
以上问题可以获得解决，通过在电路布局结构中，介于导电性阱和重掺杂区之间，采用两种不同的距离。第一距离将会短于内部电路的电路布局规则，以及第二距离将会长于该第一距离，以取得较佳的静电放电保护能力。
通过适当地调整输入/输出电路的击穿电压，也就是依据本发明所提出的方法，调整介于导电性阱和重掺杂区之间的距离，这将会减少芯片的面积以及减少静电放电可靠性的问题。本发明将会改善产品的静电放电耐受性。
附图说明
为了完全了解本发明以及其优点，参照以下的描述以及其伴随的附图，其中：
图1示出依据晶圆代工厂所指定的电路布局规则的现有技术的静电放电器件的护环电路布局图案；
图2(a)示出测量本发明的P型阱和N型阱结的I-V击穿曲线的顶视图，其正电压施加至N型重掺杂区，以及负电压施加至P型重掺杂区；
图2(b)示出测量本发明的P型阱和N型阱结的I-V击穿曲线的剖面图，其正电压施加至N型重掺杂区，以及负电压施加至P型重掺杂区；
图2(c)示出在介于导电型的阱和重掺杂区之间的不同距离下对I-V击穿曲线的直流测量；
图2(d)示出在介于导电型的阱和重掺杂区之间的不同距离下对I-V击穿曲线的静电放电测量；
图3示出本发明的第一优选实施例的电路布局顶视图，其中该第一和第二重掺杂区有城堡式电路布局图案；
图4示出本发明的第二优选实施例的电路布局顶视图，其中该第二重掺杂区有城堡式电路布局图案；
图5示出本发明的第三优选实施例的电路布局顶视图，其中该第一重掺杂区有城堡式电路布局图案。
具体实施方式
本发明的优选实施例公开了在阱中的重掺杂区的城堡式电路布局图案具有改进的静电放电特性。通过采用阱和重掺杂区之间的较短的距离，在直流操作时，输入/输出电路的该击穿电压将会比内部电路的击穿电压还低。此外，pn结将会被导通，以及放电的静电放电电流将会保护该内部电路免于功率噪声的损害。通过采用阱和重掺杂区之间的较长的距离，在该集成电路未与电路板连接，和/或关闭电源，和/或浮接的情形下，该输入/输出电路将会有排除静电放电电流的能力。这对于本领域技术人员而言是很清楚的，任何的改变可以被实施而不会偏离本发明的范围。
在图2(a)和2(b)中，P型重掺杂区形成在P型阱内，以及N型重掺杂区形成在N型阱内。介于N型阱边缘和N型重掺杂区之间的距离是S；介于该相同N型阱边缘和P型重掺杂区之间的距离是S。正电压被施加在该N型重掺杂区，以及负电压被施加在该P型重掺杂区，以测量在直流操作和/或关闭电源的情形下的pn结击穿电压对应不同距离的I-V曲线。
在图2(c)中，在直流操作时，相较于内部电路的击穿电压，在输入/输出电路之中的静电放电电路器件一较小的距离S，会有一相对小的击穿电压。一旦有陡峭的功率噪声脉冲产生，静电放电电路器件的该pn阱的结击穿，将会依据图2(c)中的I-V曲线，维持电压在该对应的值，以及排除该电流。这将会保护该内部电路免于功率噪声的损害。
在图2(d)中，在集成电路未与电路板连接，和/或关闭电源，和/或浮接的情形下，图2(d)的I-V曲线描述静电放电电流的特性。为了得到最好的静电放电特性，该距离S将会被增加，以及至少要符合代工厂所指定的电路布局规则。一旦有陡峭的电压产生，静电放电电路器件的pn阱的结，具有较大距离例如S＝2.0微米，将会导通以及排除该电流。换言之，当其它pn阱的结，其具有相对小的距离S，尚未达到它们的击穿电压时，具有较大距离S的该pn阱的结，已经导通而且排除电流以保护该集成电路。
第一实施例
在图3中，第一类型的第一阱10形成在半导体的衬底之上。第二类型的第二阱20，沿着该第一阱10，形成在半导体的衬底之上。依据本发明的实施例，重掺杂区31和41形成在该阱10和20之内。特别地，该第一类型的该第一浓重杂区31形成在该第一阱10之内。该第二类型的该第二重掺杂区41形成在该第二阱20之内。在本发明的实施例中，该第一重掺杂区31包含形成在该P型阱10中的p+类型区，其具有沿着该第一和第二重掺杂区之间边界的城堡式电路布局图案。该第二重掺杂区41包含形成在该N型阱20中的n+类型区，其具有沿着该第一和第二重掺杂区之间边界的城堡式电路布局图案。在本发明的实施例中，如图所示，在该第二重掺杂区1中的凹陷形状区域，与在该第一重掺杂区31中的凹陷形状区域相互对应。
此外，介于该第一重掺杂区城堡式电路布局的顶端311和该第二阱边缘200之间的距离是S3。介于该第二重掺杂区城堡式电路布局的顶端411和该第二阱边缘200之间的距离是S4。介于该第一重掺杂区城堡式电路布局的底端312和该第二阱边缘200之间的距离是S1。介于该第二重掺杂区城堡式电路布局的底端412和该第二阱边缘200之间的距离是S2。该距离S3和S4被安排成比通常内部电路所要求的电路布局规则还要小。假如该直流功率噪声发生，该陡峭的功率噪声脉冲将会击穿该静电放电电路器件的pn阱结，以及排除静电放电电流以保护该内部电路。然而，S3和S4不能被无限制地缩小。S3和S4必须维持特定的长度以确保该静电放电电路器件的pn阱结的击穿电压，大于该集成电路直流操作电压的1.5倍。该距离S1和S2被安排成有较好的静电放电耐受性。通常，S1和S2会大于S3和S4，以及更明确地S1会等于S2以及S3会等于S4。
第二实施例
在图4中，第一类型的第一阱10形成在半导体的衬底之上。第二类型的第二阱20，沿着该第一阱10，形成在半导体的衬底之上。依据本发明的实施例，重掺杂区30和41形成在该阱10和20之内。特别地，该第一类型的该第一重掺杂区30形成在该第一阱10之内。该第二类型的该第二重掺杂区41形成在该第二阱20之内。在本发明的实施例中，该第一重掺杂区30包含形成在该P型阱10中的p+类型区。该第二重掺杂区41包含形成在该N型阱20中的n+类型区，其具有沿着该第一和第二重掺杂区之间边界的城堡式电路布局图案。
此外，介于该第一重掺杂区边缘300和该第二阱边缘200之间的距离是S1。介于该第二重掺杂区城堡式电路布局的顶端411和该第二阱边缘200之间的距离是S4。介于该第二重掺杂区城堡式电路布局的底端412和该第二阱边缘200之间的距离是S2。该距离S4被安排成比通常内部电路所要求的电路布局规则还要小。假如该直流功率噪声发生，该陡峭的功率噪声脉冲将会击穿该静电放电电路器件的pn阱结，以及排除静电放电电流以保护该内部电路。然而，S4不能被无限制地缩小。S4必须维持特定的长度以确保该静电放电电路器件的pn阱结的击穿电压，大于该集成电路直流操作电压的1.5倍。该距离S1和S2被安排成有较好的静电放电耐受性。通常，S1和S2会大于S4，以及更明确地S1会等于S2。
在图5中，第一类型的第一阱10形成在半导体的衬底之上。第二类型的第二阱20，沿着该第一阱10，形成在半导体的衬底之上。依据本发明的实施例，重掺杂区31和40形成在该阱10和20之内。特别地，该第一类型的该第一重掺杂区31形成在该第一阱10之内。该第二类型的该第二重掺杂区40形成在该第二阱20之内。在本发明的实施例中，该第一重掺杂区31包含形成在该P型阱10中的p+类型区，其具有沿着该第一和第二重掺杂区之间边界的城堡式电路布局图案。该第二重掺杂区41包含形成在该N型阱20中的n+类型区。
此外，介于该第一重掺杂区城堡式电路布局的顶端311和该第二阱边缘200之间的距离是S3。介于该第二重掺杂区边缘400和该第二阱边缘200之间的距离是S2。介于该第一重掺杂区城堡式电路布局的底端312和该第二阱边缘200之间的距离是S1。该距离S3被安排成比通常内部电路所要求的电路布局规则还要小。假如该直流功率噪声发生，该陡峭的功率噪声脉冲将会击穿该静电放电电路器件的pn阱结，以及排除静电放电电流以保护该内部电路。然而，S3不能被无限制地缩小。S3必须维持特定的长度以确保该静电放电电路器件的pn阱结的击穿电压，大于该集成电路直流操作电压的1.5倍。该距离S1和S2被安排成有较好的静电放电耐受性。通常，S1和S2会大于S3，以及更明确地S1会等于S2。
本发明已经参照许多不同的实施例来加以描述，这些描述并不是用来限制本发明。被描述的实施例的许多变形，以及本发明的其它实施例，对本领域技术人员在参照本说明书之后是很容易的。随后所附的权利要求将会含括任何的变形和实施例，以及落入本发明的范围。

Claims (6)

1.一种电路布局，适用于在静电放电时保护电路，该电路布局包含：
第一类型的第一重掺杂区，其在该第一类型的第一阱中，该第一重掺杂区包含有多个突出的顶端和多个凹陷的底端；以及
第二类型的第二重掺杂区，其在该第二类型的第二阱中，该第二阱具有一第二阱边缘，该第二重掺杂区包含有多个突出的顶端和多个凹陷的底端，其中该第一重掺杂区的顶端面对于该第二重掺杂区的顶端，该第一重掺杂区的底端面对于该第二重掺杂区的底端，该第一重掺杂区的底端和该第二阱边缘之间的距离等于该第二重掺杂区的底端和该第二阱边缘之间的距离，该第一重掺杂区的顶端和该第二阱边缘之间的距离等于该第二重掺杂区的顶端和该第二阱边缘之间的距离，该第一重掺杂区的底端和该第二阱边缘之间的距离大于该第一重掺杂区的顶端和该第二阱边缘之间的距离。
2.如权利要求1所述的电路布局，其中该第一类型是P型以及该第二类型是N型。
3.如权利要求1所述的电路布局，其中该第一类型是N型以及该第二类型是P型。
4.一种形成电路布局的方法，该电路布局适用于在静电放电时保护电路，该方法包含：
将第一类型的第一重掺杂区形成在该第一类型的第一阱中，其中该第一重掺杂区包含有多个突出的顶端和多个凹陷的底端；以及
将第二类型的第二重掺杂区形成在该第二类型的第二阱中，其中该第二阱具有一第二阱边缘，该第二重掺杂区包含有多个突出的顶端和多个凹陷的底端，其中该第一重掺杂区的顶端面对于该第二重掺杂区的顶端，该第一重掺杂区的底端面对于该第二重掺杂区的底端，该第一重掺杂区的底端和该第二阱边缘之间的距离等于该第二重掺杂区的底端和该第二阱边缘之间的距离，该第一重掺杂区的顶端和该第二阱边缘之间的距离等于该第二重掺杂区的顶端和该第二阱边缘之间的距离，该第一重掺杂区的底端和该第二阱边缘之间的距离大于该第一重掺杂区的顶端和该第二阱边缘之间的距离。
5.如权利要求4所述的方法，其中该第一类型是P型以及该第二类型是N型。
6.如权利要求4所述的方法，其中该第一类型是N型以及该第二类型是P型。
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