TWI313027B - Esd device layout for effectively reducing internal circuit area and avoiding esd and breakdown damage and effectively protecting high voltage ic - Google Patents

Description

1313027 九、發明說明： 【發明所屬之技術領域】 [0001]本發明係關於用於半導體積體電路的靜電放電保 護，以及更特別地，一用於靜電放電保護電路之改良電路佈局結 構/圖案。 【先前技術】

[0002]數個世紀以來’靜電一直都是工業上的問題。從古代 開始，人們採用簡單的接地以及火花離子化的技術，以消除靜電 以及防止_可賴物質。電子時代帶來了靜電和靜電放電 邮〇)相_蘭。隨著f子元件的速度增加和體麵小，他們 對靜電放電的敏感度也相對的增加。 [0003]靜電是定義為由材料表面電子的不平衡所導致的一 電荷。靜電放電是定義為在難财職位荷轉移。靜 放電I以改變-半導體元件的簡性，藉由弱化或損毁。該靜電 放電損害可以是-永久損毀或是—延遲的損毀，將會導致該半導 ，元件無法工作或部分弱似及遭遇過早_毀。將會增^所 Ik的修復，更換，等等的成本。 」_4]保護積體電路免於靜電放電的影響，已經引起廣 這個領域的許多研究人員已經提出保護次微米元件而不 主積的方法。由於晶片面積是半導體製造產品 ίϋΐ 素，所以許多現代積體電路的電路佈局規則需 1^正。依據傳統的電路佈局規則，兩相鄰區域的距離，例 區域濃摻雜區朗的距離，特別是在高電壓 佔料多的面積，例如，—TFT驅動積體電路。在輸入/ 1313027 輸出(ι/ο)電路巾最外_靜電放魏路元件，將料致靜電放 的災如婦電放電電路元件依錢循傳_電路佈局規 則。將‘、、、法保護整個晶片抵抗靜電放電，因為内部電路的崩 電壓將會小於該輸人/輸出電路㈣潰· H面，假如該 靜電放電電路元件遵循與_電路相_電路佈局 ^ 影響該靜電放钱_耐受性，t_M毅錢接至電ς 板，以及/或是關閉電源，以及/或是浮接。

參照第1圖’顯示一先前技術的一濃摻雜區域在一井 中的電路佈局圖案的範例。—ρ型濃摻雜區域3G 推雜區域4G ’分別被形成在—P型井Η)以及-N型井20 ; ^ Ρ ϋ摻雜區域的邊緣和—Ν型井邊緣的一距離 ^^2 2〇〇 通吊S1和S2會保持相同的距離。 要被=6:然因：減晶片的面積，内部電路的佈局規則需 。因此，在輸人/輸出中的該靜電放電元件 =工乍以保護内部電路免於功率雜訊的損害。另—方面:減少 連Γ，以部電路，將會料積體電路未與電路板 放’ _是_情形下，排除靜電 【發明内容】 -道[,7]因此’本發㈣—目標是解決在—内部電路中，介於 性料叫赫輕域之_距離，短 =

導電性井和一濃摻雜區域之間的距離的問題S 卯井接面崩、眚雪壓貝電壓低於輸入/輸出電路的該 朋，貝電塵。因此，該内部電路將會遭受陡崎電壓突波 1313027 的損害。 中 ’ t猶局結構 離。-第-距離將會短於内^電:之間’彳關兩種不同的距 距離將會長於該第-距離，二成佈局規則，以及一第二 據本 【實施方式】 [0019]本發明的最佳實施例揭露，在— 的-城堡式電路佈局_，具有改良的靜電放输=域 -井和-濃摻雜，域之間的―較短的距離，在錢操作時，= /，出電路的該崩潰f壓將會比内部電路的崩潰電壓低。別 - pn接面將會被導通，以及—放電的靜電放電電流將合保 護該内部電路免於功率雜訊的損害。藉由採用一井和一濃二區 域之間的-較長的距離，當該積體電路未與電路板連接/以及/ 或是麵電源’以及/或是浮接的情形下，該輸入/輪出電路將會 有排除靜電放電電流力。這對於縣此微術之人士是把、、主 楚的，任何的改變可以被實施而不會偏離本發明的範圍。 ’0]在第2(a)和2(b)圖中，- p型濃摻雜區域被形成在一 P型井内，以及一 N型濃摻雜區域被形成在一 N型井内。介於 一 N型井邊緣和一 N型濃摻雜區域的距離是s ;介於該相同n 型井邊緣和一 P型濃摻雜區域的距離是S。一正電壓被施加在該 N型濃摻雜區域，以及一負電壓被施加在該p型濃摻雜區域，以 8 1313027 量測一 pn接面崩潰電壓對應 作以及/或是關閉電源的情妒下问的距離的I-V曲線，在直流操 [〇〇21]在第2(_中，在 m 潰電壓，在輸入/輸出電路作呀，相較於内部電路的崩 離S，會有-相對小的崩ζ的靜電放電電路元件-較小的距 產生，靜電放電電路元件的。一旦有一陡峭的功率雜訊突波 圖中的ί-v曲線，維持電壓面崩潰，將會依據第制 將會保護轴部電路免於辦;;==，。錢排除該電流。這 [0022]在第 2(d)圖中， 或是關閉電源，物或是&、電路未與電路板連接，以及/ 述靜電放電電流的特ί為’第2(d)_I_v曲線描 s將會被增加，以及至少最好的靜電放電躲，該麟 一旦有-_的電壓產生的電路佈局規則。 具有-較大距_如元㈣Pn井的接面’ , ..微米，將會導通以及排除該電流。換 二二ΪΪΓ1「井的接面’其具有-相對小的距離S，尚未達 到他們的朋潰電壓，其具有 導通而且排輸ρη細面’已經 第一實施例 半導St第3圖中，—第—形態的—第—井1G被形成在一 10，、*: 土 &之上、。—第—形祕—第二井2G，沿著該第一井 換雜=成在—半導體的基底之上。依據本發明的—實施例，濃 ^能二―31和41被形成在該井10和20之内。特別地，該第一 1的該第-濃摻雜區域31被形成在該第一井10之内。該第二 形〜、的3亥第二濃摻雜區域41被形成在該第二井2〇之内。在本發 =實施例中’該第—濃摻雜區域31包含—形態區域被形 μ P型井10之内，其具有沿著該第一和第二濃摻雜區域之 1313027 間邊界之-城堡式電路佈局_。該第二絲腿域4 姐該N財2G饰其祕_第一和第 t間邊界之—城堡式電路佈局圖案。在本發明的-^ 圖所示’在該第二濃摻雜區域41巾的凹陷形狀區 V ’與在該第—濃摻雜區域31中的凹陷形狀區域相互對應。°°

[〇〇24]此外，介於該第一濃摻雜區域城堡式電路佈局的 =11和該第二井邊緣的距離是S3。介於該第二濃摻雜區‘ w式電路佈局的頂端411和該第二井邊緣的距離是从义 於該第-濃摻雜區域城堡式電路佈局的底端312和該 ^ 緣200的距離是S卜介於該第二濃推雜區域城堡式電路佈局 ，端412和該第二井邊緣200的距離是S2。該距離％和弘被 安排成比通常内部電路所要求的電路佈局規則還要小。假如該 流功率雜贿生，紐俩神雜訊她將會崩潰該靜電放^ 路元件的pn井接面，以及排除靜電放電電流以保護該内 路。然而’ S3和S4不能被無限制的縮小。S3和S4必須維 特定的長度以確保該靜電放電電路元㈣pn井接面的崩潰 壓，大於該積體電路直流操作電壓的15倍。該距離Sl和幻被 安排成有一較好的靜電放電耐受性。通常，S1和S2會大於幻 和S4 ’以及更明確地S1會等於S2以及％會等於S4。 第二實施例 [0025]在第4圖中，-第一形態的一第一井1〇被形成在一 半導體的基底之上。一第二形態的一第二井2〇，沿著該第一井 10，被形成在一半導體的基底之上。依據本發明的一實施例，濃 摻雜區域30和41被形成在該井10和20之内。特別地，該第二 形態的該第一濃摻雜區域30被形成在該第一井1〇之内。該第二 形態的该第二濃摻雜區域41被形成在該第二井2〇之内。在本發 1313027 _-實施例中，該第-濃摻雜區域3G包含—p+形態區域被形 成在該P型井10之内。該第二濃摻雜區域41包含一 n+形態區 域被形成在該N型井2G之内，其具有沿著該第—和第二濃推雜 區域之間邊界之一城堡式電路佈局圖案。 [0026]此外，介於該第一濃摻雜區域邊緣3〇〇和該第二井邊 緣200的距離是S卜介於該第二濃摻雜區域城堡式電路佈局的 頂端411和該第二井邊緣200的距離是S4。介於該第二濃換雜 區域城堡式電路佈局的底端412和該第二井邊緣2〇〇的距離是 # S2。該雜S4被安排成比通常内部電路所要求的電路佈局規則 還要小H如該紐功率雜贿生，該陡&肖的功率雜訊突波將會 崩潰該靜電放電電路元件的pn井接面，以及排除靜電放 : 以保護該内部電路。然而，S4不能被無限制的縮小。S4必須^ 持-特㈣長度以雜該靜電放電電路元制pn井接面的崩'潰 電壓，大於該積體電路直流操作電壓的15倍。該距離S1和幻 被安排成有一較好的靜電放電耐受性。通常，S1和S2會大於 S4，以及更明確地S1會等於S2。 θ 、 [〇〇27]在第5圖中，一第一形態的一第一井10被形成在一 半導體的基底之上。一第二形態的-第二井20，沿著該第一井 10 ’被形成在一半導體的基底之上。依據本發明的一實施例，濃 掺雜區域31和40被形成在該井1〇和2〇之内。特別地，該第一 形態的該第一濃摻雜區域31被形成在該第一井1〇之内。該第二 形態的該第二濃摻雜區域4〇被形成在該第二井2〇之内。在本笋 明的-實施例中’該第-濃摻雜區域31包含一 ρ+形態區域被^ 成在該Ρ型井10之内，其具有沿著該第一和第二濃捧雜區域^ 間邊界之一城堡式電路佈局圖案。該第二濃換雜區域41包含— η+形態區域被形成在該ν型井2〇之内。 1313027 此外’介於該第—濃掺籠域城堡式電路佈局的頂端 311和該第二井邊緣的距離是％。介於該第二濃摻雜區域邊 緣400和該第二井邊緣2〇〇的距離是S2。介於該第一濃換雜區 域城堡式電路佈局的底端312和該第二井邊緣2〇〇的距離是 S1。該距離S3被安排成比通常内部電路所要求的電路佈局規則 還要小。假如該直流功率雜訊發生，該陡崎的功率雜訊突波將合 崩潰該靜電放電電路元件的pn井接面，以及排除靜電放電電流 以保護該内部電路。然而，S3不能被無限制的縮小。S3必須維 持-特定的長度以確保該靜電放電電路元件的pn井接面的崩潰 電壓，大於該積體電路錢操作電壓的15倍。該距離S1和幻 被安排成有一較好的靜電放電耐受性。通常，S1和S2會大於 S3 ’以及更明確地si會等於S2。 曰、 [0029]本發配經參照許多不同的實關來加以描述，這些 描述並不疋用來限制本發明。被描述的實施例的許多變形，以及 本發明的其他實施例，對熟悉此項技術的人士在參照本說明書之 後是很容易的。P遺後所附的請求項將會含括任何的變形和實施 例，以及落入本發明的範圍。 【圖式簡單說明】 [0010] 為了完全瞭解本發_及其優點，參践下的以 及其伴隨的繪圖，其中： [0011] 第1圖描述，依據-晶圓代工廠所指定的電路佈局規 則，一先前技術的靜電放電元件的護環電路佈局圖案。 [0012] 第2⑻圖描述，量測本發明的p型井和N型井接面 ι·ν崩潰曲_上視圖，其-正電壓施加至—N型濃摻雜區域，以 及一負電壓施加至一P型濃摻雜區域。 [0013] 第2(b)圖描述，量測本發明的p型井和n型井接面的 12 1313027 ι-ν崩潰曲線的剖面圖，其一正電壓施加至— ' 及-負電壓施加至-P型濃摻雜區域。 ^雜區域’以 =14]第2⑹圖描述，直流量测π崩潰曲線，在介於一導 電型的井和一濃摻雜區域的不同距離之下。 [0015]第2(d)圖描述，靜電放電量測^ 一導電型的井和一濃摻雜區域的不同距離之下。’員、衣，在）丨於 視圖 [=16说3圖描述’本發明的第—最佳實施例的電路佈局上 、該第-和該二濃摻雜區域有—域堡 視圖 ==第4圖描述，本發明㈣二最佳實施例的電^局上 Ό亥第—濃摻雜區域有一城堡式電路佈局圖 [0018]第5圖描述，本發明的第二界 八 視圖 ，其該第-濃掺雜區域有-城堡式;路佈電路佈局上 【主要元件符號說明】 10 :第一井 20 :第二井 30 :第一濃摻雜區域

31 :第一濃摻雜區域 40 :第二濃摻雜區域 41 :第二濃摻雜區域 200 .第二井邊緣 3〇〇 :第一濃摻雜區域邊緣 311 ·第-錄舰域賴錢路佈局的 312:第-濃摻雜區域城堡式電路佈局 400 :第二濃摻雜區域邊緣 _ :第二濃摻雜區域城堡式電路佈局的頂端 •第二濃摻雜區域城堡式電路佈局的底端 411 13 412

Claims (1)

1313027 十、申請專利範圍： L 於靜電放電保護電路之電路佈案，a 井中形態的—第—濃摻雜區域，在該第—形態的一第一 悲的一第二 圖案，沿著 *由:ί二形態的一第二濃摻雜區域，在該第二形/ 該第二和』第ϋ摻雜區域包含一城堡式電路佈局| 〜苐—濃推雜區域的一邊界。 離曰請專利範圍第1項所述之電路佈局圖案，i中哕第 形態疋P型以及該第二形態是Νϋ。 U糾- 3. 如申凊專利範圍第1項所述之電路佈月圖安 形態是_以及該第二賴是μ。獅佈局_’其中該第- L參雜利範圍第1項所述之電路佈局圖案，其中兮第-=摻雜區域包含—城堡式電 摻雜區域的該邊界。 千/σ衫第—㈣第二濃 ^濃推第:項所述之電路佈局圖案，其中在該第 少-凹陷區凹陷區域與該第-濃捧雜區域中之至 6方法，該林H成1雜電放電斜電路之電路佈局圖案的 第-井t成ΓχΓ形態的―第―漢摻雜區域，在該第-形態的- 1313027 形成一第二形態的一第二濃摻雜區域，在該第二形態的一 第一井中，其中該第二濃摻雜區域包含一城堡式電路佈局圖案， '/α者δ亥第一和該苐一濃推雜區域的一邊界。 7. 如申請專利範圍第6項所述之方法，其中該第一形離是ρ 型以及該第二形態是Ν型。 8型以及項所述之方法’其中該第-形態是Ν 9. 10. 凹陷 11 1用於靜電放電賴電路之電 二第-形態的一第一井； n 二二形態的一第二井，沿著該第一井； -形?的第一濃推雜區域，在該第一井中；以及 其二5域的第二濃摻雜區域，在該第二井中. 介於該;:⑵雜:二城堡式電路佈局圖案，- 15 1313027

12. 一種電路佈局圖案用於靜電放電保護電路，其包含： 一第一形態的一第一井； 一第二形態的一第二井； 一該第一形態的第一濃摻雜區域，在該第一井中；以及 一該第二形態的第二濃摻雜區域，在該第二井中； 其中該第二濃摻雜區域包含至少一凹陷區域，面對該第一 濃摻雜區域。 16