CN100341150C - 具有低触发电压特性的静电放电保护组件结构 - Google Patents

Abstract

具有低触发电压特性的静电放电保护组件结构，含有第一导电型基底；设于该基底上的第二导电型第一MOS晶体管，其包含有第一栅极及设于栅极下方的氧化层，分别设于第一栅极两侧的基底中的第二导电型的第一重掺杂区和第二导电型的第二重掺杂区；设于该基底上的第二导电型第二MOS晶体管，其包含有第二栅极、设于该第二栅极下方的第二栅极氧化层，分别设于第二栅极两侧的基底中的第二导电型的第三重掺杂区及第二导电型的第四重掺杂区；及至少一设于该第一栅极与该第二栅极之间的浮置栅极MOS晶体管，并由该第二重掺杂区与该第一MOS晶体管及该第三重掺杂区与该第二MOS晶体管串接，该基底上设有浮置栅极氧化层，该氧化层上设有浮置栅极。

Description

具有低触发电压特性的静电放电保护组件结构

技术领域

本发明关于一种静电放电(electrostatic discharge，ESD)保护组件的结构，尤指一种具有低触发电压(trigger voltage)特性的ESD保护组件结构。

背景技术

在集成电路设计中，静电放电(electrostatic discharge，ESD)防护一直是相当重要之一环。若在集成电路中没有静电防护的设计，偶然发生的尖峰电压(voltage spike)将会导致许多无法承受高电压的电路组件的永久损坏，例如，场效晶体管的栅极氧化层以及半导体组件的PN接面。如熟习该项技艺者所知，栅极氧化层的横跨电场强度一般若超过10⁷V/cm，即会对栅极氧化层造成永久伤害，而影响到集成电路运作。

请参阅图1以及图2，其中图1显示现有ESD保护组件10的部分上视图，图2为图1中沿着切线AA的ESD保护组件10剖面示意图。图1及图2仅显示现有ESD保护组件10的两个指部(finger)，包括NM0S晶体管11与12，设于一P型半导体基底20上。NMOS晶体管11包括N⁺掺杂区132、与N⁺掺杂区132相连接的NLDD轻掺杂区141、N⁺掺杂区134、与N⁺掺杂区134相连接的NLDD轻掺杂区142、定义于NLDD轻掺杂区141与NLDD轻掺杂区142之间的P信道151、在P信道151上的栅极氧化层111、设于栅极氧化层111上的栅极112，以及设于栅极112侧壁上的侧壁子113。NMOS晶体管12包括N⁺掺杂区134、与N⁺掺杂区134相连接的NLDD轻掺杂区143、N⁺掺杂区136、与N⁺掺杂区136相连接的NLDD轻掺杂区144、定义于NLDD轻掺杂区143与NLDD轻掺杂区144之间的P信道152、在P信道152上的栅极氧化层121、设于栅极氧化层121上的栅极122，以及设于栅极122侧壁上的侧壁子123。NMOS晶体管11与12共享N⁺掺杂区134，为ESD保护组件10的其中两个指部。

在N⁺掺杂区132、N⁺掺杂区134与N⁺掺杂区136上分别布设有多个金属接点162、164与166，用以电连接外部讯号。以上述的NMOS型态的ESD组件结构为例，操作时，金属接点162与166接地或接Vss电压，金属接点164接至输入/输出端，而P型半导体基底20为接地、栅极112以及122接法则与电路设计有关。

然而，上述现有的ESD保护组件10的操作特性并不理想，例如，触发电压(trigger voltage)过高以及较差的二次崩溃电流(second breakdowncurrent)曲线。改善ESD保护组件的操作特性的方法有采用所谓的「基纳注入(Zener implant)」作法，亦即，将P型掺质植入N⁺掺杂区134下方，如图3所示，由此降低ESD保护组件的触发电压以及ESD操作效能。然而，这种作法需要多一道额外的光罩来进行离子注入，并不符合成本。此外，现有的的「基纳注入」作法仅对NMOS型态的ESD保护组件有效。

发明内容

本发明的主要目的在于提供一种不需要额外的光罩来进行基纳离子注入，即能够具有低触发电压以及较佳ESD操作效能的ESD保护组件结构，以节省成本。

本发明提供具低触发电压的静电放电(ESD)保护组件结构，包含有一第一导电型基底；一设于该基底上的第二导电型第一MOS晶体管，该第一MOS晶体管包含有一第一栅极、设于该第一栅极下方的第一栅极氧化层，第二导电型的第一重掺杂区，设于该第一栅极一侧的该基底中，以及第二导电型的第二重掺杂区，设于该第一栅极另一侧的该基底中；一设于该基底上的第二导电型第二MOS晶体管，该第二MOS晶体管包含有一第二栅极、设于该第二栅极下方的第二栅极氧化层，第二导电型的第三重掺杂区，设于该第二栅极一侧的该基底中，以及第二导电型的第四重掺杂区，设于该第二栅极另一侧的该基底中；以及至少一浮置栅极MOS晶体管，包含有一浮置栅极氧化层设于该基底上，以及一浮置栅极设于该浮置栅极氧化层上，该浮置栅极MOS晶体管设于该第一栅极与该第二栅极之间，并由该第二重掺杂区与该第一MOS晶体管相接，而由该第三重掺杂区与该第二MOS晶体管相接。

本发明还提供一种具有低触发电压特性的静电放电保护组件结构，其包含有：一P型基底；一设于该P型基底上的第一NMOS晶体管，该第一NMOS晶体管包含有一第一栅极、设于该第一栅极下方的第一栅极氧化层，第一N⁺掺杂区，设于该第一栅极一侧的该P型基底中，以及第二N⁺掺杂区，设于该第一栅极另一侧的该P型基底中；一设于该P型基底上的第二NMOS晶体管，该第二NMOS晶体管包含有一第二栅极、设于该第二栅极下方的第二栅极氧化层，第三N⁺掺杂区，设于该第二栅极一侧的该P型基底中，以及第四N⁺掺杂区，设于该第二栅极另一侧的该P型基底中，其中该第一栅极氧化层与该第二栅极氧化层具有相同的第一厚度；以及一浮置栅极MOS晶体管，包含有一浮置栅极氧化层设于该P型基底上，以及一浮置栅极设于该浮置栅极氧化层上，该浮置栅极MOS晶体管设于该第一栅极与该第二栅极之间，并由该第二N⁺掺杂区与该第一NMOS晶体管串接，而由该第三N⁺掺杂区与该第二NMOS晶体管串接，其中该浮置栅极氧化层具有一第二厚度，且该第二厚度小于该第一厚度。

附图说明

图1显示现有ESD保护组件的部分上视图。

图2为图1中沿着切线AA的ESD保护组件剖面示意图。

图3为现有具基纳掺杂的ESD保护组件剖面示意图。

图4显示本发明ESD保护组件的部分上视图。

图5为图4中沿着切线BB的ESD保护组件剖面示意图。

图6分别显示现有ESD保护组件与本发明ESD保护组件的I-V效能线。

图7为本发明第二较佳实施例ESD保护组件的剖面示意图。

符号说明

10   ESD保护组件                      11   NMOS晶体管

12   NMOS晶体管                       20   P型基底

111  栅极氧化层                       112  栅极

113  侧壁子                           121  栅极氧化层

122  栅极                             123  侧壁子

132  N⁺掺杂区                        134  N⁺掺杂区

136  N⁺掺杂区                        141  NLDD掺杂区

142  NLDD掺杂区                       143  NLDD掺杂区

144  NLDD掺杂区                       151  N信道

152  N信道                            100  ESD保护组件

110  NMOS晶体管                       120  NMOS晶体管

133  N⁺掺杂区                        133a N⁺源极

135  N⁺掺杂区                        135a N⁺漏极

145  NLDD掺杂区                       146  NLDD掺杂区

147  P⁺口袋掺杂区                     148  P⁺口袋掺杂区

153  N信道                            200  N型井

230  浮置栅极晶体管                   231  浮置栅极氧化层

232  浮置栅极                         233  侧壁子

300  ESD保护组件

310  PMOS晶体管                       320  PMOS晶体管

311  栅极氧化层                  312  栅极

313  侧壁子                      321  栅极氧化层

322  栅极                        323  侧壁子

332  P⁺掺杂区                   333  P⁺掺杂区

335  P⁺掺杂区                   336  P⁺掺杂区

341  PLDD轻掺杂区                342  PLDD轻掺杂区

343  PLDD轻掺杂区                344  PLDD轻掺杂区

345  PLDD轻掺杂区                346  PLDD轻掺杂区

347  P⁺口袋掺杂区               348  P⁺口袋掺杂区

430    浮置栅极晶体管            431  浮置栅极氧化层

432  浮置栅极                    433  侧壁子

601I-V曲线 602I-V曲线

具体实施方式

请参阅图4以及图5，其中图4显示本发明ESD保护组件100的部分上视图，图5为图4中沿着切线BB的ESD保护组件100剖面示意图，其中相同或类似组件或区域沿用相同符号。根据本发明的第一较佳实施例，本发明ESD保护组件100包括有数个指部，而图4以及图5仅显示其中两指部：NMOS晶体管110与120，设于一P型半导体基底20上。NMOS晶体管110包括N⁺掺杂区132、与N⁺掺杂区132相连接的NLDD轻掺杂区141、N⁺掺杂区133、与N⁺掺杂区133相连接的NLDD轻掺杂区142、定义于NLDD轻掺杂区141与NLDD轻掺杂区142之间的P信道151、在P信道151上的栅极氧化层111、设于栅极氧化层111上的栅极112，以及设于栅极112侧壁上的侧壁子113。NMOS晶体管120包括N⁺掺杂区135、与N⁺掺杂区135相连接的NLDD轻掺杂区143、N⁺掺杂区136、与N⁺掺杂区136相连接的NLDD轻掺杂区144、定义于NLDD轻掺杂区143与NLDD轻掺杂区144之间的P信道152、在P信道152上的栅极氧化层121、设于栅极氧化层121上的栅极122，以及设于栅极122侧壁上的侧壁子123。栅极氧化层111与栅极氧化层121的厚度相同。

本发明的主要特征在于ESD保护组件100另包括一浮置栅极(floatinggate)晶体管230设于NMOS晶体管110与120之间。浮置栅极晶体管230包括浮置栅极232，其设于一浮置栅极氧化层231上，以及侧壁子233设于浮置栅极232侧壁上。浮置栅极232在操作时为浮置状态，不外接任何电压讯号。在浮置栅极232两侧的分别为浮置栅极晶体管230的N⁺源极133a以及N⁺漏极135a，其中N⁺源极133a连接NLDD掺杂区145，N⁺漏极135a连接NLDD掺杂区146，而P信道153即被定义在NLDD掺杂区145与NLDD掺杂区146之间。根据本发明的第一较佳实施例，NMOS晶体管110的N⁺掺杂区133电连接于浮置栅极晶体管230的N⁺源极133a，而NMOS晶体管120的N⁺掺杂区135电连接于浮置栅极晶体管230的N⁺漏极135a。换言之，NMOS晶体管110的N⁺掺杂区133以及浮置栅极晶体管230的N⁺源极133a为同一N⁺掺杂区，而NMOS晶体管120的N⁺掺杂区135以及浮置栅极晶体管230的N⁺漏极135a为同一N⁺掺杂区。根据本发明的第一较佳实施例，浮置栅极晶体管230的浮置栅极氧化层231的厚度小于栅极氧化层111与栅极氧化层121的厚度。在N⁺掺杂区132、133、135与N⁺掺杂区136上分别布设有多个金属接点162、163、165与166，用以电连接外部讯号。操作时，金属接点162与166接地或接Vss电压，金属接点163、165共同接至输入/输出端，而P型半导体基底20、栅极112以及122皆为接地。

从图4来看，本发明ESD保护组件100可看做由NMOS晶体管110的N⁺掺杂区133串接浮置栅极晶体管230的N⁺源极133a，再由浮置栅极晶体管230的N⁺漏极135a串接NMOS晶体管120的N⁺掺杂区135，结构上与现有ESD保护组件有明显不同。

见图5，本发明的另一重要特征在于ESD保护组件100的浮置栅极晶体管230分别在NLDD掺杂区145与NLDD掺杂区146下方具有P⁺口袋掺杂(haloimplant)区147以及148。P⁺口袋掺杂区147以及148可以使寄生双载子崩溃电压(parasitic bipolar breakdown voltage)降低，来达到降低本发明降低触发电压的目的。

请参阅图6，图6分别显示现有ESD保护组件10与本发明ESD保护组件100的I-V效能曲线，其中曲线601代表现有ESD保护组件10的I-V曲线，而曲线602代表本发明ESD保护组件100的I-V曲线。由图6可看出本发明ESD保护组件100的触发电压V₁要小于现有ESD保护组件10的触发电压V₂。且本发明ESD保护组件100在电压骤回(snapback)之后的二次崩溃电流特性亦较现有ESD保护组件10为佳。

请参阅图7，图7为本发明第二较佳实施例ESD保护组件300的剖面示意图。本发明亦可应用在PMOS类型的ESD保护结构。如图7所示，ESD保护组件300包括两PMOS晶体管310与320，设于一P型半导体基底20的N型井200上。PMOS晶体管310包括P⁺掺杂区332、与P⁺掺杂区332相连接的PLDD轻掺杂区341、P⁺掺杂区333、与P⁺掺杂区333相连接的PLDD轻掺杂区342、定义于PLDD轻掺杂区341与PLDD轻掺杂区342之间的N信道351、在N信道351上的栅极氧化层311、设于栅极氧化层311上的栅极312，以及设于栅极312侧壁上的侧壁子313。PMOS晶体管320包括P⁺掺杂区335、与P⁺掺杂区335相连接的PLDD轻掺杂区343、P⁺掺杂区336、与P⁺掺杂区336相连接的PLDD轻掺杂区344、定义于PLDD轻掺杂区343与PLDD轻掺杂区344之间的N信道352、在N信道352上的栅极氧化层321、设于栅极氧化层321上的栅极322，以及设于栅极322侧壁上的侧壁子323。栅极氧化层311与栅极氧化层321的厚度相同。

浮置栅极晶体管430设于PMOS晶体管310与320之间。浮置栅极晶体管430包括浮置栅极432，其设于一浮置栅极氧化层431上，以及侧壁子433设于浮置栅极432侧壁上。同样地，浮置栅极432在操作时为浮置状态，不外接任何电压讯号。在浮置栅极432两侧的分别为P⁺掺杂区333以及335作为浮置栅极晶体管330的源极以及漏极，其中P⁺源极333连接PLDD掺杂区345，P⁺漏极335连接PLDD掺杂区346，而N信道353即被定义在PLDD掺杂区345与PLDD掺杂区346之间。根据本发明的第二较佳实施例，浮置栅极晶体管330的浮置栅极氧化层331的厚度小于栅极氧化层311与栅极氧化层321的厚度。在P⁺掺杂区332、333、335与P⁺掺杂区336上分别布设有多个金属接点162、163、165与166，用以电连接外部讯号。操作时，举例来说，金属接点162与166接V_DD电压，金属接点163、165共同接至输入/输出端，而N型井200为接至V_DD电压、栅极112以及122接法则视电路设计而定。

以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明专利的涵盖范围。

Claims (15)

1.具有低触发电压特性的静电放电保护组件结构，其特征在于，包含有：

一第一导电型基底；

一设于该基底上的第二导电型第一MOS晶体管，该第一MOS晶体管包含有一第一栅极、设于该第一栅极下方的第一栅极氧化层，第二导电型的第一重掺杂区，设于该第一栅极一侧的所述的基底中，以及第二导电型的第二重掺杂区，设于该第一栅极另一侧的所述的该基底中；

一设于该基底上的第二导电型第二MOS晶体管，该第二MOS晶体管包含有一第二栅极、设于该第二栅极下方的第二栅极氧化层，第二导电型的第三重掺杂区，设于该第二栅极一侧的该基底中，以及第二导电型的第四重掺杂区，设于该第二栅极另一侧的该基底中；以及

至少一浮置栅极MOS晶体管，包含有一浮置栅极氧化层设于该基底上，以及一浮置栅极设于该浮置栅极氧化层上，该浮置栅极MOS晶体管设于该第一栅极与该第二栅极之间，并由该第二重掺杂区与该第一MOS晶体管串接，而由该第三重掺杂区与该第二MOS晶体管相连接。

2.如权利要求1所述的具有低触发电压特性的静电放电保护组件结构，其特征在于，该第一重掺杂区在该第一栅极下方横向延伸出一第一LDD轻掺杂区，该第二重掺杂区在该第一栅极下方横向延伸出一第二LDD轻掺杂区，且该第一LDD轻掺杂区与第二LDD轻掺杂区于该第一栅极下方定义出一第二导电型第一信道。

3.如权利要求1所述的具有低触发电压特性的静电放电保护组件结构，其特征在于，该第三重掺杂区在该第二栅极下方横向延伸出一第三LDD轻掺杂区，该第四重掺杂区在该第二栅极下方横向延伸出一第四LDD轻掺杂区，且该第三LDD轻掺杂区与第四LDD轻掺杂区于该第二栅极下方定义出一第二导电型第二信道。

4.如权利要求1所述的具有低触发电压特性的静电放电保护组件结构，其特征在于，该第二重掺杂区在该浮置栅极下方横向延伸出一第五LDD轻掺杂区，该第三重掺杂区在该浮置栅极下方横向延伸出一第六LDD轻掺杂区，且该第五LDD轻掺杂区与第六LDD轻掺杂区于该浮置栅极下方定义出一第二导电型第三信道。

5.如权利要求1所述的具有低触发电压特性的静电放电保护组件结构，其特征在于，该第一栅极氧化层与该第二栅极氧化层具有第一厚度，该浮置栅极氧化层具有第二厚度，其中该第一厚度与该第二厚度不相等。

6.如权利要求5所述的具有低触发电压特性的静电放电保护组件结构，其特征在于，该第一厚度大于该第二厚度。

7.如权利要求4所述的具有低触发电压特性的静电放电保护组件结构，其特征在于，该浮置栅极MOS晶体管另包含有第一导电型口袋注入区，分别设于靠近该第五LDD轻掺杂区以及该第六LDD轻掺杂区的下方的该基底中。

8.如权利要求1所述的具有低触发电压特性的静电放电保护组件结构，其特征在于，该第一导电型为P型，该第二导电型为N型，且在操作时，该基底、该第一栅极、该第二栅极、该第一重掺杂区以及该第四重掺杂区皆为接地，该浮置栅极为浮置状态，该第二以及第三重掺杂区接至一输入/输出电压供应端。

9.如权利要求1所述的具有低触发电压特性的静电放电保护组件结构，其特征在于，该第一导电型为N型，该第二导电型为P型，且在操作时，该基底、该第一栅极、该第二栅极、该第一重掺杂区以及该第四重掺杂区接至VDD电压，该浮置栅极为浮置状态，而该第二以及第三重掺杂区接至一输入/输出电压供应端。

10.具有低触发电压特性的静电放电保护组件结构，其特征在于，包含有：

一P型基底；

一设于该P型基底上的第一NMOS晶体管，该第一NMOS晶体管包含有一第一栅极、设于该第一栅极下方的第一栅极氧化层，第一N⁺掺杂区，设于该第一栅极一侧的该P型基底中，以及第二N⁺掺杂区，设于该第一栅极另一侧的该P型基底中；

一设于该P型基底上的第二NMOS晶体管，该第二NMOS晶体管包含有一第二栅极、设于该第二栅极下方的第二栅极氧化层，第三N⁺掺杂区，设于该第二栅极一侧的该P型基底中，以及第四N⁺掺杂区，设于该第二栅极另一侧的该P型基底中，其中该第一栅极氧化层与该第二栅极氧化层具有相同的第一厚度；以及

一浮置栅极MOS晶体管，包含有一浮置栅极氧化层设于该P型基底上，以及一浮置栅极设于该浮置栅极氧化层上，该浮置栅极MOS晶体管设于该第一栅极与该第二栅极之间，并由该第二N⁺掺杂区与该第一NMOS晶体管串接，而由该第三N⁺掺杂区与该第二NMOS晶体管串接，其中该浮置栅极氧化层具有一第二厚度，且该第二厚度小于该第一厚度。

11.如权利要求10所述的具有低触发电压特性的静电放电保护组件结构，其特征在于，该第一N⁺掺杂区在该第一栅极下方横向延伸出一第一NLDD轻掺杂区，该第二N⁺掺杂区在该第一栅极下方横向延伸出一第二NLDD轻掺杂区，且该第一NLDD轻掺杂区与第二NLDD轻掺杂区于该第一栅极下方定义出一第一N信道。

12.如权利要求10所述的具有低触发电压特性的静电放电保护组件结构，其特征在于，该第三N⁺掺杂区在该第二栅极下方横向延伸出一第三NLDD轻掺杂区，该第四N⁺掺杂区在该第二栅极下方横向延伸出一第四NLDD轻掺杂区，且该第三NLDD轻掺杂区与第四NLDD轻掺杂区于该第二栅极下方定义出一第二N信道。

13.如权利要求10所述的具有低触发电压特性的静电放电保护组件结构，其特征在于，该第二N⁺掺杂区在该浮置栅极下方横向延伸出一第五NLDD轻掺杂区，该第三N⁺掺杂区在该浮置栅极下方横向延伸出一第六NLDD轻掺杂区，且该第五NLDD轻掺杂区与第六NLDD轻掺杂区于该浮置栅极下方定义出一第三N信道。

14.如权利要求13所述的具有低触发电压特性的静电放电保护组件结构，其特征在于，该浮置栅极MOS晶体管另包含有P型口袋注入区，分别设于靠近该第五NLDD轻掺杂区以及该第六NLDD轻掺杂区的下方的该P型基底中。

15.如权利要求10所述的具有低触发电压特性的静电放电保护组件结构，其特征在于，在操作时，该P型基底、该第一栅极、该第二栅极、该第一N⁺掺杂区以及该第四N⁺掺杂区皆为接地，该浮置栅极为浮置状态，该第二以及第三N⁺掺杂区接至一输入/输出电压供应端。

Images