KR100568514B1 - 필드 영역들을 덮는 퓨즈를 갖는 비휘발성 메모리소자 및그것을 제조하는 방법 - Google Patents
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Abstract
필드 영역들 상부에 위치하는 퓨즈를 갖는 비휘발성 메모리소자 및 그것을 제조하는 방법이 개시된다. 상기 비휘발성 메모리소자는 퓨즈창 영역(fuse window region)을 갖는 반도체기판을 포함한다. 적어도 하나의 퓨즈가 상기 퓨즈창 영역 상부를 가로지른다. 한편, 필드 영역들(field regions)이 상기 퓨즈창 영역의 외부에 한정되어 위치한다. 상기 필드 영역들은 상기 적어도 하나의 퓨즈의 단부들의 하부에 위치한다. 이에 더하여, 소자분리막이 상기 필드 영역들을 격리시킨다. 상기 퓨즈와 상기 필드 영역들 사이에 퓨즈절연막이 개재된다. 이에 따라, 상기 퓨즈에 인접하는 활성영역들의 연마 손상을 방지하면서, 상기 필드 영역들의 피팅을 방지할 수 있다.
퓨즈(fuse), 필드 영역(field region), 화학기계적 연마(chemical mechanical polishing), 컨트롤 게이트(control gate)
Description
도 1은 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 레이아웃도이다.
도 2a 내지 도 9a 및 도 2b 내지 도 9b는 각각 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자를 제조하는 방법을 설명하기 위해 도 1의 절단선 I-I 및 도 1의 절단선 II-II에 따라 취해진 단면도들이다.
(도면의 부호에 대한 간략한 설명)
11: 퓨즈 박스, 13: 퓨즈창 영역,
15: 필드 영역들, 17: 활성영역들,
19: 트랜지스터들, 31a: 패터닝된 플로팅 게이트 도전막,
31b: 개구부 36a: 퓨즈들,
36b: 게이트 전극들, 41: 비트라인
본 발명은 비휘발성 메모리 소자 및 그 제조방법에 관한 것으로, 특히 필드 영역들을 덮는 퓨즈를 갖는 비휘발성 메모리 소자 및 그것을 제조하는 방법에 관한 것이다.
퓨즈는 메모리소자에서 리던던시를 제공하기 위해 널리 사용되고 있다. 퓨즈를 사용하므로써 메모리소자의 수율을 높일 수 있다. 한편, 비휘발성 메모리 소자의 셀 트랜지스터는 플로팅 게이트 전극과 컨트롤 게이트 전극의 이중 게이트 전극을 갖는다. 이에 따라, 비휘발성 메모리소자 제조 방법에 있어서, 상기 컨트롤 게이트 전극과 동일한 막으로 퓨즈를 형성하는 방법이 널리 채택되고 있다.
상기 방법은 반도체기판의 소정영역을 패터닝하여 트렌치를 형성하고, 상기 트렌치가 형성된 반도체기판 상에 절연막을 형성한다. 그 후, 상기 절연막을 화학기계적연마(chemical mechanical polishing; CMP) 기술을 사용하여 평탄화하여 상기 트렌치를 채우는 소자분리막을 형성한다. 그 후, 상기 소자분리막 상에 컨트롤 게이트 도전막을 형성하고, 상기 컨트롤 게이트 도전막을 패터닝하여 퓨즈를 형성한다. 상기 방법에 따르면, 컨트롤 게이트 도전막을 패터닝하여 퓨즈를 형성하므로, 컨트롤 게이트 전극을 형성하는 동안 상기 퓨즈를 형성할 수 있다. 따라서, 퓨즈를 형성하기 위해 별도의 추가적인 공정을 필요로 하지 않는다.
그러나, 상기 방법은 CMP 기술과 관련하여 문제점이 있다. 즉, 상기 소자분리막에서, 디싱이 발생할 수 있다. 디싱은 넓은 트렌치를 채우는 소자분리막에서 심하게 발생한다. 상기 넓은 트렌치는 다수의 퓨즈들을 포함하는 퓨즈박스를 형성 하기 위해 요구될 수 있다.
상기 디싱은 상기 퓨즈들에 가까운 활성영역들의 연마손상(polishing damage)으로 이어질 수 있다. 특히, 상기 퓨즈들은 센싱 트랜지스터들(sensing transistor)에 전기적으로 접속한다. 따라서, 상기 퓨즈들에 전기적으로 연결되는 센싱 트랜지스터들이 상기 퓨즈들에 인접하여 형성된다. 따라서, 상기 센싱트랜지스터들의 활성영역들이 연마손상을 받을 수 있다. 이에 따라, 상기 센신트랜지스터들이 오동작을 할 수 있다.
한편, 상기 디싱을 방지하는 방법이 미국특허 제6,531,757호에 "균일한 깊이의 퓨즈들을 갖는 반도체소자 퓨즈박스{Semiconductor device fuse box with fuses of uniform depth}"라는 제목으로 쉬라타케(Shiratake)에 의해 개시된 바 있다.
상기 미국특허 제6,531,757호에 개시된 방법은 실리콘 기판에 트렌치를 형성하는 것을 포함한다. 상기 트렌치가 형성된 실리콘 기판 상에 산화막을 형성하고, CMP 기술을 사용하여 상기 산화막을 평탄화한다. 이에 따라, 상기 트렌치를 채우는 소자분리막들이 형성된다. 한편, 상기 소자분리막들은 반도체 영역들(semiconductor regions)로 구성된(constituted) 필드 영역들(field regions)과 서로 인접하도록 형성된다. 따라서, 상기 절연막들의 면적을 감소시켜 디싱을 억제할 수 있다. 한편, 상기 소자분리막들 상에 정렬되도록 퓨즈들을 형성한다. 상기 퓨즈들은 상기 소자분리막 상부에 적층된 산화막에 의해 덮힐 수 있다.
상기 방법에 따르면, 디싱을 억제할 수 있어 퓨즈들을 동일레벨에 형성할 수 있다. 그러나, 상기 방법을 사용하여 비휘발성 메모리 소자의 퓨즈들을 형성하는 경우 몇 가지 문제점들이 있다. 상기 방법에 따르면, 퓨즈창을 통해 상기 퓨즈들과 함께 상기 필드 영역들의 상부들이 동시에 노출된다. 따라서, 레이저 빔을 사용하여 상기 퓨즈들을 절단할 때, 상기 필드영역들로 부터 레이저 빔이 불균일하게 반사될 수 있다. 상기 레이저 빔의 불균일한 반사는 원하는 퓨즈 절단을 수행하기 어렵게 한다. 또한, 절단된 퓨즈들이 인접한 필드영역들에 전기적으로 접속할 수 있다. 이에 따라, 상기 절단된 퓨즈들의 단락이 발생할 수 있다. 한편, 컨트롤 게이트 도전막을 패터닝하여 퓨즈들을 형성하는 동안, 상기 필드영역들이 노출되어 식각손상을 받을 수 있다. 그 결과, 상기 필드영역들에서 피팅이 발생할 수 있다.
결과적으로, 상기 미국특허 제6,531,757호에 개시된 방법은 컨트롤 게이트 도전막을 패터닝하여 컨트롤 게이트 전극과 퓨즈를 형성하는 비휘발성 메모리 소자 제조 공정에 적용하기 어렵다.
본 발명의 목적은, 퓨즈를 형성하는 동안, 활성영역의 연마손상 및 필드 영역들의 피팅들(pittings)의 발생을 방지할 수 있는 비휘발성 메모리 소자를 제공하는 데 있다.
본 발명의 다른 목적은, 레이저 빔의 불균일한 반사 및 레이저 빔에 의해 절단된 퓨즈들의 단락을 방지할 수 있는 비휘발성 메모리 소자를 제공하는 데 있다.
본 발명의 또 다른 목적은 활성영역의 연마손상 및 필드 영역들의 피팅들의 발생을 방지하고, 레이저 빔의 불균일한 반사 및 절단된 퓨즈들의 단락을 방지할 수 있는 비휘발성 메모리 소자를 제조하는 방법을 제공하는 데 있다.
상기 목적 및 다른 목적을 달성하기 위하여, 본 발명의 일 태양은 필드 영역들을 덮는 퓨즈를 갖는 비휘발성 메모리소자를 제공한다. 상기 본 발명의 일 태양에 따른 비휘발성 메모리소자는 퓨즈창 영역을 갖는 반도체기판을 구비한다. 적어도 하나의 퓨즈가 상기 퓨즈창 영역 상부를 가로지른다. 필드 영역들이 상기 퓨즈창 영역의 외부에 한정되어 위치한다. 상기 필드 영역들은 상기 적어도 하나의 퓨즈의 단부들의 하부에 위치한다. 한편, 소자분리막이 상기 필드 영역들을 격리시킨다. 이에 더하여, 상기 퓨즈와 상기 필드 영역들 사이에 퓨즈절연막이 개재된다. 이에 따라, 상기 필드 영역들이 상기 퓨즈에 가까운 활성영역들의 연마손상을 방지할 수 있다. 한편, 상기 필드 영역들은 상기 퓨즈창 영역 외부에 위치하므로, 레이저 빔의 불균일한 반사 및 절단된 퓨즈들의 단락을 방지할 수 있다.
여기서, 필드 영역들은 소자분리막에 의해 격리되는(isolated) 반도체 영역들을 의미한다. 다만, 트랜지스터가 형성되는 반도체 영역들은 활성영역들로 구분하여 표현한다.
한편, 트랜지스터들이 상기 적어도 하나의 퓨즈의 양단들에 각각 전기적으로 접속할 수 있다. 상기 트랜지스터들 각각은 활성영역, 상기 활성영역 상부를 가로지르는 게이트전극 및 상기 활성영역과 상기 게이트전극 사이에 개재된 게이트절연막을 포함한다. 상기 게이트 전극은 플로팅 게이트 전극, 층간절연막 및 컨트롤 게이트 전극을 포함할 수 있다.
상기 퓨즈는 폴리실리콘막을 포함할 수 있다. 이에 더하여, 상기 퓨즈는 상 기 폴리실리콘막상에 적층된 실리사이드막을 더 포함할 수 있다. 상기 실리사이드막은 텅스텐 실리사이드막, 코발트 실리사이드막 또는 니켈 실리사이드막일 수 있다. 상기 컨트롤 게이트 전극은 상기 퓨즈와 동일한 물질막으로 형성된다.
한편, 상기 퓨즈절연막은 단일의 실리콘산화막(SiO2) 또는 실리콘산화막(SiO2)과 실리콘질화막(SiN)의 적층막일 수 있다. 특히, 상기 퓨즈절연막은 실리콘산화막, 실리콘질화막 및 실리콘산화막이 차례로 적층된 적층막일 수 있다. 상기 층간절연막은 상기 퓨즈절연막과 동일한 물질막으로 형성된다.
상기 적어도 하나의 퓨즈의 하부에 위치하는 상기 필드 영역들 각각은 상기 적어도 하나의 퓨즈의 하부에 한정되어 위치하는 것이 바람직하다. 즉, 상기 필드 영역들은 상기 퓨즈의 폭보다 크지 않은 폭을 가지며, 상기 퓨즈창 외부에 위치하는 상기 퓨즈의 단부들 보다 크지 않은 길이를 갖는다. 이에 따라, 상기 필드 영역들에서 피팅이 발생하는 것을 방지할 수 있다. 한편, 상기 적어도 하나의 퓨즈의 단부들 각각의 하부에는 여러개의 필드 영역들이 위치할 수 있다.
상기 또 다른 목적을 달성하기 위하여, 본 발명의 다른 태양은 필드 영역들을 덮는 퓨즈를 갖는 비휘발성 메모리소자를 제조하는 방법을 제공한다. 이 방법은 퓨즈창 영역을 갖는 반도체기판을 준비하는 것을 포함한다. 상기 반도체기판을 패터닝하여 필드 영역들 및 소자분리 영역을 한정하는 트렌치를 형성한다. 이때, 상기 필드 영역들은 상기 퓨즈창 영역의 외부에 서로 대향하도록 형성된다. 그 후, 상기 트렌치를 채우는 소자분리막을 형성하고, 상기 소자분리막이 형성된 반도체 기판 상에 층간절연막 및 컨트롤 게이트 도전막을 차례로 형성한다. 상기 컨트롤 게이트 도전막을 패터닝하여 상기 퓨즈창 영역을 가로지르는 적어도 하나의 퓨즈를 형성한다. 상기 적어도 하나의 퓨즈는 상기 서로 대향하는 필드 영역들의 상부를 덮도록 형성된다. 이에 따라, 상기 컨트롤 게이트 도전막을 패터닝하는 동안 상기 필드 영역들의 피팅 발생을 방지할 수 있다.
상기 트렌치는 활성영역들을 더 한정하도록 형성될 수 있다. 상기 층간절연막 및 컨트롤 게이트 도전막을 차례로 형성하기 전, 소자분리막이 형성된 반도체기판 상에 게이트 절연막 및 플로팅 게이트 도전막을 차례로 형성할 수 있다. 상기 플로팅 게이트 도전막을 패터닝하여 상기 퓨즈창 영역의 상부를 노출시키는 개구부를 갖는 패터닝된 플로팅 게이트 도전막들을 형성한다. 상기 패터닝된 플로팅 게이트 도전막들은 상기 활성영역들 상부를 덮는다. 이에 더하여, 상기 개구부는 상기 필드영역들을 포함하는 소정영역의 상부를 노출시키도록 연장될 수 있다. 이때, 상기 필드 영역들은 여전히 상기 패터닝된 플로팅 게이트 도전막의 일부분들에 의해 덮일 수 있다. 다만, 상기 패터닝된 플로팅 게이트 도전막의 일부분들은 서로 이결된다.
또한, 상기 컨트롤 게이트 도전막을 패터닝하여 상기 퓨즈를 형성하는 동안, 상기 활성영역들 상부의 컨트롤 게이트 도전막, 층간절연막 및 패터닝된 플로팅게이트 도전막을 차례로 패터닝하여 상기 활성영역들 상부를 가로지르는 게이트 전극들을 형성할 수 있다. 이와 달리, 상기 게이트 전극을 먼저 형성한 후, 상기 퓨즈를 형성할 수 있다.
한편, 상기 컨트롤 게이트 도전막을 형성하기 전, 상기 패터닝된 플로팅 게이트 도전막 상부의 상기 층간절연막을 제거할 수 있다. 이어서, 상기 컨트롤 게이트 도전막을 형성한다. 그 후, 상기 컨트롤 게이트 도전막을 패터닝하여 상기 퓨즈를 형성하는 동안, 상기 활성영역들 상부의 컨트롤 게이트 도전막 및 패터닝된 플로팅게이트 도전막을 차례로 패터닝하여 상기 활성영역들 상부를 가로지르는 게이트 전극들을 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세하게 설명한다.
도 1은 본 발명의 바람직한 실시예에 따른 비휘발성 메모리소자를 제조하는 방법을 설명하기 위한 레이아웃도이고, 도 2a 내지 도 9a 및 도 2b 내지 도 9b는 각각 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자를 제조하는 방법을 설명하기 위해 도 1의 절단선 I-I 및 도 1의 절단선 II-II에 따라 취해진 단면도들이다.
우선, 본 발명의 일 태양에 따른 비휘발성 메모리 소자의 구조를 설명한다.
도 1, 도 9a 및 도 9b를 참조하면, 퓨즈창 영역(13)을 갖는 반도체기판(21) 상에 상기 퓨즈창 영역(13)을 가로지르는 퓨즈들(36a)이 위치한다. 퓨즈창(fuse window)은 레이저 빔을 사용하여 상기 퓨즈들(36a)을 절단하기 쉽도록 상기 퓨즈들(36a) 상부의 절연막 내에 형성된다. 상기 퓨즈창 영역(13)은 상기 퓨즈창 하부의 상기 반도체기판(21)의 소정 영역을 의미한다.
상기 퓨즈들(36a)은 이중 게이트 전극을 사용하는 비휘발성 메모리 소자에서 컨트롤 게이트 전극 물질과 동일한 물질로 형성된다. 바람직하게는, 상기 퓨즈들(36a)은 폴리실리콘(poly-Si)막 또는 폴리실리콘막(35a)과 실리사이드막(37a)의 적층막으로 형성될 수 있다. 상기 실리사이드막(37a)은 텅스텐 실리사이드막(WSix), 코발트 실리사이드막(CoSix) 또는 니켈 실리사이드막(NiSi)일 수 있다. 상기 퓨즈들(36a)은 상기 반도체기판(21) 상부의 소정 영역 내에 위치한다. 상기 소정 영역은 일반적으로 퓨즈박스(11)를 의미한다.
한편, 필드 영역들(15)이 상기 퓨즈창 영역(13)의 외부에 한정되어 위치한다. 상기 필드 영역들(15)은 상기 반도체기판(21)의 반도체 영역들(semiconductor regions)로 이루어진다. 상기 필드 영역들(15)은 상기 퓨즈창 영역(13) 외부에 위치하는 상기 퓨즈들(36a)의 단부들의 하부에 위치한다. 이에 더하여, 상기 필드 영역들(15) 각각은 상기 퓨즈들(36a)의 하부에 한정되어 위치하는 것이 바람직하다. 즉, 상기 퓨즈들(36a)의 하부에 위치하는 상기 필드 영역들(15)은 상기 퓨즈들(36a)의 하부에 제한적으로 위치하는 것이 바람직하다. 이에 따라, 상기 퓨즈들(36a)을 형성하는 동안, 상기 필드 영역들(15)의 피팅 발생을 방지할 수 있다. 한편, 상기 퓨즈들(15)의 단부들 각각의 하부에는 서로 격리된 여러개의 필드 영역들(15)이 위치할 수 있다.
한편, 소자분리막(27a)이 상기 필드 영역들(15)을 격리시킨다. 상기 소자분리막(27a)은 실리콘산화막(SiO2)일 수 있다. 또한, 상기 퓨즈들(36a)과 상기 필드 영역들(15) 사이에 퓨즈절연막(33a)이 개재된다. 상기 퓨즈절연막(33a)은 이중 게이트 전극을 사용하는 비휘발성 메모리 소자에서 일반적으로 채택되는 층간절연막 과 동일한 물질로 형성될 수 있다. 상기 퓨즈절연막(33a)은 단일의 실리콘산화막(SiO2) 일 수 있으며, 바람직하게는 실리콘산화막(SiO2), 실리콘질화막(SiN) 및 실리콘산화막(SiO2)의 적층막일 수 있다.
이에 더하여, 상기 퓨즈들(36a)과 전기적으로 접속하는 트랜지스터들(19)이 상기 반도체기판(21) 상에 위치할 수 있다. 또한, 상기 트랜지스터들(19)은 상기 퓨즈박스(11) 내에 위치할 수 있다. 상기 트랜지스터들(19) 각각은 활성영역(17), 게이트 전극(36b) 및 상기 활성영역(17)과 상기 게이트 전극(36b) 사이에 개재된 게이트절연막(29)을 포함한다. 상기 활성영역들(17)과 상기 필드영역들(15)은 소자분리막(27a)에 의해 격리된다. 한편, 상기 게이트 전극(36b)은 적층된 플로팅 게이트 전극(31c) 및 컨트롤 게이트 전극(35b, 37b)을 포함할 수 있다. 이에 더하여, 상기 플로팅 게이트 전극(31c)과 상기 컨트롤 게이트 전극(35b, 37b) 사이에 층간절연막(33b)이 개재될 수 있다.
상기 퓨즈들(36a)은 상기 컨트롤 게이트 전극(35b, 37b)과 동일한 물질로 형성되며, 상기 퓨즈절연막(33a)은 상기 층간절연막(33b)과 동일한 물질로 형성된다.
한편, 상기 트랜지스터들(19)과 상기 퓨즈들은 비트라인(41)을 통하여 전기적으로 연결될 수 있다. 상기 비트라인(41)과 상기 게이트 전극들(36b)은 상부절연막(39)에 의해 절연되며, 상기 비트라인(41)은 콘택플러그들을 통해 상기 트랜지스터들(19) 및 상기 퓨즈들(36a) 전기적으로 연결될 수 있다.
본 발명의 일 태양에 따른 비휘발성 메모리소자는 상기 트랜지스터들(19)의 활성영역들(17) 근처에 필드 영역들(15)이 위치한다. 상기 필드 영역들(15)은 소자분리막(27a)을 형성하는 동안, 상기 활성영역들(17)의 연마 손상을 방지하는 역할을 한다. 한편, 상기 필드 영역들(15)은 상기 퓨즈창 영역(13) 외부에 위치한다. 따라서, 레이저 빔을 사용하여 상기 퓨즈들(36a)을 절단할 때, 상기 레이저 빔의 불균일한 반사가 방지된다. 또한, 절단된 퓨즈들(36a)이 상기 필드 영역들(15)과 단락되는 것이 방지된다. 이에 더하여, 상기 필드 영역들(15)을 상기 퓨즈들(36a)의 하부에 제한적으로 위치시켜, 상기 필드 영역들(15)의 피팅발생을 방지할 수 있다.
이하, 본 발명의 다른 태양에 따른 비휘발성 메모리 소자를 제조하는 방법을 상세히 설명한다.
도 1, 도 2a 및 도 2b를 참조하면, 퓨즈창 영역(13)을 갖는 반도체기판(21) 상에 패드 절연막(23) 및 연마 정지막(25)을 형성한다. 상기 연마 정지막(25)은 실리콘질화막(SiN)으로 형성할 수 있다. 상기 패드 절연막(23)은 상기 연마 정지막(25)과 상기 반도체기판(21) 사이에서 스트레스를 완화하는 역할을 한다. 상기 패드 절연막(23)은 실리콘산화막으로 형성될 수 있다.
한편, 상기 패드 절연막(23)과 상기 연마 정지막(25) 사이에 폴리실리콘막(도시하지 않음)을 형성할 수 있다. 이때, 상기 패드 절연막(23)은 게이트 절연막일 수 있다.
또한, 상기 연마 정지막(25) 상에 하드마스크막(도시하지 않음)을 더 형성할 수 있다. 상기 하드마스크막은 실리콘산화막으로 형성할 수 있다.
도 1, 도 3a 및 도 3b를 참조하면, 연마 정지막(25), 상기 패드 절연막(23) 및 상기 반도체기판(21)을 차례로 패터닝하여 트렌치(27)를 형성한다. 상기 트렌치(27)가 형성된 영역들이 소자분리영역이 된다. 한편, 상기 트렌치(27)에 의해 필드 영역들(15) 및 활성영역들(17)이 한정된다. 상기 필드 영역들(15) 및 상기 활성영역들(17)은 상기 반도체기판(21)의 반도체 영역들로 구성된다. 상기 필드 영역들(15)은 상기 퓨즈창 영역(13)에 대하여 대향하도록 한정된다. 한편, 상기 활성영역들(17)은 상기 필드 영역들(15) 근처에 형성된다.
상기 트렌치(27)는 퓨즈박스(11) 내에서 상기 필드 영역들(15) 및 상기 활성 영역들(17)을 제외한 전 영역들에 형성된다.
도 1, 도 4a 및 도 4b를 참조하면, 상기 트렌치(27)가 형성된 반도체기판 상에 상기 트렌치(27)를 채우는 절연막을 형성한다. 상기 절연막은 고밀도플라즈마 화학기상증착(high density plasma CVD; HDP-CVD) 기술을 사용하여 형성될 수 있다. 한편, 상기 절연막을 형성하기 전에 상기 트렌치(27)의 측벽 상에 열산화막을 형성할 수 있다. 상기 열산화막은 상기 트렌치(27)를 형성하는 동안 상기 트렌치(27)의 측벽상에 생성된 결함들을 회복시키기 위해 형성될 수 있다.
상기 절연막을 CMP 기술을 사용하여 상기 연마정지막(25)이 노출될 때 까지 평탄화한다. 그 결과, 상기 트렌치(27)를 채우는 소자분리막(27a)가 형성된다. 이때, 상기 연마정지막(25)은 상기 평탄화를 실시하는 동안 리세스될 수 있다.
한편, 상기 소자분리막(27a)에서 디싱이 발생할 수 있다. 그러나, 상기 필드 영역들(15)이 상기 활성영역들(17)의 연마손상을 방지한다.
도 1, 도 5a 및 도 5b를 참조하면, 상기 리세스된 연마정지막(25)을 제거한다. 상기 연마정지막(25)은 습식식각기술을 사용하여 선택적으로 제거될 수 있다. 또한, 상기 패드 절연막(23)을 제거한다. 그 결과, 상기 활성영역들(17) 및 상기 필드 영역들(15)의 상부면들이 노출된다.
상기 패드절연막(23)이 제거된 반도체기판 상에 게이트절연막(29) 및 플로팅게이트 도전막(31)을 형성한다. 상기 게이트 절연막(29)은 열산화막으로 형성할 수 있다. 한편, 상기 플로팅 게이트 도전막(31)을 폴리실리콘막으로 형성할 수 있다.
한편, 상기 패드절연막(23)과 상기 연마정지막(25) 사이에 폴리실리콘막을 형성한 경우, 상기 폴리실리콘막과 상기 패드절연막(23)은 남기고 상기 연마정지막(25)을 선택적으로 제거한다. 그 후, 플로팅게이트 도전막(31)을 형성한다. 이때, 상기 패드절연막(23)은 상기 게이트 절연막(29)이 된다.
도 1, 도 6a 및 도 6b를 참조하면, 상기 플로팅 게이트 도전막(31)을 패터닝하여 상기 퓨즈창 영역(13)의 상부를 노출시키는 개구부(31b)를 갖는 패터닝된 플로팅 게이트 도전막(31a)을 형성한다. 상기 패터닝된 플로팅 게이트 도전막(31a)은 상기 활성영역들(17)의 상부들을 덮는다.
한편, 상기 개구부(31b)는, 도 1에 도시된 바와 같이, 상기 필드영역들(15)을 포함하는 소정영역의 상부를 노출시키도록 연장될 수 있다. 이때, 상기 게이트절연막(29)은 상기 플로팅 게이트 도전막(31)을 패터닝하는 동안 함께 제거될 수 있다. 그 결과, 상기 개구부(31b)를 통해 상기 필드 영역들(15)의 상부면들이 노출된다.
이와 달리, 상기 개구부(31b)는, 위에서 설명한 바와 같이, 상기 필드영역들(15)을 포함하는 소정영역의 상부를 노출시키도록 연장되되, 상기 필드 영역들(15) 각각은 상기 패터닝된 플로팅 게이트 도전막(31a)의 일부분들이 여전히 덮을 수 있다. 즉, 상기 필드영역들(15) 상에는 상기 플로팅 게이트 도전막(31)이 잔존할 수 있다. 다만, 상기 필드영역들(15)을 덮는 상기 패터닝된 플로팅 게이트 도전막(31a)의 일부분들 각각은 서로 이격되도록 형성된다. 이에 따라, 상기 패터닝된 플로팅 게이트 도전막(31a)을 형성하는 동안, 상기 필드영역들(15)이 노출되는 것을 방지할 수 있다. 따라서, 상기 패터닝된 플로팅 게이트 도전막(31a)을 형성하는 동안, 상기 필드 영역들(15)에서 피팅이 발생하는 것을 방지할 수 있다.
도 1, 도 7a 및 도 7b를 참조하면, 상기 패터닝된 플로팅 게이트 도전막(31a)이 형성된 반도체기판 상에 층간절연막(33) 및 컨트롤 게이트 도전막(36)을 형성한다. 상기 층간절연막(33)은 실리콘산화막 또는 실리콘산화막, 실리콘 질화막 및 실리콘산화막이 차례로 적층된 적층막일 수 있다. 한편, 상기 컨트롤 게이트 도전막(36)은 폴리실리콘막의 단일막 또는 폴리실리콘막(35)과 실리사이드막(37)이 적층된 적층막일 수 있다. 상기 실리사이드막(37)은 텅스텐실리사이드막, 코발트 실리사이드막 또는 니켈실리사이드막일 수 있다.
상기 컨트롤 게이트 도전막(36)을 형성하기 전에 상기 활성영역들(17) 상부의 상기 층간절연막(33)을 선택적으로 제거할 수 있다. 이에 따라, 상기 활성영역들(17) 상부들에서 상기 패터닝된 플로팅 게이트 도전막(31a)과 상기 컨트롤 게이트 도전막(36)이 직접 접촉할 수 있다.
도 1, 도 8a 및 도 8b를 참조하면, 상기 컨트롤 게이트 도전막(36), 상기 층간절연막(33) 및 상기 패터닝된 플로팅 게이트 도전막(31a)를 차례로 패터닝하여 상기 활성영역들(17) 상부들에 게이트 전극들(36b)을 형성한다. 이에 따라, 상기 게이트 전극들(36b) 각각은 플로팅 게이트 전극(31c), 패터닝된 층간절연막(33b) 및 컨트롤 게이트 전극(35b 및 37b)을 포함할 수 있다.
상기 게이트 전극들(36b)을 형성하는 동안, 상기 컨트롤 게이트 도전막(36) 및 상기 층간절연막(33)을 차례로 패터닝하여 상기 퓨즈창 영역(13)을 가로지르는 퓨즈들(36a)을 형성할 수 있다. 상기 퓨즈들(36a)은 상기 폴리실리콘막(35a)과 상기 실리사이드막(37a)의 적층막일 수 있다. 한편, 상기 퓨즈들(36a)은 상기 필드 영역들(15)의 상부에 위치하도록 형성되며, 상기 퓨즈들(36a)의 하부에는 퓨즈절연막(33a)이 형성된다.
이와 달리, 상기 퓨즈들(36a)은 상기 게이트 전극들(36b)을 먼저 형성한 후, 다시 상기 컨트롤 게이트 도전막(36)을 패터닝하여 형성할 수 있다. 이때, 상기 소자분리막(27a) 상부에 층간절연막(33)이 부분적으로 잔존할 수 있다. 이에 따라, 상기 컨트롤 게이트 전극(35b 및 37b)의 소정영역을 식각하여 상기 플로팅 게이트 전극(31c) 상부의 상기 층간절연막(33b)를 노출시키는 동안, 상기 퓨즈들(36a)을 형성할 수 있다. 그 결과, 상기 소자분리막(27a)의 식각손상을 최소화할 수 있다.
한편, 상기 필드 영역들(15)은 상기 퓨즈들(36a)의 하부에 위치하므로 상기 퓨즈들을 형성하는 동안 상기 필드 영역들(15)은 노출되지 않는다. 따라서, 상기 필드 영역들(15)에서 피팅이 발생하는 것이 방지된다.
그 후, 상기 게이트 전극들(36b)을 이온주입마스크로 사용하여 상기 활성영역들(17) 내부에 불순물이온들을 주입하여 소오스/드레인 영역들(도시하지 않음)을 형성한다.
도 1, 도 9a 및 도 9b를 참조하면, 상기 퓨즈들(36a)이 형성된 반도체기판 상에 상부절연막(39)을 형성하고, 상기 상부절연막(39)을 패터닝하여 상기 활성영역들(17) 및 상기 퓨즈들(36a)을 노출시키는 콘택홀들을 형성한다. 그 후, 상기 콘택홀들을 채우는 콘택플러그 및 상기 콘택플러그들을 전기적으로 연결하는 비트라인(41)을 형성한다. 상기 퓨즈들(36a)과 상기 활성영역들(17)은 상기 비트라인(41) 및 상기 콘택플러그들을 통해 전기적으로 연결된다.
본 발명의 일 태양에 따르면, 퓨즈를 형성하는 동안, 활성영역의 연마손상 및 필드 영역들의 피팅들(pittings)의 발생을 방지할 수 있는 비휘발성 메모리 소자를 제공할 수 있다. 또한, 레이저 빔의 불균일한 반사 및 레이저 빔에 의해 절단된 퓨즈들의 단락을 방지할 수 있는 비휘발성 메모리 소자를 제공할 수 있다.
본 발명의 다른 일 태양에 따르면, 활성영역의 연마손상 및 필드 영역들의 피팅들의 발생을 방지할 수 있으며, 레이저 빔의 불균일한 반사 및 절단된 퓨즈들의 단락을 방지할 수 있는 비휘발성 메모리 소자를 제조하는 방법을 제공할 수 있다.
Claims (20)
- 퓨즈창 영역(fuse window region)을 갖는 반도체기판;상기 퓨즈창 영역 상부를 가로지르는 적어도 하나의 퓨즈;상기 퓨즈창 영역의 외부에서 서로 대향되도록 위치하되, 상기 적어도 하나의 퓨즈의 단부들의 하부에 위치하는 반도체영역인 필드 영역들;상기 필드 영역들을 격리시키는 소자분리막; 및상기 퓨즈와 상기 필드 영역들 사이에 개재된 퓨즈절연막을 포함하는비휘발성 메모리소자.
- 제 1 항에 있어서,상기 적어도 하나의 퓨즈는 폴리실리콘막을 포함하는 비휘발성 메모리소자.
- 제 2 항에 있어서,상기 폴리실리콘막을 포함하는 퓨즈는 상기 폴리실리콘막 상에 적층된 실리사이드막을 더 포함하는 비휘발성 메모리소자.
- 제 3 항에 있어서,상기 퓨즈절연막은 실리콘산화막, 실리콘질화막 및 실리콘산화막이 차례로 적층된 적층막인 비휘발성 메모리소자.
- 제 2 항에 있어서,상기 필드 영역들 각각은 상기 적어도 하나의 퓨즈의 하부에 한정되어 위치하는 비휘발성 메모리소자.
- 퓨즈창 영역(fuse window region)을 갖는 반도체기판;상기 퓨즈창 영역을 가로지르는 적어도 하나의 퓨즈;상기 퓨즈창 영역의 외부에서 서로 대향되도록 위치하되, 상기 적어도 하나의 퓨즈의 양단들의 하부에 위치하는 반도체영역인 필드 영역들;상기 퓨즈와 상기 필드 영역들 사이에 개재된 퓨즈절연막;상기 적어도 하나의 퓨즈의 양단들에 각각 전기적으로 접속하되, 그것들 각각이 활성영역, 상기 활성영역 상부를 가로지르는 게이트전극 및 상기 활성영역과 상기 게이트전극 사이에 개재된 게이트절연막을 포함하는 트랜지스터들; 및상기 활성영역들과 상기 필드 영역들 각각을 격리시키는 소자분리막을 포함하는 비휘발성 메모리소자.
- 제 6 항에 있어서,상기 게이트 전극은 차례로 적층된 플로팅게이트 전극 및 컨트롤 게이트 전극을 포함하는 비휘발성 메모리소자.
- 제 7 항에 있어서,상기 게이트 전극은 상기 플로팅게이트 전극과 상기 컨트롤 게이트 전극 사이에 개재된 층간절연막을 더 포함하는 비휘발성 메모리 소자.
- 제 8 항에 있어서,상기 퓨즈 및 상기 퓨즈절연막은 각각 상기 컨트롤 게이트 전극 및 상기 층간절연막과 동일한 물질막으로 형성되는 비휘발성 메모리소자.
- 제 9 항에 있어서,상기 필드 영역들은 상기 적어도 하나의 퓨즈의 하부에 한정되어 위치하는 비휘발성 메모리 소자.
- 퓨즈창 영역을 갖는 반도체기판을 준비하고,상기 반도체기판을 패터닝하여 소자분리 영역 내에 반도체영역인 필드영역을 한정하는 트렌치를 형성하되, 상기 필드 영역들은 상기 퓨즈창 영역의 외부에 서로 대향하도록 형성되고,상기 트렌치를 채우는 소자분리막을 형성하고,상기 소자분리막이 형성된 반도체 기판 상에 층간절연막 및 컨트롤 게이트 도전막을 차례로 형성하고,상기 컨트롤 게이트 도전막을 패터닝하여 상기 퓨즈창 영역을 가로지르는 적어도 하나의 퓨즈를 형성하되, 상기 적어도 하나의 퓨즈는 상기 서로 대향하는 필드 영역들의 상부를 덮는 비휘발성 메모리소자 제조방법.
- 제 11 항에 있어서,상기 트렌치는 활성영역들을 더 한정하도록 형성되는 비휘발성 메모리소자 제조방법.
- 제 12 항에 있어서,상기 층간절연막 및 컨트롤 게이트 도전막을 차례로 형성하기 전,상기 소자분리막을 포함한 반도체기판 상에 게이트 절연막 및 플로팅 게이트 도전막을 차례로 형성하고,상기 플로팅 게이트 도전막을 패터닝하여 상기 퓨즈창 영역의 상부를 노출시키는 개구부를 갖는 패터닝된 플로팅 게이트 도전막들을 형성하는 것을 더 포함하되, 상기 패터닝된 플로팅 게이트 도전막들은 상기 활성영역들 상부를 덮는 비휘발성 메모리 소자 제조방법.
- 제 13 항에 있어서,상기 컨트롤 게이트 도전막을 패터닝하여 상기 퓨즈를 형성하는 동안,상기 활성영역들 상부의 컨트롤 게이트 도전막, 층간절연막 및 패터닝된 플로팅게이트 도전막을 차례로 패터닝하여 상기 활성영역들 상부를 가로지르는 게이트 전극들을 형성하는 것을 더 포함하는 비휘발성 메모리 소자 제조방법.
- 제 13 항에 있어서,상기 개구부는 상기 필드 영역들을 포함하는 소정영역의 상부를 노출시키도록 연장되고,상기 퓨즈는 상기 소정영역 상에 형성되는 비휘발성 메모리 소자 제조방법.
- 제 15 항에 있어서,상기 컨트롤 게이트 도전막을 패터닝하여 상기 퓨즈를 형성하는 동안,상기 활성영역들 상부의 상기 컨트롤 게이트 도전막, 층간절연막 및 패터닝된 플로팅게이트 도전막을 차례로 패터닝하여 상기 활성영역들 상부를 가로지르는 게이트 전극들을 형성하는 것을 더 포함하는 비휘발성 메모리 소자 제조방법.
- 제 15 항에 있어서,상기 컨트롤 게이트 도전막을 패터닝하여 상기 퓨즈를 형성하는 것은상기 컨트롤 게이트 도전막, 상기 층간절연막 및 상기 패터닝된 플로팅 게이트 도전막을 차례로 패터닝하여 상기 활성영역들 상부를 가로지르는 게이트 전극을 형성하되, 상기 퓨즈창영역 및 상기 필드 영역들 상부를 덮는 컨트롤 게이트 도전막은 잔존시키고,상기 잔존하는 컨트롤 게이트 도전막을 패터닝하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
- 제 17 항에 있어서,상기 패터닝된 플로팅 게이트 도전막의 일부분들 각각은 서로 이격되어 상기 필드 영역들의 상부들 각각을 덮고,상기 퓨즈는 상기 필드 영역들의 상부들을 덮는 상기 패터닝된 플로팅 게이트 도전막의 일부분들을 덮도록 형성되는 비휘발성 메모리 소자 제조방법.
- 제 13 항에 있어서,상기 컨트롤 게이트 도전막을 형성하기 전, 상기 패터닝된 플로팅 게이트 도전막 상부의 상기 층간절연막을 제거하고,상기 컨트롤 게이트 도전막을 패터닝하여 상기 퓨즈를 형성하는 동안, 상기 활성영역들 상부의 컨트롤 게이트 도전막 및 패터닝된 플로팅게이트 도전막을 차례로 패터닝하여 상기 활성영역들 상부를 가로지르는 게이트 전극들을 형성하는 것을 더 포함하는 비휘발성 메모리 소자 제조방법.
- 제 19 항에 있어서,상기 개구부는 상기 필드 영역들을 포함하는 소정영역의 상부를 노출시키도록 연장되는 비휘발성 메모리 소자 제조방법.
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