JP5294604B2 - 不揮発性メモリー装置及び該形成方法 - Google Patents

不揮発性メモリー装置及び該形成方法 Download PDF

Info

Publication number
JP5294604B2
JP5294604B2 JP2007273038A JP2007273038A JP5294604B2 JP 5294604 B2 JP5294604 B2 JP 5294604B2 JP 2007273038 A JP2007273038 A JP 2007273038A JP 2007273038 A JP2007273038 A JP 2007273038A JP 5294604 B2 JP5294604 B2 JP 5294604B2
Authority
JP
Japan
Prior art keywords
contact
high voltage
low voltage
pad
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007273038A
Other languages
English (en)
Other versions
JP2008103733A (ja
Inventor
正逹 崔
鍾善 薛
昌錫 姜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2008103733A publication Critical patent/JP2008103733A/ja
Application granted granted Critical
Publication of JP5294604B2 publication Critical patent/JP5294604B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Non-Volatile Memory (AREA)

Description

本発明は半導体装置に係り、更に詳しくは不揮発性メモリー装置及び該形成方法に関する。
一般的に半導体メモリー装置は電源の供給が中断されることによって記憶された情報が消える揮発性メモリー装置（ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）と電源の供給が中断されても記憶された情報が保存できる不揮発性メモリー装置（ｎｏｎ ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）とに区分される。
フラッシュメモリー装置は不揮発性メモリー装置として、一般的にセルアレイ領域と周辺回路領域を含む。セルアレイ領域には接地選択トランジスター、ストリング選択トランジスター及び前記接地選択トランジスターと前記ストリング選択トランジスターの間に複数のセルトランジスターが配置され、周辺回路領域には低電圧トランジスターと高電圧トランジスターが配置される。前記接地選択トランジスターの一側には共通ソースラインが配置され、前記ストリング選択トランジスターの一側にはビットラインコンタクトが配置されて上部のビットラインと電気的に連結される。周辺回路領域には低電圧トランジスター及び高電圧トランジスターに電気的に連結されるコンタクト、パッド及び配線が配置される。
このように、フラッシュメモリー装置はセルアレイ領域と周辺回路領域に多くのコンタクト、パッド及び配線が複雑に配置されるので該製造工程も複雑になる。
製造工程が単純化できる不揮発性メモリー装置の形成方法及び該方法によって形成された不揮発性メモリー装置を提供する。
本発明の不揮発性メモリー装置は、セル領域、低電圧領域及び高電圧領域を含む基板と、前記セル領域に配置される接地選択トランジスター、ストリング選択トランジスター及びセルトランジスターと、前記低電圧領域に配置される低電圧トランジスターと、前記高電圧領域に配置される高電圧トランジスターと、前記接地選択トランジスターの不純物領域の上の共通ソースコンタクトと、前記低電圧トランジスターの不純物領域の上の第１低電圧コンタクトと、前記ストリング選択トランジスターの不純物領域の上のビットラインコンタクトと、前記高電圧トランジスターの不純物領域の上の第１高電圧コンタクトと、前記ビットラインコンタクトの上のビットラインと、前記基板の上の第１層間絶縁膜及び前記第１層間絶縁膜上の第２層間絶縁膜を含む。前記共通ソースコンタクトと前記第１低電圧コンタクトは前記第１層間絶縁膜の高さまで延長され、前記ビットラインコンタクトと前記第１高電圧コンタクトは前記第２層間絶縁膜の高さまで延長される。
前記共通ソースコンタクトの上に位置して前記共通ソースコンタクトと隣り合う他の共通ソースコンタクトを電気的に連結する共通ソースパッドをさらに含む。前記第１低電圧コンタクトの上の第１低電圧パッドをさらに含む。前記第１低電圧パッドと前記共通ソースパッドは前記第１層間絶縁膜の上に位置する。前記第１低電圧パッドの上の第３低電圧コンタクトと、前記第３低電圧コンタクトの上の第３低電圧パッドをさらに含む。前記第３低電圧コンタクトは前記第２層間絶縁膜の高さまで延長され、前記第３低電圧パッドと前記ビットラインは前記第２層間絶縁膜の上に位置する。
前記低電圧トランジスターのゲートの上の第２低電圧コンタクトと、前記高電圧トランジスターのゲートの上の第２高電圧コンタクトとをさらに含む。前記第２低電圧コンタクト、前記第２高電圧コンタクト及び前記共通ソースコンタクトは前記第１層間絶縁膜の高さまで延長される。前記第２低電圧コンタクトの上の第２低電圧パッドと、前記第２高電圧コンタクトの上の第２高電圧パッドをさらに含む。前記第２低電圧パッドと、前記第２高電圧パッド及び前記共通ソースパッドは前記第１層間絶縁膜の上に位置する。前記第２低電圧パッドの上の第４低電圧コンタクトと、前記第４低電圧コンタクトの上の第４低電圧パッドをさらに含む。前記第４低電圧コンタクトは前記第２層間絶縁膜の高さまで延長され、前記第４低電圧パッドと前記ビットラインは前記第２層間絶縁膜の上に位置する。前記第２高電圧パッドの上の第３高電圧コンタクトと、前記第３高電圧コンタクトの上の第３高電圧パッドとをさらに含む。前記第３高電圧コンタクトは前記第２層間絶縁膜の高さまで延長され、前記第３高電圧パッドと前記ビットラインは前記第２層間絶縁膜の上に位置する。
前記第１高電圧コンタクトの上に第１高電圧パッドをさらに含む。前記第１高電圧パッドは前記第２層間絶縁膜の上に位置する。前記高電圧トランジスターのゲートの上の第２高電圧コンタクトと、前記第２高電圧コンタクトの上の第２高電圧パッドをさらに含む。前記第２高電圧コンタクトは前記第１層間絶縁膜の高さまで延長され、前記第２高電圧パッドは前記第１層間絶縁膜の上に位置する。
本発明の不揮発性メモリー装置の形成方法は、セル領域、低電圧領域及び高電圧領域を含む基板を提供する段階、前記セル領域に接地選択トランジスター、ストリング選択トランジスター及びセルトランジスターを形成し、前記低電圧領域に低電圧トランジスターを形成し、前記高電圧領域に高電圧トランジスターを形成する段階、前記接地選択トランジスターの不純物領域の上に共通ソースコンタクトと、前記低電圧トランジスターの不純物領域の上に第１低電圧コンタクトを形成する段階、前記ストリング選択トランジスターの不純物領域の上にビットラインコンタクトと、前記高電圧トランジスターの不純物領域の上に第１高電圧コンタクトを形成する段階及び前記ビットラインコンタクトの上にビットラインを形成する段階を含む。
前記形成方法は、前記ビットラインコンタクトを形成する前に前記共通ソースコンタクトの上に共通ソースパッドを形成する段階をさらに含む。前記形成方法は、前記第１低電圧コンタクトの上に第１低電圧パッドを形成する段階をさらに含む。前記第１低電圧パッドと前記共通ソースパッドは同時に形成される。前記形成方法は前記第１低電圧パッドの上に第３低電圧コンタクトを形成する段階及び前記第３低電圧コンタクトの上に第３低電圧パッドを形成する段階をさらに含む。前記第３低電圧コンタクトと前記ビットラインコンタクトは同時に形成され、前記第３低電圧パッドと前記ビットラインは同時に形成される。
前記形成方法は、前記低電圧トランジスターのゲートの上に第２低電圧コンタクトと、前記高電圧トランジスターのゲートの上に第２高電圧コンタクトを形成する段階をさらに含む。前記第２低電圧コンタクト、前記第２高電圧コンタクト及び前記共通ソースコンタクトは同時に形成される。前記形成方法は、前記第２低電圧コンタクトの上に第２低電圧パッドと、前記第２高電圧コンタクトの上に第２高電圧パッドを形成する段階をさらに含む。前記第２低電圧パッド、前記第２高電圧パッド及び前記共通ソースパッドは同時に形成される。前記形成方法は、前記第２低電圧パッドの上に第４低電圧コンタクトを形成する段階及び前記第４低電圧コンタクトの上に第４低電圧パッドを形成する段階をさらに含む。前記第４低電圧コンタクトと前記ビットラインコンタクトは同時に形成され、前記第４低電圧パッドと前記ビットラインは同時に形成される。前記形成方法は、前記第２高電圧パッドの上に第３高電圧コンタクトを形成する段階及び前記第３高電圧コンタクトの上に第３高電圧パッドを形成する段階をさらに含む。前記第３高電圧コンタクトと前記ビットラインコンタクトは同時に形成され、前記第３高電圧パッドと前記ビットラインは同時に形成される。
前記形成方法は、前記第１高電圧コンタクトの上に第１高電圧パッドを形成する段階をさらに含む。前記第１高電圧パッドと前記ビットラインは同時に形成される。前記形成方法は、前記高電圧トランジスターのゲートの上に第２高電圧コンタクトを形成する段階及び前記第２高電圧コンタクトの上に第２高電圧パッドを形成する段階をさらに含む。前記第２高電圧コンタクトと前記ビットラインコンタクトは同時に形成され、前記第２高電圧パッドと前記ビットラインは同時に形成される。
本発明によると、不揮発性メモリー装置の製造工程がが単純化できる。又、不揮発性メモリー装置が高集積化できる。
以下に、添付された図面を参考にして、本発明の実施形態を詳しく説明する。しかしながら、本発明はここに説明される実施形態に限定されなく他の形態に具体化できる。寧ろ、ここに紹介される実施形態は開示された内容が完全になる様に、又、当業者に本発明の思想を十分に伝達する為に提供されるものである。
本明細書で、第１、第２の用語が多様な技術構成の要素を記述する為に使用されたが、前記要素が該用語によって限定されるものではない。係る用語は、該当の要素を互いに区別する為に使用されるものである。又、ある膜が他の膜又は基板の上に有ると記載される場合に、該他の膜又は基板の上に直接形成したり又は、その間に第３の膜を介させることもできる。又、図面の膜、領域の厚さは明確性の為に誇張されている。
（不揮発性メモリー装置の構造）
図１は本発明の実施形態による不揮発性メモリー装置の概略的なレイアウト図であり、図２は本発明の一実施形態による不揮発性メモリー装置を説明する為の図１のＩ−Ｉ’線、ＩＩ−ＩＩ’線及びＩＩＩ−ＩＩＩ’線による断面図である。
図１及び図２を参考にすれば、セル領域、低電圧領域、高電圧領域を含む半導体基板に活性領域を画定する素子分離膜が配置される。
先に、セル領域を見れば、セル領域には接地選択トランジスター１１０、ストリング選択トランジスター１１１、及び、接地選択トランジスター１１０とストリング選択トランジスター１１１の間に複数のセルトランジスター１１２が位置する。接地選択トランジスター１１０は接地選択ゲートの構造物１１３と該両側の不純物領域１１６、１１８を含み、ストリング選択トランジスター１１１はストリング選択ゲートの構造物１１４と該両側の不純物領域１１７、１１８を含み、セルトランジスター１１２はセルゲートの構造物１１５と該両側の不純物領域１１８を含む。以下には、説明を容易にする為にセル領域に位置する不純物領域１１６、１１７、１１８を接地不純物領域１１６、ストリング不純物領域１１７及びセル不純物領域１１８に区分して表示する。即ち、接地選択ゲートの構造物１１３の両側の不純物領域はセル不純物領域１１８と接地不純物領域１１６になり、ストリング選択ゲートの構造物１１４の両側の不純物領域はセル不純物領域１１８とストリング不純物領域１１７になり、セルゲートの構造物１１５の両側の不純物領域はセル不純物領域１１８になる。
基板の上に接地選択トランジスター１１０、ストリング選択トランジスター１１１及びセルトランジスター１１２を覆う第１層間絶縁膜１４０が位置する。接地不純物領域１１６の上に第１層間絶縁膜１４０を貫通する共通ソースコンタクト１５１が位置し、共通ソースコンタクト１５１の上に共通ソースパッド１６１が位置する。第１層間絶縁膜１４０の上に共通ソースパッド１６１を覆う第２層間絶縁膜１７０が位置する。ストリング不純物領域１１７の上に第１及び第２層間絶縁膜１４０、１７０を貫通するビットラインコンタクト１８１が位置する。
第２層間絶縁膜１７０の上にモールディング絶縁膜１９０が位置し、モールディング絶縁膜１９０の中にビットラインコンタクト１８１と接触するビットライン２１１が位置する。モールディング絶縁膜１９０の上に第３層間絶縁膜２２０が位置する。セル領域Ａはビットライン方向の断面図であるのでモールディング絶縁膜１９０が図示されてない。
次に、低電圧領域Ｂを見れば、低電圧領域Ｂには低電圧トランジスター１２０が位置する。低電圧トランジスター１２０は基板の上に低電圧ゲート絶縁膜１２２を介して配置された低電圧ゲート１２４と両側の低電圧不純物領域１２６を含む。
基板の上に低電圧トランジスター１２０を覆う第１層間絶縁膜１４０が位置する。低電圧不純物領域１２６と低電圧ゲート１２４の上に各々第１層間絶縁膜１４０を貫通する第１低電圧コンタクト１５３と第２低電圧コンタクト１５５が位置する。第１低電圧コンタクト１５３の上に第１低電圧パッド１６３が位置し、第２低電圧コンタクト１５５の上に第２低電圧パッド１６５が位置する。第１層間絶縁膜１４０の上に第１及び第２低電圧パッド１６３、１６５を覆う第２層間絶縁膜１７０が位置する。第１低電圧パッド１６３及び第２低電圧パッド１６５の上に各々第２層間絶縁膜１７０を貫通する第３低電圧コンタクト１８３と第４低電圧コンタクト１８５が位置する。
第２層間絶縁膜１７０の上にモールディング絶縁膜１９０が位置し、モールディング絶縁膜１９０の中に第３低電圧コンタクト１８３及び第４低電圧コンタクト１８５と各々接触する第３低電圧パッド２１３及び第４低電圧パッド２１５が位置する。モールディング絶縁膜１９０の上に第３層間絶縁膜２２０が位置し、第３層間絶縁膜２２０の上に低電圧配線２４３が位置する。低電圧配線２４３は第３層間絶縁膜を貫通するビア２３３によって第３低電圧パッド２１３と電気的に連結される。
次に、高電圧領域Ｃを見れば、高電圧領域Ｃには高電圧トランジスター１３０が位置する。高電圧トランジスター１３０は基板の上に高電圧ゲート絶縁膜１３２を介して配置された高電圧ゲート１３４と該両側の高電圧不純物領域１３６を含む。高電圧ゲート絶縁膜１３２の厚さは低電圧ゲート絶縁膜１２２より厚い。
基板の上に高電圧トランジスター１３０を覆う第１層間絶縁膜１４０が位置する。高電圧ゲート１３４の上に第１層間絶縁膜１４０を貫通する第２高電圧コンタクト１５９が位置する。第２高電圧コンタクト１５９の上に第２高電圧パッド１６９が位置する。第１層間絶縁膜１４０の上に第２高電圧パッド１６９を覆う第２層間絶縁膜１７０が位置する。高電圧不純物領域１３６の上に第１及び第２層間絶縁膜１４０、１７０を貫通する第１高電圧コンタクト１８７が位置し、第２高電圧パッド１６９の上に第２層間絶縁膜１７０を貫通する第３高電圧コンタクト１８９が位置する。
第２層間絶縁膜１７０の上にモールディング絶縁膜１９０が位置し、モールディング絶縁膜１９０の中に第１高電圧コンタクト１８７及び第３高電圧コンタクト１８９と各々接触する第１高電圧パッド２１７及び第３高電圧パッド２１９が位置する。モールディング絶縁膜１９０の上に第３層間絶縁膜２２０が位置し、第３層間絶縁膜２２０の上に高電圧配線２４７が位置する。高電圧配線２４７は第３層間絶縁膜２２０を貫通するビア２３７によって第１高電圧パッド２１７と電気的に連結される。
本実施形態に於いて、共通ソースコンタクト１５１、第１及び第２低電圧コンタクト１５３、１５５及び第２高電圧コンタクト１５９は同じ物質からなり、共通ソースパッド１６１、第１及び第２低電圧パッド１６３、１６５及び第２高電圧パッド１６９は同じ物質からなる。又、ビットラインコンタクト１８１、第３及び第４低電圧コンタクト１８３、１８５及び第１及び第３高電圧コンタクト１８７、１８９は同じ物質からなり、ビットライン２１１、第３及び第４低電圧パッド２１３、２１５及び第１及び第３高電圧パッド２１７、２１９は同じ物質からなる。
図３は本発明の他の実施形態による不揮発性メモリー装置を説明する為の図１のＩ−Ｉ’線、ＩＩ−ＩＩ’線及びＩＩＩ−ＩＩＩ’線による断面図である。本実施形態では上述した実施形態と重複する部分の説明は省略し、異なる部分を主として説明する。
図１及び図３を参考にして、低電圧領域を見れば、上述した実施形態と違って第１低電圧パッド１６３の上に第３低電圧コンタクト１８３と第３低電圧パッド２１３が配置されない。従って、第１低電圧コンタクト１６３は第２層間絶縁膜１７０、モールディング絶縁膜１９０及び第３層間絶縁膜２２０を貫通する低電圧ビア２３３によって低電圧配線２４３と電気的に連結される。
又、低電圧領域と高電圧領域で、第２低電圧パッド１６５の上に第３低電圧コンタクト１８５と第３低電圧パッド２１５とが配置されなく、第２高電圧パッド１６９の上に第３高電圧コンタクト１８９と第３高電圧パッド２１９とが配置されない。
本発明の実施形態によると、低電圧領域Ｂと高電圧領域Ｃに配置されるコンタクトとパッドはセル領域に配置される共通ソースコンタクト、共通ソースパッド、ビットラインコンタクト及びビットラインと同じ物質からなる。又、低電圧領域Ｂと高電圧領域Ｃに配置されるコンタクトとパッドは多様な構造に配置できる。
（不揮発性メモリー装置の形成方法）
図４乃至図１０は図２の不揮発性メモリー装置を形成する方法を説明する為の図１のＩ−Ｉ’線、ＩＩ−ＩＩ’線及びＩＩＩ−ＩＩＩ’線による断面図である。
図１及び図４を参考にすれば、セル領域Ａ、低電圧領域Ｂ及び高電圧領域Ｃを含む半導体基板１０１が提供される。基板に活性領域を画定する素子分離膜１０４が形成される。セル領域Ａには接地選択トランジスター１１０、ストリング選択トランジスター１１１、及び、接地選択トランジスター１１０とストリング選択トランジスター１１１の間に複数のセルトランジスター１１２が形成される。接地選択トランジスター１１０は接地選択ゲートの構造物１１３と該両側の不純物領域即ち、セル不純物領域１１８と接地不純物領域１１６を含む。ストリング選択トランジスター１１１はストリング選択ゲートの構造物１１４と該両側の不純物領域即ち、セル不純物領域１１８とストリング不純物領域１１７を含む。セルトランジスター１１２はセルゲートの構造物１１５と該両側のセル不純物領域１１８を含む。低電圧領域Ｂには低電圧トランジスター１２０が形成される。低電圧トランジスター１２０は基板の上に低電圧ゲート絶縁膜１２２を介して形成された低電圧ゲート１２４と該両側の低電圧不純物領域１２６を含む。高電圧領域Ｃには高電圧トランジスター１３０が形成される。高電圧トランジスター１３０は基板の上に高電圧ゲート絶縁膜１３２を介して形成された高電圧ゲート１３４と該両側の高電圧不純物領域１３６を含む。高電圧ゲート絶縁膜１３２は低電圧ゲート絶縁膜１２２より厚く形成される。
図１及び図５を参考にすれば、基板の上に第１層間絶縁膜１４０を形成した後パターニングしてコンタクトホール１４１、１４３、１４５、１４９が形成される。セル領域Ａには接地不純物領域１１６が露出されるコンタクトホール１４１が形成され、低電圧領域Ｂには低電圧ゲート１２４と低電圧不純物領域１２６が露出されるコンタクトホール１４３、１４５が形成され、高電圧領域Ｃには高電圧ゲート１３４が露出されるコンタクトホール１４９が形成される。
図１及び図６を参考にすれば、コンタクトホール１４１、１４３、１４５、１４９の中に接地不純物領域１１６と接触する共通ソースコンタクト１５１、低電圧不純物領域１２６と接触する第１低電圧コンタクト１５３、低電圧ゲート１３４と接触する第２低電圧コンタクト１５５及び高電圧ゲート１３４と接触する第２高電圧コンタクト１５９が形成される。
共通ソースコンタクト１５１、第１及び第２低電圧コンタクト１５３、１５５と第２高電圧コンタクト１５９は同時に形成される。即ち、薄膜形成工程を実施してコンタクトホール１４１、１４３、１４５、１４９を導電物質、例えば、タングステン及び／又はポリシリコンで詰めた後、第１層間絶縁膜１４０が露出される平坦化工程を実施することによって形成される。
続いて、共通ソースコンタクト１５１の上に共通ソースパッド１６１が形成され、第１低電圧コンタクト１５３及び第２低電圧コンタクト１５５の上に各々第１低電圧パッド１６３と第２低電圧パッド１６５が形成され、第２高電圧コンタクト１５９の上に第２高電圧パッド１６９が形成される。パッド１６１、１６３、１６５、１６９は第１層間絶縁膜１４０の上に導電膜を形成した後、パターニングすることによって形成される。従って、共通ソースパッド１６１、第１及び第２低電圧パッド１６３、１６５、第２高電圧パッド１６９は同じ物質で同時に形成される。パッド１６１、１６３、１６５、１６９は金属物質、例えば、タングステンで形成される。
コンタクト１５１、１５３、１５５、１５９とパッド１６１、１６３、１６５、１６９は同じ物質で形成される場合には、一回の薄膜形成工程を実施した後パターニングすることによって形成される。
図１及び図７を参考にすれば、第１層間絶縁膜１４０の上に第２層間絶縁膜１７０を形成した後エッチング工程を実施してコンタクトホール１７１、１７３、１７５、１７７、１７９が形成される。セル領域Ａには第１及び第２層間絶縁膜１４０、１７０がパターニングされてストリング不純物領域１１７が露出されるコンタクトホール１７１が形成され、低電圧領域Ｂには第２層間絶縁膜１７０がパターニングされて第１及び第２低電圧パッド１６３、１６５が露出されるコンタクトホール１７３、１７５が形成され、高電圧領域Ｃには第１及び第２層間絶縁膜１４０、１７０がパターニングされて高電圧不純物領域１３６が露出されるコンタクトホール１７７と、第２層間絶縁膜１７０がパターニングされて第２高電圧パッド１６９が露出されるコンタクトホール１７９が形成される。第１層間絶縁膜１４０がエッチングされる間に第１及び第２低電圧パッド１６３、１６５と第２高電圧パッド１６９はエッチング阻止膜の役割をする。
図１及び図８を参考にすれば、コンタクトホール１７１、１７３、１７５、１７７、１７９の中にストリング不純物領域１１７と接触するビットラインコンタクト１８１、第１低電圧パッド１６３と接触する第３低電圧コンタクト１８３、第２低電圧パッド１６５と接触する第４低電圧コンタクト１８５、高電圧不純物領域１３６と接触する第１高電圧コンタクト１７７及び第２高電圧パッド１６９と接触する第３高電圧コンタクト１８９が形成される。
ビットラインコンタクト１８１、第３及び第４低電圧コンタクト１８３、１８５と第１及び第３高電圧コンタクト１８７、１８９は同時に形成される。即ち、薄膜形成工程を実施してコンタクトホール１７１、１７３、１７５、１７７、１７９を導電物質、例えば、タングステンで詰めた後第２層間絶縁膜１７０が露出される平坦化工程を実施することによって形成される。
続いて、第２層間絶縁膜１７０の上にモールディング絶縁膜１９０を形成した後パターニングしてセル領域Ａにはビットラインコンタクト１８１が露出される開口部１９１が形成され、低電圧領域Ｂには第３及び第４低電圧コンタクト１８３、１８５が露出される開口部１９３、１９５が形成され、高電圧領域Ｃには第１及び第３高電圧コンタクト１８７、１８９が露出される開口部１９７、１９９が形成される。
図１及び図９を参考にすれば、開口部１９１、１９３、１９５、１９７、１９９の中にビットラインコンタクト１８１と接触するビットライン２１１、第３低電圧コンタクト１８３と接触する第３低電圧パッド２１３、第４低電圧コンタクト１８５と接触する第４低電圧パッド２１５、第１高電圧コンタクト１８７と接触する第１高電圧パッド２１７及び第３高電圧コンタクト１８９と接触する第３高電圧パッド２１９が形成される。
ビットライン２１１、第３及び第４低電圧パッド２１３、２１５と第１及び第３高電圧パッド２１７、２１９は同時に形成される。即ち、薄膜形成工程を実施して開口部を金属物質、例えば、銅で詰めた後モールディング絶縁膜が露出される平坦化工程を実施することによって形成される。
本実施形態では、ダマシン工程を利用してビットライン２１１とパッド２１３、２１５、２１７、２１９が形成されるが、他に導電膜を形成した後これをパターニングすることによってビットラインとパッドを形成しても良い。
図１及び図１０を参考にすれば、モールディング絶縁膜１９０の上に第３層間絶縁膜２２０を形成した後パターニングしてビアホール２２３、２２７が形成される。低電圧領域Ｂには第３低電圧パッド２１３が露出されるビアホール２２３が形成され、高電圧領域Ｃには第１高電圧パッド２１７が露出されるビアホール２２７が形成される。図示されてないが、第４低電圧パッド２１５が露出されるビアホールと第３高電圧パッド２１９が露出されるビアホールが更に形成できる。
また、図１及び図２を参考にすれば、ビアホール２２３、２２７の中に第３低電圧パッド２１３と接触する低電圧ビア２３３と、第１高電圧パッド２１７と接触する高電圧ビア２３７が形成され、低電圧ビア２３３及び低電圧ビア２３７の上に各々低電圧配線２４３及び高電圧配線２４７が形成される。
ビア２３３、２３７及び配線２４３、２４７は金属物質、例えば、アルミニウムでビアホールを詰める導電膜を形成した後パターニングすることによって形成される。即ち、ビア２３３、２３７及び配線２４３、２４７は一回の薄膜形成工程を実施した後パターニングすることによって形成される。
上述した実施形態では、高電圧ゲート１３４の上に第２高電圧コンタクト１５９、第２高電圧パッド１６９、第３高電圧コンタクト１８９及び第３高電圧パッド２１９が形成されるが、他の形に形成できる。例えば、第２高電圧コンタクト１５９と第２高電圧パッド１６９を形成しなくて、第３高電圧コンタクト１８９がゲート電極１３６と接触する様に形成できる。
図１１乃至図１４は図３の不揮発性メモリー装置を形成する方法を説明する為の図１のＩ−Ｉ’線、ＩＩ−ＩＩ’線及びＩＩＩ−ＩＩＩ’線による断面図である。上述した実施形態に於いて、図４乃至図６から説明された部分は本実施形態にも同一に適用される。
図１及び図１１を参考にすれば、第１層間絶縁膜１４０の上に第２層間絶縁膜１７０を形成した後エッチング工程を実施してコンタクトホール１７１、１７７が形成される。セル領域Ａには第１及び第２層間絶縁膜１４０、１７０がパターニングされてストリング不純物領域１１７が露出されるコンタクトホール１７１が形成され、高電圧領域Ｃには第１及び第２層間絶縁膜１４０、１７０がパターニングされて高電圧不純物領域１３６が露出されるコンタクトホール１７７が形成される。
図１及び図１２を参考にすれば、コンタクトホール１７１、１７７の中にストリング不純物領域１１７と接触するビットラインコンタクト１８１及び高電圧不純物領域１３６と接触する第１高電圧コンタクト１８７が形成される。
ビットラインコンタクト１８１と第１高電圧コンタクト１８７は同時に形成される。即ち、薄膜形成工程を実施してコンタクトホール１７１、１７７を導電物質、例えば、タングステン及び／又はポリシリコンで詰めた後第２層間絶縁膜が露出される平坦化工程を実施することによって形成される。
続いて、第２層間絶縁膜１７０の上にモールディング絶縁膜１９０を形成した後パターニングしてセル領域Ａにはビットラインコンタクト１８１が露出される開口部１９１が形成され、高電圧領域Ｃには第１高電圧コンタクト１８７が露出される開口部１９７が形成される。
図１及び図１３を参考にすれば、開口部１９１、１９７の中にビットラインコンタクト１８１と接触するビットライン２１１及び第１高電圧コンタクト１８７と接触する第１高電圧パッド２１７が形成される。
ビットライン２１１及び第１高電圧パッド２１７は同時に形成される。即ち、ビットライン２１１及び第１高電圧パッド２１７は薄膜形成工程を実施して開口部１９１、１９７を金属物質、例えば、銅で詰めた後モールディング絶縁膜が露出される平坦化工程を実施することによって形成される。
図１及び図１４を参考にすれば、モールディング絶縁膜１９０の上に第３層間絶縁膜２２０を形成した後エッチング工程を実施してビアホール２２３、２２７が形成される。低電圧領域Ｂには第２層間絶縁膜１７０、モールディング絶縁膜１９０及び第３層間絶縁膜２２０がパターニングされて第１低電圧パッド１６３が露出されるビアホール２２３が形成され、高電圧領域Ｃには第３層間絶縁膜２２０がパターニングされて第１高電圧パッド２１７が露出されるビアホール２２７が形成される。第２層間絶縁膜１７０とモールディング絶縁膜１９０がエッチングされる間に第１高電圧パッド２１７はエッチング阻止膜の役割をする。図示されてないが、第２低電圧パッド１６５が露出されるビアホールと第２高電圧パッド１６９が露出されるビアホールが更に形成できる。
また、図１及び図３を参考にすれば、ビアホール２２３、２２７の中に第１低電圧パッド１６３と接触する低電圧ビア２３３と、第１高電圧パッド２１７と接触する高電圧ビア２３７が形成され、低電圧ビア２３３及び高電圧ビア２３７の上に各々低電圧配線２４３及び高電圧配線２４７が形成される。ビア２３３、２３７及び配線２４３、２４７は金属物質、例えば、アルミニウムでビアホールを詰める導電膜を形成した後パターニングすることによって形成される。
本発明の実施形態によると、セル領域に共通ソースコンタクトとビットラインコンタクトが形成される時に低電圧領域と高電圧領域のコンタクトが共に形成されるので製造工程が単純化される。又、セル領域に共通ソースパッド及びビットラインが形成される時に低電圧領域及び高電圧領域にパッドが共に形成される。
又、本発明の実施形態によると、高電圧不純物領域に接触する第１高電圧コンタクトをポリシリコンで形成する場合、金属物質で形成する事より第１高電圧コンタクトは高い耐圧を持つ。従って、高電圧不純物領域の面積を小さくすることができるので、メモリー装置が高集積化できる。
前記本発明に対する具体的な実施形態は本願発明を限定するためのものではなく、説明するためのものである。従って、本発明の範囲は特許請求範囲に記載された内容によって定められる。
本発明の実施形態による不揮発性メモリー装置の概略的なレイアウト図である。 本発明の一実施形態による不揮発性メモリー装置を説明する為の図１のＩ−Ｉ’線、ＩＩ−ＩＩ’線及びＩＩＩ−ＩＩＩ’線による断面図である。 本発明の他の実施形態による不揮発性メモリー装置を説明する為の図１のＩ−Ｉ’線、ＩＩ−ＩＩ’線及びＩＩＩ−ＩＩＩ’線による断面図である。 図２の不揮発性メモリー装置を形成する方法を説明する為の図１のＩ−Ｉ’線、ＩＩ−ＩＩ’線及びＩＩＩ−ＩＩＩ’線による断面図である。 図２の不揮発性メモリー装置を形成する方法を説明する為の図１のＩ−Ｉ’線、ＩＩ−ＩＩ’線及びＩＩＩ−ＩＩＩ’線による断面図である。 図２の不揮発性メモリー装置を形成する方法を説明する為の図１のＩ−Ｉ’線、ＩＩ−ＩＩ’線及びＩＩＩ−ＩＩＩ’線による断面図である。 図２の不揮発性メモリー装置を形成する方法を説明する為の図１のＩ−Ｉ’線、ＩＩ−ＩＩ’線及びＩＩＩ−ＩＩＩ’線による断面図である。 図２の不揮発性メモリー装置を形成する方法を説明する為の図１のＩ−Ｉ’線、ＩＩ−ＩＩ’線及びＩＩＩ−ＩＩＩ’線による断面図である。 図２の不揮発性メモリー装置を形成する方法を説明する為の図１のＩ−Ｉ’線、ＩＩ−ＩＩ’線及びＩＩＩ−ＩＩＩ’線による断面図である。 図２の不揮発性メモリー装置を形成する方法を説明する為の図１のＩ−Ｉ’線、ＩＩ−ＩＩ’線及びＩＩＩ−ＩＩＩ’線による断面図である。 図３の不揮発性メモリー装置を形成する方法を説明する為の図１のＩ−Ｉ’線、ＩＩ−ＩＩ’線及びＩＩＩ−ＩＩＩ’線による断面図である。 図３の不揮発性メモリー装置を形成する方法を説明する為の図１のＩ−Ｉ’線、ＩＩ−ＩＩ’線及びＩＩＩ−ＩＩＩ’線による断面図である。 図３の不揮発性メモリー装置を形成する方法を説明する為の図１のＩ−Ｉ’線、ＩＩ−ＩＩ’線及びＩＩＩ−ＩＩＩ’線による断面図である。 図３の不揮発性メモリー装置を形成する方法を説明する為の図１のＩ−Ｉ’線、ＩＩ−ＩＩ’線及びＩＩＩ−ＩＩＩ’線による断面図である。
符号の説明
Ａ セル領域
Ｂ 低電圧領域
Ｃ 高電圧領域
１０１ 半導体基板
１１０ 接地選択トランジスター
１１１ ストリング選択トランジスター
１１２ セルトランジスター
１２０ 低電圧トランジスター
１３０ 高電圧トランジスター
１４０ 第１層間絶縁膜
１５１ 共通ソースコンタクト
１７０ 第２層間絶縁膜
１８１ ビットラインコンタクト
２１１ ビットライン

Claims (18)

  1. セル領域、低電圧領域及び高電圧領域を含む基板を提供する段階と、
    前記セル領域に接地選択トランジスター、ストリング選択トランジスター及びセルトランジスターを形成し、前記低電圧領域に低電圧トランジスターを形成し、前記高電圧領域に高電圧トランジスターを形成する段階と、
    前記接地選択トランジスターの不純物領域の上に共通ソースコンタクトと、前記低電圧トランジスターの不純物領域の上に第１低電圧コンタクトを形成する段階と、
    前記ストリング選択トランジスターの不純物領域の上にビットラインコンタクトと、前記高電圧トランジスターの不純物領域の上に第１高電圧コンタクトを形成する段階と、
    前記ビットラインコンタクトの上にビットラインを形成する段階とを含み、
    前記共通ソースコンタクトと前記第１低電圧コンタクトとは前記基板の上の第１層間絶縁膜を貫通し、前記ビットラインコンタクトと前記第１高電圧コンタクトとは前記第１層間絶縁膜及び前記第１層間絶縁膜上の第２層間絶縁膜を貫通し、前記共通ソースコンタクトと前記第１低電圧コンタクトとの高さは、前記ビットラインコンタクトと前記第１高電圧コンタクトとの高さよりも低く、
    前記ビットラインコンタクトを形成する前に前記共通ソースコンタクトの上に共通ソースパッドを形成する段階をさらに含む
    ことを特徴とする不揮発性メモリー装置の形成方法。
  2. 前記第１低電圧コンタクトの上に第１低電圧パッドを形成する段階をさらに含み、
    前記第１低電圧パッドと前記共通ソースパッドは同時に形成される
    ことを特徴とする請求項１に記載の不揮発性メモリー装置の形成方法。
  3. 前記第１低電圧パッドの上に第３低電圧コンタクトを形成する段階と、
    前記第３低電圧コンタクトの上に第３低電圧パッドを形成する段階とをさらに含み、
    前記第３低電圧コンタクトと前記ビットラインコンタクトは同時に形成され、前記第３低電圧パッドと前記ビットラインは同時に形成される
    ことを特徴とする請求項２に記載の不揮発性メモリー装置の形成方法。
  4. 前記低電圧トランジスターのゲートの上に第２低電圧コンタクトと、前記高電圧トランジスターのゲートの上に第２高電圧コンタクトを形成する段階をさらに含み、
    前記第２低電圧コンタクト、前記第２高電圧コンタクト及び前記共通ソースコンタクトは同時に形成される
    ことを特徴とする請求項１に記載の不揮発性メモリー装置の形成方法。
  5. 前記第２低電圧コンタクトの上に第２低電圧パッドと、前記第２高電圧コンタクトの上に第２高電圧パッドを形成する段階をさらに含み、
    前記第２低電圧パッド、前記第２高電圧パッド及び前記共通ソースパッドは同時に形成される
    ことを特徴とする請求項４に記載の不揮発性メモリー装置の形成方法。
  6. 前記第２低電圧パッドの上に第４低電圧コンタクトを形成する段階と、
    前記第４低電圧コンタクトの上に第４低電圧パッドを形成する段階とをさらに含み、
    前記第４低電圧コンタクトと前記ビットラインコンタクトは同時に形成され、前記第４低電圧パッドと前記ビットラインは同時に形成される
    ことを特徴とする請求項５に記載の不揮発性メモリー装置の形成方法。
  7. 前記第２高電圧パッドの上に第３高電圧コンタクトを形成する段階と、
    前記第３高電圧コンタクトの上に第３高電圧パッドを形成する段階とをさらに含み、
    前記第３高電圧コンタクトと前記ビットラインコンタクトは同時に形成され、前記第３高電圧パッドと前記ビットラインは同時に形成される
    ことを特徴とする請求項５に記載の不揮発性メモリー装置の形成方法。
  8. 前記第１高電圧コンタクトの上に第１高電圧パッドを形成する段階をさらに含み、
    前記第１高電圧パッドと前記ビットラインは同時に形成される
    ことを特徴とする請求項１に記載の不揮発性メモリー装置の形成方法。
  9. 前記高電圧トランジスターのゲートの上に第２高電圧コンタクトを形成する段階と、
    前記第２高電圧コンタクトの上に第２高電圧パッドを形成する段階とをさらに含み、
    前記第２高電圧コンタクトと前記ビットラインコンタクトは同時に形成され、前記第２高電圧パッドと前記ビットラインは同時に形成される
    ことを特徴とする請求項８に記載の不揮発性メモリー装置の形成方法。
  10. セル領域、低電圧領域及び高電圧領域を含む基板と、
    前記セル領域に配置される接地選択トランジスター、ストリング選択トランジスター及びセルトランジスターと、前記低電圧領域に配置される低電圧トランジスターと、前記高電圧領域に配置される高電圧トランジスターと、
    前記接地選択トランジスターの不純物領域の上の共通ソースコンタクトと、前記低電圧トランジスターの不純物領域の上の第１低電圧コンタクトと、
    前記ストリング選択トランジスターの不純物領域の上のビットラインコンタクトと、前記高電圧トランジスターの不純物領域の上の第１高電圧コンタクトと、
    前記ビットラインコンタクトの上のビットラインと、
    前記基板の上の第１層間絶縁膜と、
    前記第１層間絶縁膜上の第２層間絶縁膜とを含み、
    前記共通ソースコンタクトと前記第１低電圧コンタクトとは前記第１層間絶縁膜を貫通し、前記ビットラインコンタクトと前記第１高電圧コンタクトとは前記第１層間絶縁膜及び前記第２層間絶縁膜を貫通し、前記共通ソースコンタクトと前記低電圧コンタクトとの高さは、前記ビットラインコンタクトと前記第１高電圧コンタクトとの高さよりも低く、
    前記共通ソースコンタクトの上に位置して前記共通ソースコンタクトと隣り合う他の共通ソースコンタクトを電気的に連結する共通ソースパッドをさらに含む
    ことを特徴とする不揮発性メモリー装置。
  11. 前記第１低電圧コンタクトの上の第１低電圧パッドをさらに含み、
    前記第１低電圧パッドと前記共通ソースパッドは前記第１層間絶縁膜の上に位置する
    ことを特徴とする請求項１０に記載の不揮発性メモリー装置。
  12. 前記第１低電圧パッドの上の第３低電圧コンタクトと、前記第３低電圧コンタクトの上の第３低電圧パッドとをさらに含み、
    前記第３低電圧コンタクトは前記第２層間絶縁膜の高さまで延長されていて、前記第３低電圧パッドと前記ビットラインは前記第２層間絶縁膜の上に位置する
    ことを特徴とする請求項１１に記載の不揮発性メモリー装置。
  13. 前記低電圧トランジスターのゲートの上の第２低電圧コンタクトと、前記高電圧トランジスターのゲートの上の第２高電圧コンタクトとをさらに含み、
    前記第２低電圧コンタクト、前記第２高電圧コンタクト及び前記共通ソースコンタクトは前記第１層間絶縁膜の高さまで延長されている
    ことを特徴とする請求項１０に記載の不揮発性メモリー装置。
  14. 前記第２低電圧コンタクトの上の第２低電圧パッドと、前記第２高電圧コンタクトの上の第２高電圧パッドとをさらに含み、
    前記第２低電圧パッド、前記第２高電圧パッド及び前記共通ソースパッドは前記第１層間絶縁膜の上に位置する
    ことを特徴とする請求項１３に記載の不揮発性メモリー装置。
  15. 前記第２低電圧パッドの上の第４低電圧コンタクトと、前記第４低電圧コンタクトの上の第４低電圧パッドとをさらに含み、
    前記第４低電圧コンタクトは前記第２層間絶縁膜の高さまで延長されていて、前記第４低電圧パッドと前記ビットラインは前記第２層間絶縁膜の上に位置する
    ことを特徴とする請求項１４に記載の不揮発性メモリー装置。
  16. 前記第２高電圧パッドの上の第３高電圧コンタクトと、前記第３高電圧コンタクトの上の第３高電圧パッドとをさらに含み、
    前記第３高電圧コンタクトは前記第２層間絶縁膜の高さまで延長されていて、前記第３高電圧パッドと前記ビットラインは前記第２層間絶縁膜の上に位置する
    ことを特徴とする請求項１４に記載の不揮発性メモリー装置。
  17. 前記第１高電圧コンタクトの上の第１高電圧パッドをさらに含み、
    前記第１高電圧パッドは前記第２層間絶縁膜の上に位置する
    ことを特徴とする請求項１０に記載の不揮発性メモリー装置。
  18. 前記高電圧トランジスターのゲートの上の第２高電圧コンタクトと、前記第２高電圧コンタクトの上の第２高電圧パッドとをさらに含み、
    前記第２高電圧コンタクトは前記第１層間絶縁膜の高さまで延長されていて、前記第２高電圧パッドは前記第１層間絶縁膜の上に位置する
    ことを特徴とする請求項１７に記載の不揮発性メモリー装置。
JP2007273038A 2006-10-20 2007-10-19 不揮発性メモリー装置及び該形成方法 Expired - Fee Related JP5294604B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2006-0102406 2006-10-20
KR1020060102406A KR100822806B1 (ko) 2006-10-20 2006-10-20 비휘발성 메모리 장치 및 그 형성 방법

Publications (2)

Publication Number Publication Date
JP2008103733A JP2008103733A (ja) 2008-05-01
JP5294604B2 true JP5294604B2 (ja) 2013-09-18

Family

ID=39277864

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007273038A Expired - Fee Related JP5294604B2 (ja) 2006-10-20 2007-10-19 不揮発性メモリー装置及び該形成方法

Country Status (6)

Country Link
US (1) US7572684B2 (ja)
JP (1) JP5294604B2 (ja)
KR (1) KR100822806B1 (ja)
CN (1) CN101165879B (ja)
DE (1) DE102007050358A1 (ja)
TW (1) TW200822297A (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100990587B1 (ko) 2008-07-09 2010-10-29 주식회사 동부하이텍 반도체 소자 및 반도체 소자의 제조 방법
CN102789985B (zh) 2011-05-20 2015-04-22 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
US9859422B2 (en) 2015-05-28 2018-01-02 Sandisk Technologies Llc Field effect transistor with elevated active regions and methods of manufacturing the same
US10355017B1 (en) 2018-03-23 2019-07-16 Sandisk Technologies Llc CMOS devices containing asymmetric contact via structures and method of making the same
US10770459B2 (en) 2018-03-23 2020-09-08 Sandisk Technologies Llc CMOS devices containing asymmetric contact via structures
CN110137134B (zh) * 2019-05-05 2021-02-09 中国科学院微电子研究所 互连结构、电路及包括该互连结构或电路的电子设备
US10978459B2 (en) * 2019-09-05 2021-04-13 Nanya Technology Corporation Semiconductor device with bit lines at different levels and method for fabricating the same

Family Cites Families (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4859619A (en) * 1988-07-15 1989-08-22 Atmel Corporation EPROM fabrication process forming tub regions for high voltage devices
JP2647045B2 (ja) * 1995-02-28 1997-08-27 日本電気株式会社 半導体記憶装置及びその製造方法
JP4394177B2 (ja) * 1995-08-22 2010-01-06 聯華電子股▲ふん▼有限公司 半導体装置及びその製造方法
US5990507A (en) * 1996-07-09 1999-11-23 Kabushiki Kaisha Toshiba Semiconductor device having ferroelectric capacitor structures
JPH1154731A (ja) * 1997-07-31 1999-02-26 Nec Corp 半導体装置
JPH1154724A (ja) * 1997-08-06 1999-02-26 Sony Corp 半導体装置の製造方法
KR100260559B1 (ko) * 1997-12-29 2000-07-01 윤종용 비휘발성 메모리 장치의 웰 구조 및 그 제조 방법
FR2773266B1 (fr) * 1997-12-31 2001-11-09 Sgs Thomson Microelectronics Structure electronique comprenant des transistors a haute et basse tension et procede de fabrication correspondant
US6370057B1 (en) * 1999-02-24 2002-04-09 Kabushiki Kaisha Toshiba Semiconductor memory device having plate lines and precharge circuits
US6353242B1 (en) * 1998-03-30 2002-03-05 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory
US6376879B2 (en) * 1998-06-08 2002-04-23 Kabushiki Kaisha Toshiba Semiconductor device having MISFETs
JP2000031395A (ja) * 1998-07-13 2000-01-28 Nec Corp 半導体装置とその製造方法
US6197639B1 (en) * 1998-07-13 2001-03-06 Samsung Electronics Co., Ltd. Method for manufacturing NOR-type flash memory device
JP3506025B2 (ja) * 1998-11-30 2004-03-15 セイコーエプソン株式会社 半導体記憶装置及びその製造方法
JP4068746B2 (ja) * 1998-12-25 2008-03-26 株式会社ルネサステクノロジ 半導体集積回路装置
JP3276007B2 (ja) * 1999-07-02 2002-04-22 日本電気株式会社 混載ｌｓｉ半導体装置
US6140672A (en) * 1999-03-05 2000-10-31 Symetrix Corporation Ferroelectric field effect transistor having a gate electrode being electrically connected to the bottom electrode of a ferroelectric capacitor
JP3425100B2 (ja) * 1999-03-08 2003-07-07 松下電器産業株式会社 フィールドプログラマブルゲートアレイおよびその製造方法
US6501138B1 (en) * 1999-04-16 2002-12-31 Seiko Epson Corporation Semiconductor memory device and method for manufacturing the same
US6124199A (en) * 1999-04-28 2000-09-26 International Business Machines Corporation Method for simultaneously forming a storage-capacitor electrode and interconnect
DE19929308C1 (de) * 1999-06-25 2000-11-09 Siemens Ag Verfahren zur Herstellung einer ferroelektrischen Speicheranordnung
US6117725A (en) * 1999-08-11 2000-09-12 Taiwan Semiconductor Manufacturing Company Method for making cost-effective embedded DRAM structures compatible with logic circuit processing
US6291335B1 (en) * 1999-10-04 2001-09-18 Infineon Technologies Ag Locally folded split level bitline wiring
KR100346598B1 (ko) * 1999-10-07 2002-07-26 동부전자 주식회사 반도체 디바이스의 메모리 셀 제조 방법
DE19957532A1 (de) * 1999-11-30 2001-06-07 Infineon Technologies Ag Halbleiterschaltungsanordnung und Verfahren zur Herstellung
US6372518B1 (en) * 2000-01-26 2002-04-16 Matsushita Electric Industrial Co., Ltd. Method using unreactive gas anneal and low temperature pretreatment for fabricating layered superlattice materials and making electronic devices including same
JP2001274365A (ja) * 2000-03-28 2001-10-05 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
EP1139419A1 (en) * 2000-03-29 2001-10-04 STMicroelectronics S.r.l. Method of manufacturing an electrically programmable, non-volatile memory with logic circuitry
JP3957945B2 (ja) * 2000-03-31 2007-08-15 富士通株式会社 半導体装置及びその製造方法
JP4078014B2 (ja) * 2000-05-26 2008-04-23 株式会社ルネサステクノロジ 不揮発性半導体記憶装置及びその製造方法
JP3953715B2 (ja) * 2000-07-31 2007-08-08 富士通株式会社 半導体装置及びその製造方法
US6800883B2 (en) * 2000-09-21 2004-10-05 Matsushita Electric Industrial Co., Ltd. CMOS basic cell and method for fabricating semiconductor integrated circuit using the same
US6489202B1 (en) * 2001-05-29 2002-12-03 Ememory Technology, Inc. Structure of an embedded channel write-erase flash memory cell and fabricating method thereof
US6911694B2 (en) * 2001-06-27 2005-06-28 Ricoh Company, Ltd. Semiconductor device and method for fabricating such device
US6734477B2 (en) * 2001-08-08 2004-05-11 Agilent Technologies, Inc. Fabricating an embedded ferroelectric memory cell
JP2003249578A (ja) * 2001-09-29 2003-09-05 Toshiba Corp 半導体集積回路装置
US6894341B2 (en) * 2001-12-25 2005-05-17 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method
KR100463047B1 (ko) * 2002-03-11 2004-12-23 삼성전자주식회사 반도체 장치의 퓨즈 박스 및 그 제조방법
JP4212299B2 (ja) * 2002-05-09 2009-01-21 株式会社東芝 不揮発性半導体記憶装置
JP2004152929A (ja) * 2002-10-30 2004-05-27 Nec Electronics Corp 半導体装置及びその製造方法
JP4451594B2 (ja) * 2002-12-19 2010-04-14 株式会社ルネサステクノロジ 半導体集積回路装置及びその製造方法
JP2004311891A (ja) * 2003-04-10 2004-11-04 Seiko Instruments Inc 半導体装置
JP2005109236A (ja) * 2003-09-30 2005-04-21 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP4276510B2 (ja) * 2003-10-02 2009-06-10 株式会社東芝 半導体記憶装置とその製造方法
KR100520227B1 (ko) * 2003-12-26 2005-10-11 삼성전자주식회사 반도체 메모리장치의 제조방법 및 그에 따른 구조
KR20050086294A (ko) 2004-02-25 2005-08-30 주식회사 하이닉스반도체 낸드 플래쉬 메모리 소자의 제조 방법
KR20050086291A (ko) 2004-02-25 2005-08-30 주식회사 하이닉스반도체 낸드 플래시 메모리 소자의 제조 방법
KR20050108141A (ko) 2004-05-11 2005-11-16 주식회사 하이닉스반도체 낸드 플래쉬 메모리 소자의 제조 방법
KR100626378B1 (ko) * 2004-06-25 2006-09-20 삼성전자주식회사 반도체 장치의 배선 구조체 및 그 형성 방법
KR20060000022A (ko) * 2004-06-28 2006-01-06 주식회사 하이닉스반도체 낸드형 플래쉬 메모리 소자의 제조방법
US7256092B2 (en) * 2004-07-25 2007-08-14 United Microelectronics Corp. Method for fabricating integrated circuits having both high voltage and low voltage devices
JP4578938B2 (ja) * 2004-11-08 2010-11-10 富士通セミコンダクター株式会社 半導体装置
KR100629357B1 (ko) * 2004-11-29 2006-09-29 삼성전자주식회사 퓨즈 및 부하저항을 갖는 낸드 플래시메모리소자 형성방법
JP4541902B2 (ja) * 2005-01-06 2010-09-08 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2006278633A (ja) * 2005-03-29 2006-10-12 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2007027666A (ja) * 2005-07-21 2007-02-01 Toshiba Corp 不揮発性半導体記憶装置
JP4810392B2 (ja) * 2005-11-15 2011-11-09 株式会社東芝 不揮発性半導体記憶装置およびその製造方法
US7372104B2 (en) * 2005-12-12 2008-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage CMOS devices
JP5111980B2 (ja) * 2006-09-06 2013-01-09 株式会社東芝 半導体装置
KR100895853B1 (ko) * 2006-09-14 2009-05-06 삼성전자주식회사 적층 메모리 소자 및 그 형성 방법

Also Published As

Publication number Publication date
TW200822297A (en) 2008-05-16
CN101165879B (zh) 2011-12-07
US7572684B2 (en) 2009-08-11
DE102007050358A1 (de) 2008-05-15
JP2008103733A (ja) 2008-05-01
US20080096328A1 (en) 2008-04-24
KR100822806B1 (ko) 2008-04-18
CN101165879A (zh) 2008-04-23

Similar Documents

Publication Publication Date Title
JP5294604B2 (ja) 不揮発性メモリー装置及び該形成方法
KR100572330B1 (ko) 저항 패턴을 갖는 비휘발성 기억 소자 및 그 형성 방법
JP2008098641A (ja) Ｎａｎｄフラッシュメモリー装置及びその製造方法
TWI782400B (zh) 半導體裝置及其製造方法
KR20120094208A (ko) 반도체 소자 및 그 제조 방법
JP2015026674A (ja) 不揮発性記憶装置およびその製造方法
JP2015060874A (ja) 不揮発性半導体記憶装置
JP2012079942A (ja) 半導体装置
US20150349134A1 (en) Semiconductor device
US9368403B2 (en) Method for manufacturing a semiconductor device
JP5697952B2 (ja) 半導体装置、半導体装置の製造方法およびデータ処理システム
KR100990549B1 (ko) 반도체 소자 및 그 제조 방법
JP2010040904A (ja) 半導体装置及びその製造方法
KR20090108452A (ko) 반도체 소자의 제조방법
JP2008294220A (ja) 半導体メモリ装置
US20120061797A1 (en) Semiconductor device and method of fabricating the same
US20110079834A1 (en) Semiconductor integrated circuit device
TWI712159B (zh) 半導體記憶裝置及其製造方法
US20210399010A1 (en) Memory device and system including the same
US20080029826A1 (en) Semicondutor memory device and method of manufacturing the same
JP2001196477A5 (ja)
US20080057694A1 (en) Method for manufacturing semiconductor device
TWI768642B (zh) 半導體記憶裝置
KR101844058B1 (ko) 복층 금속 콘택을 포함하는 반도체 소자
JP2007258481A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100929

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110905

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121207

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121218

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130301

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130514

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130611

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees