KR20060048477A - 비휘발성 반도체 메모리 디바이스 및 그 제조 방법 - Google Patents

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Abstract

비휘발성 반도체 메모리 디바이스가, 제1 도전형의 기판의 주면 상에 제1 게이트 절연막을 개재하여 선택적으로 형성된 부유 게이트 전극과, 이 부유 게이트 전극 상에 제2 게이트 절연막을 개재하여 형성된 제어 게이트 전극과, 각각의 게이트 전극들에 대응하여 기판의 주면 내에 형성된 제2 도전형의 소스/드레인 영역들을 포함한다. 제1 게이트 전극은 실리콘 산화막들 사이에 실리콘 질화막이 유지된 3층 구조를 갖고, 상기 실리콘 질화막은 3중 배위 질소 결합들을 포함한다.
비휘발성 반도체 메모리 디바이스, 부유 게이트 전극, 제어 게이트 전극, 실리콘 질화막, 3중 배위 질소 결합

Description

비휘발성 반도체 메모리 디바이스 및 그 제조 방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 디바이스의 개략적인 구조를 도시하는 단면도.
도 2a 및 2b는 도 1의 비휘발성 반도체 메모리 디바이스의 등가 회로 및 그를 사용하는 NAND 셀 유닛을 도시하는 도면.
도 3은 제1 실시예에서 사용된 터널 절연막의 구조를 도시하는 단면도.
도 4는 질소의 결합 상태(bond state)를 도시하여, 제1 실시예의 효과를 설명하기 위한 개략적인 도면.
도 5a ~ 5c는 종래 기술에서 실리콘 질화막을 형성하기 위한 단계 및 질소의 결합 상태를 도시하여, 제1 실시예의 효과를 설명하기 위한 개략적인 도면.
도 6은 종래 기술과 제1 실시예에 따른 터널 절연막에서 응력 유도 누설 전류 간의 비교를 도시하여, 제1 실시예의 효과를 설명하기 위한 특성도.
도 7a ~ 7d는 제2 실시예에 따른 비휘발성 반도체 메모리 디바이스를 제조하는 단계를 도시하는 단면도.
도 8은 실리콘 질화막의 공정 온도와 표면의 거칠기 상태(표면 거칠기) 사이의 관계를 도시하여, 제2 실시예의 효과를 설명하기 위한 특성도.
도 9는 실리콘 질화막 형성 온도 및 결합 상태를 도시하여, 제2 실시예의 효과를 설명하기 위한 특성도.
도 10은 실리콘 질화막 형성 시 온도 및 압력과 실리콘 질화막의 막 품질 사이의 관계를 도시하여, 제2 실시예의 효과를 설명하기 위한 개략적인 도면.
도 11은 터널 절연막 내의 산소 밀도 분포를 도시하여, 제2 실시예의 효과를 설명하기 위한 특성도.
도 12는 터널 절연막에 인가된 전압과, 그 용량 사이의 관계를 도시하여, 제2 실시예의 효과를 설명하기 위한 특성도.
도 13a ~ 13i는 본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리 디바이스의 제조 단계를 도시하는 단면도.
도 14a ~ 14d는 본 발명의 제4 실시예에 따른 비휘발성 반도체 메모리 디바이스의 제조 단계를 도시하는 단면도.
도 15는 터널 절연막의 특정 구조를 도시하여, 제4 실시예의 효과를 설명하기 위한 단면도.
도 16은 본 발명의 제5 실시예에 따른 비휘발성 반도체 메모리 디바이스의 개략적인 구조를 도시하는 단면도.
도 17a ~ 17d는 제6 실시예에 따른 비휘발성 반도체 메모리 디바이스의 제조 단계를 도시하는 단면도.
도 18a ~ 18e는 제7 실시예에 따른 비휘발성 반도체 메모리 디바이스의 제조 단계를 도시하는 단면도.
도 19는 입자 효과를 사용하는 반도체 메모리 디바이스의 예를 도시하여, 제7 실시예에 따른 비휘발성 반도체 메모리 디바이스의 변형예를 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 실리콘 기판
12 : 실리콘 산화막
13 : 터널 절연막
14 : 부유 게이트 전극
15 : 전극간 절연막
16 : 제어 게이트 절연막
17 : 실리콘 산화막
18 : 소스/드레인 확산층
[문헌 1] JP 2004-185497, 2004. 6. 23
[문헌 2] JP 1-307272
본 출원은 2004년 6월 23일자로 출원된 이전 일본 특허 출원 제2004-185497호에 근거한 것으로, 이로부터 우선권의 이득을 청구하며, 그 전체 내용은 여기에 참고로서 포함된다.
본 발명은 반도체 기판상에 부유 게이트 전극과 제어 게이트 전극을 적층하여 형성된 적층 게이트 구조를 갖는 비휘발성 반도체 메모리 디바이스 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 부유 게이트 전극과 기판 사이의 터널 절연막을 개선하기 위한 비휘발성 반도체 메모리 디바이스 및 그 제조 방법에 관한 것이다.
최근에, 전기적으로 프로그램 가능하고 소거 가능한 비휘발성 반도체 메모리 디바이스(EEPROM)에 있어서, 디바이스 규모의 축소가 급속히 진척되고 있다. EEPROM에서, 제어 게이트 전극에 고전압을 인가함으로써, 터널 산화막을 통해 전자가 기판으로부터 부유 게이트 전극으로 주입되거나(기입), 또는 부유 게이트 전극 내의 전자가 추출되는(소거) 방법이 채택되고 있다.
이러한 동작에서, 전자를 부유 게이트 전극으로 주입 혹은 그로부터 추출하기 위해 고 전압이 요구되어, 터널 산화막에 큰 응력이 인가된다. 이로써, 터널 산화막에는 "트랩(trap)"이라 불리는 결함이 생성되고, 누설 전류가 증가하며, 데이터 보유 속성(data holding property) 등이 저지된다. 응력 적용(stress application)에 의해 야기된 누설 전류는 터널 산화막의 막 두께에 크게 의존한다. 터널 산화막이 얇을수록 더 많은 누설 전류가 흐르게 될 것이다. 이러한 현상은 터널 산화막의 두께의 감소를 저지하는 큰 요인이다.
이러한 문제를 해결하기 위한 수단으로서, 터널 산화막에 질소가 유입되고, 이로써 터널 절연막으로서 그것의 유전 상수가 증가하고, 막의 물리적 막 두께가 증가하여 누설 전류를 감소시키는 방법이 채택된다. 이러한 방법에서, 질소는, 암모니아(NH3) 가스, 일산화질소(NO) 가스, 또는 일산화이질소(N2O)에 의해 실리콘 산화막을 어닐링함으로써, 터널 절연막에 유입된다. 그러나 NH3 가스 등을 사용하는 처리에서, 대량의 수소가 터널 절연막에 유입되고, 디바이스의 신뢰도를 보장하도록 고온에서의 후 열처리가 요구된다. 또한, NO 또는 N2O를 사용하는 처리는, 응력 적용에 있어서 홀 트랩 양의 증가와 같은 문제를 갖고, 이는 신뢰도를 열화시킨다(Jpn. Pat. Appln. KOKAI Pub. No. 1-307272)
한편, 제어 게이트 전극과 부유 게이트 전극 간의 결합비를 증가시키기 위해, 전극간 절연막으로서 종래의 실리콘 산화막과 실리콘 산질화막보다 더 큰 유전 상수를 갖는 절연막을 사용하는 것이 제안되고 있다. 그러나 금속 산화물(metal oxide)과 같은 고-유전-상수 절연막이 전극간 절연막으로서 사용된다면, 금속은 부유 게이트 전극을 통해 터널 절연막으로 확산하고, 디바이스의 신뢰도를 상당히 열화시킨다.
상술한 바와 같이, EEPROM의 터널 절연막으로서, 고-전압 응력 적용의 경우에도 트랩이 쉽게 형성되지 않고, 누설 전류가 적은 절연막이 요구된다. 그러나 종래 기술에서는, 그러한 명세들(specs)을 충족시키기가 매우 어렵다. 또한, 금속 산화물과 같은 고-유전-상수 절연막을 전극간 절연막으로 사용하면, 금속이 부유 게이트 전극을 통해 터널 절연막으로 확산하는 문제를 야기하여, 터널 절연막의 신뢰도에 있어서 열화를 야기한다.
본 발명의 일 양태에 따르면, 비휘발성 반도체 메모리 디바이스는: 제1 도전형의 반도체 기판과; 상기 반도체 기판상에 형성된 게이트 엘리먼트로서, 상기 반도체 기판의 주면 상에 선택적으로 형성된 제1 게이트 절연막 - 상기 제1 게이트 절연막은 실리콘 질화막과 이 실리콘 질화막을 사이에 둔 실리콘 산화막들을 포함하는 3층 구조를 형성하고, 상기 실리콘 질화막은 3중 배위 질소 결합들(triple coordinate nitrogen bonds)을 포함함 - 과; 상기 제1 게이트 절연막 상에 형성된 부유 게이트 전극과; 상기 부유 게이트 전극 상에 형성된 제2 게이트 절연막과; 상기 제2 게이트 절연막 상에 형성된 제어 게이트 전극을 포함하는 게이트 엘리먼트와; 제2 도전형의 소스 및 드레인 영역들 - 상기 소스 및 드레인 영역들은 상기 게이트 엘리먼트를 사이에 두고 상기 반도체 기판의 주면 내에 형성됨 - 을 포함한다.
본 발명의 또 다른 양태에 따르면, 비휘발성 반도체 메모리 디바이스는 : 제1 도전형의 반도체 기판과; 상기 반도체 기판상에 형성된 게이트 엘리먼트로서, 상기 반도체 기판의 주면 상에 선택적으로 형성된 제1 게이트 절연막 - 상기 제1 게이트 절연막은 실리콘 질화막과 이 실리콘 질화막을 사이에 둔 실리콘 산화막들을 포함하는 3층 구조를 형성하고, 상기 실리콘 질화막은 3중 배위 질소 결합들을 포함함 - 과; 상기 제1 게이트 절연막의 일부분 상에 형성된 부유 게이트 전극과; 상기 부유 게이트 전극 상에 형성된 제2 게이트 절연막 - 상기 제2 게이트 절연막은 실리콘 질화막과 이 실리콘 질화막을 사이에 둔 실리콘 산화막들을 포함하는 3층 구조를 형성하고, 상기 실리콘 질화막은 3중 배위 질소 결합들을 포함함 - 과; 상기 제2 게이트 절연막 상에 형성된 제어 게이트 전극을 포함하는 게이트 엘리먼트와; 상기 게이트 엘리먼트가 사이에 배치된 채로 상기 반도체 기판의 주면 내에 형성된 제2 도전형의 소스 및 드레인 영역들을 포함한다.
본 발명의 또 다른 양태에 따르면, 비휘발성 반도체 메모리 디바이스의 제조 방법은 : 제1 도전형의 실리콘 기판의 주면을 직접 질화시킴으로써 실리콘 질화막을 형성하고, 후속하여 상기 기판을 산화 분위기 중에서 가열하여, 상기 실리콘 질화막과 상기 기판과의 계면에 하나의 실리콘 산화막을 형성하고, 상기 실리콘 질화막 상에 다른 하나의 실리콘 산화막을 형성하여, 상기 실리콘 산화막들과 상기 실리콘 질화막으로 이루어진 제1 게이트 절연막을 형성하는 단계와; 상기 제1 게이트 절연막 상에 부유 게이트 전극을 형성하는 단계와; 상기 부유 게이트 전극 상에 제2 게이트 절연막을 형성하는 단계와; 상기 제2 게이트 절연막 상에 제어 게이트 전극을 형성하는 단계와; 상기 제1 게이트 절연막을 사이에 두고 상기 기판의 주면 내에 제2 도전형의 소스 및 드레인 영역들을 형성하는 단계를 포함한다.
본 발명의 또 다른 양태에 따르면, 비휘발성 반도체 메모리 디바이스의 제조 방법은 : 제1 도전형의 실리콘 기판의 주면을 직접 질화시킴으로써 실리콘 질화막을 형성하고, 후속하여 상기 실리콘 질화막 상에 실리콘막을 형성하고, 후속하여 상기 기판을 산화 분위기 중에서 가열하여 상기 실리콘막을 산화시켜 제1 실리콘 산화막을 형성하고, 상기 실리콘 질화막과 상기 기판과의 계면에 제2 실리콘 산화막을 형성하고, 상기 실리콘 질화막, 상기 제1 실리콘 산화막 및 상기 제2 실리콘 산화막으로 이루어진 제1 게이트 절연막을 형성하는 단계와; 상기 제1 게이트 절연막 상에 부유 게이트 전극을 형성하는 단계와; 상기 부유 게이트 전극 상에 제2 게이트 절연막을 형성하는 단계와; 상기 제2 게이트 절연막 상에 제어 게이트 전극을 형성하는 단계와; 상기 제1 게이트 절연막을 사이에 두고 상기 기판의 주면 내에 제2 도전형의 소스 및 드레인 영역들을 형성하는 단계를 포함한다.
본 발명의 또 다른 양태에 따르면, 비휘발성 반도체 메모리 디바이스의 제조 방법은 : 제1 도전형의 실리콘 기판의 주면을 직접 질화시킴으로써 제1 실리콘 질화막을 형성하고, 후속하여 상기 기판을 산화 분위기 중에서 가열하여, 상기 제1 실리콘 질화막과 상기 기판과의 계면에 하나의 제1 실리콘 산화막을 형성하고, 상기 제1 실리콘 질화막 상에 다른 하나의 제1 실리콘 산화막을 형성하여, 상기 제1 실리콘 질화막과 상기 제1 실리콘 산화막들로 이루어진 제1 게이트 절연막을 형성하는 단계와; 상기 제1 게이트 절연막 상에 폴리실리콘막으로 형성된 부유 게이트 전극을 형성하는 단계와; 상기 부유 게이트 전극의 표면을 직접 질화시킴으로써 제2 실리콘 질화막을 형성하고, 후속하여 상기 기판을 산화 분위기 중에서 가열하여, 상기 제2 실리콘 질화막과 상기 부유 게이트 전극과의 계면에 하나의 제2 실리콘 산화막을 형성하고, 상기 제2 실리콘 질화막 상에 다른 하나의 제2 실리콘 산화막을 형성하여, 상기 제2 실리콘 질화막과 상기 제2 실리콘 산화막들로 이루어진 제2 게이트 절연막을 형성하는 단계와; 상기 제2 게이트 절연막 상에 제어 게이트 전극을 형성하는 단계와; 상기 제1 실리콘 질화막을 사이에 두고 상기 기판의 주면 내에 제2 도전형의 소스 및 드레인 영역들을 형성하는 단계를 포함한다.
본 발명의 상세는 도면에 도시된 실시예를 참조하여 설명될 것이다.
(제1 실시예)
도 1은 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 디바이스의 개략적인 구조를 도시하는 단면도이다.
p-형 (제1 도전형) 실리콘 기판(11)에는 소자 분리(device isolation)용 실리콘 산화막(12)이 매립되어, 실리콘 기판(11)의 주면 내의 소자 영역(device region)을 둘러싼다. 실리콘 기판(11)의 주면 상에는, 터널 절연막(제1 게이트 절연막)(13)을 사이에 두고 부유 게이트 전극(14)이 형성된다. 부유 게이트 전극(14) 상에는 전극간 절연막(제2 게이트 절연막)(15)을 사이에 두고 제어 게이트 전극(16)이 형성된다. 전극간 절연막(15)은 실리콘 산화막, CVD 실리콘 질화막, 및 CVD 실리콘 산화막으로 형성되고, 7㎚ 두께를 갖는 ONO막이다. 부유 게이트 전극(14)과 제어 게이트 전극(16) 각각은 폴리실리콘막으로 형성된다.
실리콘 산화막(17)은 터널 절연막(13), 부유 게이트 전극(14), 전극간 절연막(15) 및 제어 게이트 전극(16)을 포함하는 게이트 전극 부분의 측면에 형성된다. 기판(11)의 주면에는, 마스크로서 게이트 전극 부분이 사용되고, 인 이온 주입에 의해 n형 소스/드레인 확산층(18)이 형성된다.
도 1의 비휘발성 반도체 메모리 디바이스의 등가 회로는 도 2a에 도시된 바와 같은 공통 EEPROM 셀과 유사하다. NAND 셀 유닛은 도 2b에 도시된 바와 같이, 복수의 등가 회로를 직렬로 접속함으로써 형성된다. 도 2b에서, M1 ~ M4는 메모리 셀이고, S1 및 S2는 선택 트랜지스터이다.
상술된 본 발명의 기본 구조는 종래 디바이스와 동일하다. 그러나 이러한 실시예에서, 터널 절연막(13)의 구조는 종래 디바이스와 상이하다. 특히, 도 3에 도시된 바와 같이, 이 실시예의 터널 절연막(13)은 적층 구조로서, 여기서 실리콘 질화막(13a)은 실리콘 산화막들(13b 및 13c) 사이에 있다. 실리콘 질화막(13a)은 실리콘 기판(11)을 직접 질화함으로써 얻어진다. 고온에서 질화를 수행함으로써, 질소의 결합 상태는 도 4에 도시된 바와 같이, 3중 배위(즉, 질소는 실리콘에 대해 3개의 결합을 가짐)로 설정된다.
도 4는 XPS(X-선 광전자 분광기)에 의해 얻어진, 속박 에너지(bound energy)와 표준화된 신호 세기간의 관계를 도시한다. 도 4에서 실선으로 도시된 바와 같이, 높은 속박 에너지 컴포넌트, 즉, 저-밀도 질소 결합은 950℃로 어닐링함으로써 줄어들고, 질소의 결합 상태는 3중 배위가 된다.
한편, 종래의 실리콘 산질화막에서, 실리콘 산화막(23a)은 도 5a에 도시된 바와 같이 실리콘 기판(11)을 산화함으로써 형성되고, 그 다음, 상기 막을, 예를 들어, 도 5b에 도시된 바와 같이 암모니아(NH3) 가스 분위기에 노출함으로써 질소 원자(N)가 그 막에 주입된다. 상술한 바와 같이 막에 주입된 질소는 실리콘 산화막(23a) 내에서 실리콘과 산소 사이의 결합을 분열시키고, 실리콘에 산소 대신 질소가 결합된다. 그러나 이는 3중 배위를 형성할 수 없고, 2중 배위 질소 결합을 형성한다. 따라서, 도 5c에 도시된 바와 같이, 단부에서 얻어진 실리콘 질화막 (23)은 2중 배위 질소 결합을 갖는다.
질소의 각 결합은 실리콘과 함께 이중 결합을 형성하기 때문에, 2중 배위 질소 결합은 외관상 임의의 부유 결합(dangling bonds)을 생산하지 않는다. 그러나 이 결합은 불안정하고, 홀을 쉽게 트랩한다. 이는, 콘택트 시, 실리콘의 가전자대(valence band)의 부근에서 레벨의 형성에 의해 야기된다. 특히, 이는, 전압을 인가함으로써 실리콘 측으로부터의 홀이 트랩되고, 실리콘과 이중 결합을 형성하는 각 질소 중 하나의 결합이 분열되며, 실리콘 측에 양극 고정 전하(positive fixed charge)가 쉽게 형성되고, 질소 측에 부유 결합과 결함이 쉽게 형성되기 때문이다.
이에 비해, 본원의 실시예에 따른 터널 절연막(13) 내의 실리콘 질화막(13a)은 3중 배위 질소 결합을 갖고, 이로써, 질소 결합은 안정적이며 전기적 응력 적용에 의해 쉽게 분열되지 않는다.
도 6은 종래 기술의 터널 절연막과 본 발명의 실시예의 터널 절연막을 비교하는 특성도이다. 도 6에서, 터널 절연막 각각에 전기적 응력이 인가되고, 응력에 의해 증가된 그들의 누설 전류(응력-유도 누설 전류 : SILC)가 비교된다. 응력 누설 전류는 전기적 응력 적용으로 인해 절연막에 형성된 결함을 통해 흐르는 누설 전류이다. 막에 결함이 더 많이 형성되면, 누설 전류가 더 증가한다.
도 6은, 종래 기술의 터널 절연막 내의 누설 전류는 응력 적용 시간의 증가에 따라 단조롭게 증가하지만, 본원의 실시예에 따른 터널 절연막 내의 누설 전류는 거의 증가하지 않음을 도시한다. 특히, 본 발명의 실시예는 막에 있어서 결함의 형성을 억제하고, 본원의 실시예에 따른 터널 절연막은 고품질임을 도시한다. 또한, 본원의 실시예는 각각 안정적인 구조를 갖는 3중 배위 결합을 갖는 실리콘 질화막이 터널 절연막의 중심부에 위치하고 그 위 및 그 아래에 배치된 실리콘 산화막 사이에 유지된 구조를 갖는다. 이 구조는, 그 대부분이 응력-유도 누설 전류에 기여하는, 막의 중심 및 그 주변에서 결함의 형성을 억제할 수 있다. 또한, 도시되지는 않았지만, 실리콘 산화막이 실리콘 기판 측의 계면에 형성되기 때문에, 본원의 실시예는 질소 유입으로 인한 계면 속성 및 신뢰도에 있어서의 공지된 열화에 대해서도 효과적이다.
상술한 바와 같이, 본원의 실시예의 비휘발성 반도체 메모리 디바이스는 3층 구조를 갖는 터널 절연막(13)을 갖는데, 여기서 실리콘 산화막의 2배 크기의 유전 상수를 갖는 실리콘 질화막(13a)은 실리콘 산화막들(13b 및 13c) 사이에 유지되고, 실리콘 질화막(13a)은 3중 배위 질소 결합을 갖는다. 따라서, 종래 기술과 동일한 전기적인 막 두께(산화막 변환 막 두께(oxide-film converted film thickness), EOT)를 갖는 막에서조차 누설 전류가 감소된다. 특히, 응력 적용으로 인한 결함 형성(즉, 고 전기장에 의한 기입 및 소거 시)이 억제되고, 응력-유도 누설 전류가 억제된다.
또한, 실리콘 질화막(13a)은 요철(볼록부 및 오목부; projections and depressions)를 갖기 때문에, 전기장은 오목부에서 집중되고, 본원의 실시예는 기입 전압에서의 감소에 효과적이다. 또한, 실리콘 산화막(13b, 13c)과 실리콘 질화막(13a)으로 형성된 적층 구조는 기판(11) 측으로부터 부유 게이트(14)로의 고-전압 응력 적용으로 인한 결합의 접속을 억제하고, 장애(breakdown)를 억제한다. 이 로써, 디바이스의 수명은 연장되고, 디바이스는 고 신뢰도를 갖는다. 특히, 응력 적용에 의해 야기된 결합의 감소와 함께, 고-품질 및 고-신뢰 터널 절연막(13)을 얻을 수 있고, 양호한 엘리먼트로 형성된 비휘발성 반도체 메모리 디바이스의 신뢰도를 향상시킨다.
(제2 실시예)
도 7a ~ 7d는 본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리 디바이스를 제조하는 단계를 도시하는 단면도이다.
도 7a에 도시된 바와 같은 실시예에 있어서, 터널 절연막(제1 게이트 절연막)이 형성되는 경우에, 실리콘 기판(11)의 표면은 실소 플라즈마 등을 사용하여 직접 질화되어, 예를 들어 4㎚ 두께를 갖는 실리콘 질화막이 형성된다. 이후에, 도 7b에 도시된 바와 같이, 실리콘 질화막(13a)의 최하면(bottom surface) 및 최상면(top surface)은 산소 가스등을 사용하여 산화되어, 실리콘 산화막(13b, 13c)을 형성한다. 본원의 실시예는, 실리콘 질화막(13a)이 이 단계에 3중 배위를 갖도록 형성되고, 실리콘 질화막(13a)의 표면에는 도 7a에 도시된 바와 같이 요철이 설치되어 있다는 것으로 특징지워진다.
3중 배위의 실리콘 질화막을 평평한 것으로 가정하면, 막이 안정적이기 때문에, 표면을 통해 유입된 산소 가스 혹은 산소 가스에 의해 생성된 산소 원자는 3중 배위 실리콘 질화막에 충분히 확산될 수 없다. 따라서, 산소 가스 혹은 산소 원자는 실리콘 질화막의 최하측의 계면에 도달할 수 없고, 실리콘 질화막 아래 실리콘 산화막을 형성할 수 없다. 따라서, 실리콘 질화막의 표면에는 단지 얇은 산화막이 형성된다.
이에 비해, 제2 실시예에서, 3중 배위 실리콘 질화막은 안정적이고 밀착되므로, 막 두께에 있어서 변화를 갖고, 도 7a에 도시된 바와 같이 요철을 갖는 실리콘 질화막(13a)으로서 역할을 한다. 이로써, 도 7b에 도시된 바와 같이, 산소 분자 혹은 산소 원자는 실리콘 질화막(13a)의 밀집된 부분들 사이를 통과한다. 따라서, 실리콘 질화막의 표면은 산화되고 실리콘 산화막(13c)이 형성되며, 동시에 실리콘 질화막의 최하측의 계면에 실리콘 산화막(13b)이 형성된다. 상기 단계에 의해, 도 7c에 도시된 바와 같이 터널 절연막(13)이 형성되고, 도 7d에 도시된 바와 같이 부유 게이트 전극(14)이 형성된다.
밀집되고 요철을 갖는 3중 배위 실리콘 질화막(13a)을 형성하는 것은 도 8 및 도 9에 도시된 바와 같이, 800℃ 이상의 고온에서 질화하는 것을 요구한다. 도 8은 실리콘 질화막 형성 온도 및 형성된 실리콘 질화막의 표면 거칠기(요철 사이에서 높이의 차)의 평가 결과를 도시한다. 도 9는 실리콘 질화막 형성 온도 및 결합 상태 간의 관계를 도시한다.
도 8에 도시된 바와 같이, 700℃까지의 저온에서, 거칠기의 증분은 매우 작고, 거칠기는 700℃로 조차 약 0.07이다. 또한, 그러한 저온에서, 3중 배위 질소는 도 9에 도시된 바와 같이 형성될 수 없고, 질화막의 표면은 평평하다.
700℃와 800℃ 사이에서 거칠기는 급속도로 증가하고, 800℃로 거칠기는 0.14를 넘는다. 800℃를 넘는 온도에서, 거칠기는 거의 증가하지 않고, 900℃로 거칠기는 약 0.15이다. 특히, 실리콘 질화막 형성 온도를 800℃ 이상의 고온으로 설정하는 것에 의해 거칠기는 0.14㎚ 이상으로 설정되고, 바람직한 거칠기를 갖는 3중 배위 실리콘 질화막(13a)을 형성할 수 있다.
질화 시의 압력도 거칠기에 영향을 미친다. 고온에서조차, 질화가 저 압력에서 수행되면, 도 8에 도시된 바와 같이, 평평한 3중 배위 실리콘 질화막(13f)이 형성된다.
도 10은 실리콘 질화막의 형성에 있어 막 형성 온도와 막 형성 압력 및 막 품질에 대한 온도와 압력의 영향을 도시하는 특성도이다. 600℃보다 낮은 막 형성 온도에서, 3중 배위 실리콘 질화막은 형성될 수 없고, 도 10의 A에 의해 도시된 바와 같이 2중 배위 실리콘 질화막(23)이 형성된다. 600℃ 이상의 고온에서의 질화는 3중 배위 실리콘 질화막의 형성을 가능하게 하지만, 800℃보다 낮은 막 형성 온도로는 도 10의 B에 의해 도시된 바와 같이 평평한 막(13f)이 형성된다. 800℃ 이상의 막 형성 온도인 경우조차, 압력이 10Torr(13Pa)보다 작다면, 평평한 막(13f)이 형성된다.
이에 비해, 본원의 실시예에서, 질화는 적어도 800℃의 온도 및 적어도 10Torr(13Pa)의 막 형성 압력에서 수행되고, 이로써, 도 10의 C에 의해 도시된 바와 같이, 요철을 갖는 밀집된 실리콘 질화막(13a)이 형성된다. 이는, 고압이, 실리콘 기판의 표면에 도달하고 질화를 촉진하는 질소의 양을 증가시키기 때문이다.
상기한 점을 감안하여, 제2 실시예에서 사용된 터널 절연막을 형성하는 공정에 있어서, 적어도 800℃의 고온 및 적어도 10Torr(13Pa) 아래의 압력에서 터널 절연막의 실리콘 절연막의 형성을 수행하도록 요구된다.
도 11은 요철을 갖는 상기 3중 배위 실리콘 질화막을 산화함으로써 형성된 터널 절연막 내에서 산소 농도의 프로파일을 도시한다. 3중 배위 질소로 형성된 실리콘 질화막은 산소의 유입에 의해 쉽게 산화되지 않는다. 따라서, 도 11의 A에 의해 도시된 바와 같은 평평한 실리콘 질화막(13f)에서, 산소는 상술한 바와 같이 실리콘 기판과 실리콘 질화막 사이의 계면에 도달할 수 없다.
한편, 불안정한 2중 배위 질소 결합을 갖는 실리콘 질화막(23)에서, 산소는 도 11의 C에 의해 도시된 바와 같이 실리콘 질화막에 쉽게 진입한다. 따라서, 평평한 막에서조차, 실리콘 질화막은 실리콘 기판과 실리콘 질화막 사이의 계면에서 산소의 도착과 동시에 분열되고, 산질화막이 형성된다. 이 막은 높은 전기장 응력이 인가되는 경우에 결함을 쉽게 생성한다.
이에 비해, 제2 실시예에 따른 밀집된 3중 배위 질소 결합으로 형성된 실리콘 질화막(13a)이 도 11의 B에 의해 도시된 바와 같이 사용된다면, 실리콘 질화막(13a)의 구조는 3중 배위를 갖기 때문에, 산소 유입에 의해 쉽게 분열되지 않는다. 또한, 밀집된 실리콘 질화막(13a)의 오목부를 통해 산소가 유입되고, 이로써, 실리콘 산화막(13b)은 실리콘 기판과 실리콘 질화막 사이의 계면에 형성된다. 결과적으로, 도 2에 도시된 바와 같이, 실리콘 산화막(13b, 13c) 사이에 유지된 실리콘 질화막(13a)을 포함하는 터널 절연막(13)이 형성된다.
도 12는 실리콘 산화막 사이에 유지된, 연속적인 실리콘 질화막, 또는 불연속적인 실리콘 질화막을 포함하는 MOS 구조의 특성도이다. 수평축은 게이트 전압을 나타내고, 수직축은 절연막에 4MV/㎝ 전압이 인가되는 경우에 용량(CoX)으로 정 의된 용량값을 나타낸다. 실리콘 산화막 사이에 유지된 연속 혹은 불연속 막을 포함하는 구조는 MONOS 메모리 혹은 도트 메모리로서 공개적으로 알려진다. 이러한 공개적으로 알려진 예에서, 실리콘 질화막 그 자체는 메모리 속성을 얻기 위해 전하를 트랩하는 위치로서 사용된다.
예로서, 실시예 A는 도트 실리콘 질화막(미립자 실리콘 질화막(13g))과 비교된다. MONOS 메모리 및 도트 메모리는 실리콘 질화막의 트랩 형성을 이용하기 때문에, 사용될 실리콘 질화막은 2중 배위 질소를 포함한다. 이로써, 고 전기장을 인가함으로써 실리콘 질화막 내에 전하가 트랩되고, 그것의 전압/용량 특성은 트랩된 전하의 극성 및 양과 관련하여 시프트한다. 도 12에서 B의 예는 전자가 실리콘 질화막 도트(13g)에 의해 트랩되는 경우를 도시한다.
이에 비해, 제2 실시예에서, 터널 절연막(13)은 트랩 생성을 억제하는 3중 배위 질소 결합을 포함하는 실리콘 질화막(13a)을 포함하기 때문에, 도 12의 예 A에서와 같이, 전압/용량 특성은 고-전기장 응력의 적용 이후에 시프트하지 않는다.
(제3 실시예)
도 13a ~ 13i는 본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리 디바이스를 제조하는 단계를 도시하는 단면도이다. 도 1에서와 동일한 구성 엘리먼트들은 각각 동일한 참조 번호로 표기되고, 그에 대한 상세한 설명은 생략된다.
우선, 도 13a에 도시된 바와 같이, 예를 들어, 표면 방위(surface orientation) (100)이고, 저항률이 10 ~ 20Ω㎝를 갖는 p형 실리콘 기판(11)이 준비된다. p형 실리콘 기판(11)의 표면에는 홈(grooves)이 형성되고, 거기에는 CVD 산화막이 매립된다. 이로써, 각각 약 0.6㎛ 두께를 갖는 소자 분리 절연막(device isolation insulating films; 12)이 형성된다.
다음으로, 도 13b에 도시된 바와 같이, 900℃ 온도 및 50Torr(67Pa) 압력에서, 플라즈마 질화를 사용하여, 4㎚ 두께를 갖는 실리콘 질화막(13a)이 기판(11)의 주면 상에 형성된다. 그 때, 도 13c에 도시된 바와 같이, 산소 원자를 유입하기 위해, 실리콘 질화막(13a)이 산소 가스 분위기에 노출된다. 이로써, 도 13d에 도시된 바와 같이, 실리콘 질화막(13b, 13c) 사이에 유지된 실리콘 질화막(13a)을 포함하는 터널 절연막(제1 게이트 절연막)(13)이 형성된다. 이후에, 도 13e에 도시된 바와 같이, 인으로 도핑된 200㎚ 두께를 갖는 n형 폴리실리콘막이 터널 절연막(13) 상에 부유 게이트 전극(14)으로서 퇴적된다.
다음으로, 도 13f에 도시된 바와 같이, 7㎚ 두께를 갖는 ONO 막(15)은, 예를 들어, 부유 게이트 전극(14)으로서 역할을 하는 폴리실리콘막 상에 전극간 절연막(제2 게이트 절연막)으로서 형성된다. 그 다음, 도 13g에 도시된 바와 같이, 인으로 도핑된 200㎚ 두께를 갖는 n-형 폴리실리콘 막은 ONO 막(15) 상에 제어 게이트 전극(16)으로서 퇴적된다.
다음으로, 도 13h에 도시된 바와 같이, 레지스트 마스크(21)가 형성되고, 이후에, 반응성 이온 에칭에 의해 폴리실리콘막(16, 14), 터널 절연막(13) 및 ONO 막(15)이 에칭되어, 게이트 부분을 형성한다. 그 다음, 레지스트 마스크(21)가 제거된 이후에, 처리 손상으로부터의 회복을 목적으로, 그 구조에 대해 산화 분위기에서 열처리가 실시되어, 약 3㎚의 후 산화막(after oxide film; 17)이 형성된다. 후술되는 배선 형성을 위해, 제어 게이트 전극(16)과 소스/드레인 영역 상의 실리콘 산화막(17)의 부분들이 제거된다.
다음으로, 예를 들어, 3×1015㎝-2의 인 이온이 전체 표면에 주입되고, 구조에 대해 1000℃로 20초 동안 열처리가 실시되어, 실리콘 기판(11) 내의 인을 확산 및 활성화한다. 이로써, 소스/드레인 영역으로서 역할을 하는 확산층(18)이 형성된다. 상기 단계들에 의해, 도 13i에 도시된 구조가 얻어진다.
상술한 것에 이어지는 단계들은 구체적으로 설명되지 않는다. 예를 들어, 300㎚ 두께의 실리콘 산화막이 CVD에 의해 전체 표면상에 퇴적되고, 그 다음 이방성 드라이 에칭에 의해 실리콘 산화막에 콘택트 홀이 제공된다. 이후에, 800㎚ 두께를 갖고, 예를 들어 실리콘 0.5%와 구리 0.5%를 포함하는 알루미늄 막이 형성되고, 알루미늄 막을 패터닝하여 전극이 형성된다. 그 다음, 상기 구조는, 수소 10%를 포함하는 질소 분위기 내에서, 450℃로 15분 동안 열처리된다.
상술한 바와 같이, 제3 실시예에 따르면, 터널 절연막(13)을 형성하는 실리콘 질화막은 3중 배위 결합을 포함하고, 이로써, 고-품질 및 고-신뢰 터널 절연막(13)을 갖는 비휘발성 반도체 메모리 디바이스를 형성하는 것이 가능하다. 또한, 터널 절연막(13)을 형성하는 실리콘 질화막의 두께를 4㎚로 설정하고, 실리콘 산화막 각각은 2㎚로 설정함으로써, 터널 절연막(13)의 물리적 두께는 8㎚이고, 산화막 변환 두께(oxide film converted thickness; EOT)는 6㎚이다. 특히, 터널 절연막 자체는 얇아진다. 이는 전원 전압의 감소에 기여하고, 속성은 물론 디바이스의 신 뢰도에 있어서의 향상을 가능하게 한다.
질소 플라즈마를 사용하는 직접 질화(direct nitriding)가 3중 배위 질소 결합을 포함하는 실리콘 질화막을 형성하는 방법의 예로서 설명되었지만, 본 발명은 이에 한정되지 않는다. 예를 들어, 암모니아(NH3) 가스 혹은 질소기(nitrogen radicals)를 사용하여 질화하는 것에 의해서도 동일한 효과가 얻어진다. 암모니아 가스를 사용하는 경우에, 수소가 실리콘 질화막에 유입된다. 따라서, 막 내의 수소는, 실리콘 질화막이 형성된 이후에, 진공 혹은 수소나 삽입 가스 내에서 실리콘 질화막 형성 온도보다 높은 온도로 열 처리함으로써 제거될 수 있다.
실리콘 질화막이 형성된 이후에, 진공 혹은 질소나 삽입 가스 내에서 질화 온도보다 높은 온도로 열 처리가 수행되면, 실리콘 질화막의 구조의 이완(relaxation)이 촉진되고, 보다 안정적인 구조를 갖는 3중 배위 실리콘 질화막을 얻을 수 있다. 이는, 암모니아 가스에 의해 실리콘 질화막을 형성하는 경우는 물론, 그 외의 방법에 의해 실리콘 질화막을 형성하는 경우에도 효력이 있다.
또한, 산소(O2) 가스를 사용하는 산화가 실리콘 질화막의 형성 이후의 산화의 예(도 13c)로서 설명되었지만, 본 발명은 이에 한정되지 않는다. 예를 들어, 오존(O3) 가스, 수증기(H2O)를 포함하는 가스, 산소기(oxygen radicals), 또는 일산화이질소(N20) 가스를 사용하여 산화하는 것에 의해서도 동일한 효과를 얻을 수 있다. 그러나 산화에 산화질소(NO) 가스가 사용되면, 실리콘 질화막과 실리콘 기판 사이의 계면에 형성된 실리콘 산화막에 질소가 유입된다. 질소는 2중 배위 질소 결합을 쉽게 형성하므로, 계면 속성에 있어서 열화를 야기할 수 있고 트랩을 증가시킬 수 있다.
따라서, NO 가스를 사용하는 것은 바람직하지 않다. 또한, 산화는 900℃ 이상에서 양호하게 수행되어, 형성될 실리콘 산화막의 품질을 개선한다.
(제4 실시예)
도 14a ~ 14d는 본 발명의 제4 실시예에 따른 비휘발성 반도체 메모리 디바이스를 제조하는 단계들을 도시하는 단면도이다. 도 1과 동일한 구성 엘리먼트들은 각각 동일한 참조 번호로 표기되고, 그들의 상세한 설명은 생략된다.
부유 게이트 전극(14)의 역할을 하는 폴리실리콘막의 형성까지의 단계는 도 13a ~ 13e에 도시된 단계들과 동일하다.
다음으로, 도 14a에 도시된 바와 같이, 15㎚ 두께 등을 갖는 알루미늄 산화막(25)은 부유 게이트 전극(14)으로 역할을 하는 폴리실리콘막 상에 CVD에 의해 전극간 절연막(제2 게이트 절연막)으로서 퇴적된다. 다음으로, 도 14b에 도시된 바와 같이, 인으로 도핑된 200㎚ 두께를 갖는 n형 폴리실리콘막은 알루미늄 산화막(25) 상에 제어 게이트 전극(16)으로서 퇴적된다.
다음으로, 도 14c에 도시된 바와 같이, 레지스트 마스크(21)가 형성되고, 이후에, 반응성 이온 에칭에 의해 폴리실리콘막(16, 14), 터널 절연막(13), 및 알루미늄 산화막(25)이 에칭되어, 게이트 전극 부분을 형성한다. 그 때, 레지스트 마스크(21)가 제거된 이후에, 상기 구조는 처리 손상으로부터의 회복을 목적으로 산화 분위기에서 열처리되어, 약 3㎚의 산화후 막(17)이 형성된다.
다음에, 예를 들어, 3×1015㎝-2의 인 이온이 전체 표면에 주입되고, 실리콘 기판(11) 내의 인을 확산 및 활성화하기 위해, 상기 구조는 1000℃로 20초동안 열처리된다. 이로써, 소스/드레인 영역으로서 역할을 하는 확산층(18)이 형성된다. 상기 단계들에 의해, 도 14d에 도시된 구조가 얻어진다.
상술한 것에 이어지는 단계들은 구체적으로 설명되지 않는다. 제3 실시예에와 동일한 방식에서, 실리콘 산화막이 CVD에 의해 퇴적되고, 그 다음, 실리콘 산화막에 콘택트 홀이 제공된다. 이후에, 알루미늄막이 형성되고, 알루미늄 막을 패터닝함으로써 전극이 형성된다. 그 때, 상기 구조는 질소 분위기에서 열처리된다.
제4 실시예에 따르면, 부유 게이트 전극(14)과 제어 게이트 전극(16) 사이의 절연막은 고 유전체막인 알루미늄 산화막(25)으로 형성된다. 따라서, 터널 절연막(13)으로 결합비를 증가시킬 수 있다. 따라서, 단순한 평면 적층 구조를 갖는 게이트 전극 부분을 만들 수 있고, 디바이스의 축소로 인한 셀들 간의 계면의 문제를 해결할 수 있다.
금속 산화물 등으로 형성된 고 유전체막(25)이 부유 게이트 전극(14)과 제어 게이트 전극(16) 사이에 제공된다면, 도 15에 도시된 바와 같이 부유 게이트 전극(14)의 폴리실리콘막 내의 입자 경계를 통해 금속 불순물(22)이 확산하여, 터널 절연막(13)에 유입된다. 종래의 터널 절연막에서는, 금속 불순물(22)이 막으로 쉽게 유입되므로, 트랩이 형성되고 압력에 대한 내성이 상당히 열화된다.
이에 비해, 제4 실시예의 터널 절연막(13)을 사용하는 경우에는, 안정적인 구조를 갖는 실리콘 질화막(13a)이 금속 불순물(22)의 확산을 막는다. 동시에, 실리콘 산화막(13b, 13c)과 실리콘 질화막(13a)을 포함하는 터널 절연막(13)의 적층 구조는 금속 불순물로 인해 응력 적용시 형성된 결함이 부유 게이트 전극(14)과 실리콘 기판 계면으로부터 접속되는 것을 막는다. 따라서, 장애에 대한 내성에 있어서의 열화를 억제할 수도 있다.
상기 실시예에서, 부유 게이트 전극(14)과 제어 게이트 전극(16) 사이에 유지된 고-유전체막(25)의 예로서 알루미늄 산화(Al2O3)막이 채택되지만, 본 발명은 이에 한정되지 않는다. 예를 들어, 고 유전 상수를 갖는 금속 산화물, 알루미네이트막(MAIOX, M: 금속 엘리먼트, X: 산소 콘텐트), 실리케이트막(MsiOX, M: 금속 엘리먼트, x: 산소 콘텐트), HfO2, ZrO2 및 CeO2와 같은 천이 원소의 산화물, 및 Ln2O3와 같은 금속 산화물을 사용하더라도 동일한 효과가 얻어진다. 또한, 전극간 유전체막이 알루미늄 산화물과 하프늄 산화물의 적층막으로 형성된다면, 알루미늄 산화막 내의 산소 부족과 같은 결함은 저온에서 산소 원자로 해결되고, 이로써 누설 전류가 감소된 구조가 얻어진다.
(제5 실시예)
도 16은 본 발명의 제5 실시예에 따른 비휘발성 반도체 메모리 디바이스의 개략적인 구조를 도시하는 단면도이다.
제5 실시예에서, 소자 분리용 실리콘 산화막(12)은 p형 실리콘 기판(11) 상에 형성된다. 실리콘 기판(11)의 표면에는, n형 소스/드레인 확산층(18)이 인 이 온 주입에 의해 형성된다. 실리콘 산화막(13b, 13c) 사이에 유지된 실리콘 질화막(13a)으로 형성된 적층 구조를 갖는 터널 절연막(제1 게이트 절연막)(13)은 실리콘 기판(11)의 표면에 형성된다. 부유 게이트 전극으로 역할을 하는 폴리실리콘막은 터널 절연막(13) 상에 형성된다.
부유 게이트 전극(14) 상에는, 제2 게이트 절연막으로서 역할을 하는 전극간 절연막(35)이 형성된다. 전극간 절연막(35)은 실리콘 산화막(35b, 35c) 사이에 유지된 실리콘 질화막(35a)으로 형성된 적층 구조를 갖는다. 제어 게이트 전극(16)으로서 역할을 하는 폴리실리콘막은 전극간 절연막(35) 상에 형성된다. 또한, 실리콘 산화막(17)은 게이트 전극(14, 16)의 측벽 상에 형성된다.
구체적으로, 전극간 절연막은, 터널 절연막(13)과 마찬가지로, 실리콘 산화막들(35b 및 35c) 사이에 실리콘 질화막(35a)이 유지된 구조를 갖는다. 메모리 디바이스의 다른 부분들은 도 1의 디바이스의 구조 내의 부분들과 동일하다. 실리콘 질화막(35a)은 부유 게이트 전극(14)을 직접 질화시킴으로써 얻어진다. 고온에서 질화를 수행함으로써, 질소는 3중 배위 결합들(triple coordinate bonds)을 포함한다.
상기 구조에 따르면, 부유 게이트 전극(14)과 제어 게이트 전극(16) 사이에 유지된 전극간 절연막(35)은 또한 도 3에 도시된 것과 같은 절연막 구조를 갖는다. 이 구조는 디바이스의 신뢰도를 더 향상시킴과 동시에, 디바이스의 구동 전압을 저감시킨다.
(제6 실시예)
도 17a 내지 17d는 본 발명의 제6 실시예에 따른 비휘발성 반도체 메모리 디바이스의 제조 공정들을 예시하는 단면도들이다. 도 1의 것들과 동일한 구성 요소들은 동일한 각각의 참조 부호로 표시되고, 그에 대한 상세한 설명은 생략된다.
부유 게이트 전극(14)으로 이용되는 폴리실리콘막의 형성까지의 공정들은 도 13a 내지 13e에 도시된 공정들과 동일하다.
다음으로, 도 17a에 도시된 바와 같이, 부유 게이트 전극(14)으로 이용되는 다결정성 실리콘막 상에 900℃ 온도 및 50 Torr(67Pa)의 압력에서 플라스마 질화(plasma nitriding) 등을 이용하여 실리콘 4 nm 두께를 갖는 실리콘 질화막(35a)이 형성된다. 그 후, 이 실리콘 질화막(35a)은 예를 들어 산소 가스 분위기에 노출되어 그 막 내에 산소 원자들이 유입된다. 그에 의해서, 도 17b에 도시된 바와 같이, 실리콘 산화막들(35b 및 35c) 사이에 유지된 실리콘 질화막(35a)으로 형성된 전극간 절연막(제2 게이트 절연막)(35)이 형성된다.
다음으로, 도 17c에 도시된 바와 같이, 상기 전극간 절연막(35) 상에 제어 게이트 전극(16)으로서 200 nm 두께를 갖는 인 도핑된 n형 다결정성 실리콘막이 퇴적된다.
다음으로, 이 실시예에 도시되어 있지는 않지만, 레지스트 마스크를 이용하여 패터닝이 수행되고, 그 후 다결정성 실리콘막들(16 및 14), 터널 절연막(13) 및 층간 절연막(35)이 반응성 이온 에칭에 의해 에칭되어 게이트 전극부가 형성된다. 그 후, 레지스트 마스크가 제거된 후에, 처리 손상(processing damage)으로부터의 회복을 위해 그 구조물에 대해 산화 분위기 중에서 열처리가 행해지고, 약 3 nm의 산화후 막(17)이 형성된다.
다음으로, 예를 들면, 3×1015 cm-2의 인 이온들이 전체 표면에 주입되고, 그 구조물에 대해 1000℃로 20초 동안 열처리가 행해져서 실리콘 기판(11) 내에 인을 확산시키고 활성화시킨다. 그에 의해서, 소스/드레인 영역들로 이용되는 확산층들(18)이 형성된다. 상기 공정들에 의해, 도 17d에 도시된 구조물이 얻어진다.
상기 이후의 공정들은 구체적으로 예시되어 있지 않다. 제3 실시예에서와 마찬가지로, CVD에 의해 실리콘 산화막이 퇴적되고, 그 후 이 실리콘 산화막 내에 콘택트 홀이 제공된다. 그 후, 알루미늄막이 형성되고, 그 후 이 알루미늄막을 패터닝하여 전극이 형성된다. 그 후, 이 구조물에 대해 질소 분위기 중에서 열처리가 행해진다.
부유 게이트 전극(14)과 제어 게이트 전극(16) 사이에 유지된 전극간 절연막(35)을 형성하는 공정에서, 3중 배위 결합들을 포함하는 실리콘 질화막을 형성하는 방법의 예로서 질소 플라스마를 이용한 직접 질화(direct nitriding)에 대하여 설명하였다. 그러나 실시예는 그것에 한정되지 않고, 제3 실시예에서 설명한 바와 같이 다양한 변형이 가능하다.
또한, 실리콘 질화막의 형성 후에 수행되는 산화의 예로서 산소(O2) 가스를 이용한 산화에 대하여 설명하였다. 그러나 실시예는 그것에 한정되지 않고, 제3 실시예에서 설명한 바와 같이 다양한 변형이 가능하다. 또한, 형성될 실리콘 산화막들의 품질을 향상시키기 위해, 산화는 900℃ 이상에서 수행되는 것이 바람직하 다.
(제7 실시예)
도 18a 내지 18e는 본 발명의 제7 실시예에 따른 비휘발성 반도체 메모리 디바이스의 제조 공정들을 예시하는 단면도들이다. 도 1의 것들과 동일한 구성 요소들은 동일한 각각의 참조 부호로 표시되고, 그에 대한 상세한 설명은 생략된다.
도 7a 내지 7d에서, 실리콘 질화막의 형성 후에 구조물은 산소와 같은 산화 가스에 노출되고, 그에 의해 실리콘 산화막들이 형성되어 그들 사이에 실리콘 질화막이 유지된다. 그러나 실리콘 질화막은 3중 배위 결합들을 갖기 때문에, 실리콘 질화막의 표면은 느린 산화 속도를 갖는다.
이러한 문제를 해결하기 위하여, 제7 실시예에서는, 도 18a에 도시된 바와 같이 실리콘 질화막(13a)이 형성된 후에, 그 위에 도 18b에 도시된 바와 같이 실리콘막(13d)이 퇴적된다. 그 후, 도 18c에 도시된 바와 같이, 구조물은 산소와 같은 산화 가스에 노출되고, 그에 의해 실리콘 산화막(13d)이 산화되고 실리콘 산화막(13c)이 형성된다. 이와 동시에, 산화제가 실리콘 질화막(13a)을 통과하고, 기판(11)과 실리콘 질화막(13a) 사이에 유지된 영역에 실리콘 산화막(13b)이 형성된다. 그에 의해서, 실리콘 산화막들(13b 및 13c) 사이에 실리콘 질화막(13a)이 유지된 구조를 갖는 터널 절연막(제1 게이트 절연막)(13)이 형성된다. 그 후, 그 위에 다결정성 실리콘막이 퇴적되어 부유 게이트 전극(14)이 형성된다.
상기 공정을 채용함으로써, 실리콘 질화막(13a) 상의 실리콘 산화막(13c)의 두께를 퇴적될 실리콘막(13d)의 두께에 의해 제어하는 것이 가능하다. 실리콘 질 화막(13a) 상에 형성된 실리콘막(13d)은 비결정성(amorphous) 실리콘막, 다결정성(polycrystalline) 실리콘막 및 단결정성(monocrystalline) 실리콘막 중 어느 하나일 수 있다. 실리콘 질화막의 표면상에 균일한 퇴적을 위해서는 비결정성 실리콘막이 바람직하다.
실리콘막(13d)은 다결정성 실리콘막일 수 있지만, 그것의 실리콘 결정 입자들은 상이한 표면 배향들을 갖는다. 따라서, 산화량이 불충분하면, 도 19에 도시된 바와 같이, 실리콘 산화막(13c)에 실리콘 입자들(24)이 잔류하는 경우가 있다. 실리콘 입자들(24)이 잔류하는 것은 기본적으로 바람직하지 않지만, 그 현상을 긍정적으로 이용하여, 실리콘 입자들(24)에 전하를 축전하는 것과 같이, 입자들의 효과를 이용하여 반도체 메모리 디바이스를 형성할 수 있다.
또한, 예를 들어 실란(SiH4) 가스 및 디클로로실란(SiH2Cl2) 가스를 이용하여 700℃의 고온에서 실리콘막이 퇴적된다면, 퇴적된 실리콘막은 단결정성 실리콘막이다. 단결정성 실리콘막은 균일하게 산화되므로, 고품질의 실리콘 산화막(13c)을 형성하는 것이 가능하다.
(변형예)
본 발명은 상기 실시예들에 국한되지 않는다. 상기 실시예들에서는 기판으로서 실리콘이 사용되지만, 다른 반도체의 기판을 사용하는 것도 가능하다. 또한, 만일 제2 게이트 절연막으로서 단층막이 사용된다면, 제어 게이트 전극 및 부유 게이트 전극과의 결합비(coupling ratio)를 높이기 위하여, 바람직하게는 실리콘 산 화막의 유전율보다 높은 유전율을 갖는 절연체가 사용된다. 예를 들면, 절연체로서 금속 산화물, 금속 실리케이트막, 또는 금속 알루미네이트막을 사용하는 것이 바람직하다.
또한, 제1 게이트 절연막의 형성 시에 기판상에 실리콘 절연막을 형성하는 방법은 반드시 플라스마 질화에 국한되는 것은 아니다. 기판을 직접 질화시킴으로써 실리콘 질화막을 형성하는 방법이라면 어떠한 방법도 채용될 수 있다. 질화 온도 및 질화 압력은 필요에 따라서 변경될 수 있지만, 3중 배위 질소 결합들을 획득하고 막의 표면에 요철들(projections and depressions)을 제공하기 위하여, 바람직하게는 적어도 800℃의 온도 및 적어도 13Pa의 압력으로 설정된다. 또한, 실리콘 질화막이 형성된 후에 산화막 형성 시의 온도는 고품질의 실리콘 산화막을 얻기 위하여 바람직하게는 900℃ 이상이다.
또한, 부유 게이트 전극 및 제어 게이트 전극의 재료는 반드시 다결정성 실리콘에 국한되는 것은 아니고, 다른 도전성 재료를 사용하는 것도 가능하다. 그러나 제5 및 제6 실시예에서와 같이 제1 게이트 절연막과 같은 방식으로 제2 게이트 절연막이 구성된다면, 부유 게이트 전극은 실리콘으로 형성될 필요가 있다.
부가적인 이점 및 변경들이 숙련된 당업자에게는 용이하게 행해질 것이다. 따라서, 보다 넓은 양태에서의 발명은 본 명세서에서 도시되고 설명된 특정 상세 및 대표적 실시예들에 국한되지 않는다. 따라서, 첨부된 청구항들 및 그 균등물에 의해 정의된 일반 발명 개념의 의미 및 범위를 벗어나지 않고서 갖가지 변경이 이루어질 수 있다.
본 발명은 부유 게이트 전극과 기판 사이의 터널 절연막을 개선한 비휘발성 반도체 메모리 디바이스 및 그 제조 방법에 관한 것으로, 터널 절연막으로서, 고-전압 응력 적용의 경우에도 트랩이 쉽게 형성되지 않고, 누설 전류가 적은 절연막을 달성하여, 터널 절연막의 신뢰도를 높일 수 있게 된다.

Claims (21)

  1. 제1 도전형의 반도체 기판과;
    상기 반도체 기판상에 형성된 게이트 엘리먼트로서,
    상기 반도체 기판의 주면 상에 선택적으로 형성된 제1 게이트 절연막 - 상기 제1 게이트 절연막은 실리콘 질화막과 이 실리콘 질화막을 사이에 둔 실리콘 산화막들을 포함하는 3층 구조를 형성하고, 상기 실리콘 질화막은 3중 배위 질소 결합들(triple coordinate nitrogen bonds)을 포함함 - 과;
    상기 제1 게이트 절연막 상에 형성된 부유 게이트 전극과;
    상기 부유 게이트 전극 상에 형성된 제2 게이트 절연막과;
    상기 제2 게이트 절연막 상에 형성된 제어 게이트 전극
    을 포함하는 게이트 엘리먼트와;
    제2 도전형의 소스 및 드레인 영역들 - 상기 소스 및 드레인 영역들은 상기 게이트 엘리먼트를 사이에 두고 상기 반도체 기판의 주면 내에 형성됨 -
    을 포함하는 비휘발성 반도체 메모리 디바이스.
  2. 제1항에 있어서, 상기 반도체 기판은 실리콘 기판인 비휘발성 반도체 메모리 디바이스.
  3. 제1항에 있어서, 상기 제1 게이트 절연막 내의 상기 실리콘 질화막은 그 표 면상에 요철들(projections and depressions)을 갖고 면내 방향(in-plane direction)으로 연속적으로 형성되고, 상기 요철들 간의 차의 평균은 0.14 nm 이상으로 설정되는 비휘발성 반도체 메모리 디바이스.
  4. 제1항에 있어서, 상기 제2 게이트 절연막은 상기 실리콘 산화막들의 유전율보다 높은 유전율을 갖는 절연막으로 형성되는 비휘발성 반도체 메모리 디바이스.
  5. 제4항에 있어서, 상기 제2 게이트 절연막은 금속 산화막, 금속 실리케이트막, 및 금속 알루미네이트막 중 하나로 형성되는 비휘발성 반도체 메모리 디바이스.
  6. 제1 도전형의 반도체 기판과;
    상기 반도체 기판상에 형성된 게이트 엘리먼트로서,
    상기 반도체 기판의 주면 상에 선택적으로 형성된 제1 게이트 절연막 - 상기 제1 게이트 절연막은 실리콘 질화막과 이 실리콘 질화막을 사이에 둔 실리콘 산화막들을 포함하는 3층 구조를 형성하고, 상기 실리콘 질화막은 3중 배위 질소 결합들을 포함함 - 과;
    상기 제1 게이트 절연막의 일부분 상에 형성된 부유 게이트 전극과;
    상기 부유 게이트 전극 상에 형성된 제2 게이트 절연막 - 상기 제2 게이트 절연막은 실리콘 질화막과 이 실리콘 질화막을 사이에 둔 실리콘 산화막들을 포함 하는 3층 구조를 형성하고, 상기 실리콘 질화막은 3중 배위 질소 결합들을 포함함 - 과;
    상기 제2 게이트 절연막 상에 형성된 제어 게이트 전극
    을 포함하는 게이트 엘리먼트와;
    상기 게이트 엘리먼트가 사이에 배치된 채로 상기 반도체 기판의 주면 내에 형성된 제2 도전형의 소스 및 드레인 영역들
    을 포함하는 비휘발성 반도체 메모리 디바이스.
  7. 제6항에 있어서, 상기 반도체 기판은 실리콘 기판인 비휘발성 반도체 메모리 디바이스.
  8. 제6항에 있어서, 상기 제1 게이트 절연막 내의 상기 실리콘 질화막은 그 표면상에 요철들을 갖고 면내 방향으로 연속적으로 형성되고, 상기 요철들 간의 차의 평균은 0.14 nm 이상으로 설정되는 비휘발성 반도체 메모리 디바이스.
  9. 제6항에 있어서, 상기 제2 게이트 절연막은 상기 실리콘 산화막들의 유전율보다 높은 유전율을 갖는 절연막으로 형성되는 비휘발성 반도체 메모리 디바이스.
  10. 제9항에 있어서, 상기 제2 게이트 절연막은 금속 산화막, 금속 실리케이트막, 및 금속 알루미네이트막 중 하나로 형성되는 비휘발성 반도체 메모리 디바이 스.
  11. 제1 도전형의 실리콘 기판의 주면을 직접 질화시킴으로써 실리콘 질화막을 형성하고, 후속하여 상기 기판을 산화 분위기 중에서 가열하여, 상기 실리콘 질화막과 상기 기판과의 계면에 하나의 실리콘 산화막을 형성하고, 상기 실리콘 질화막 상에 다른 하나의 실리콘 산화막을 형성하여, 상기 실리콘 산화막들과 상기 실리콘 질화막으로 이루어진 제1 게이트 절연막을 형성하는 단계와;
    상기 제1 게이트 절연막 상에 부유 게이트 전극을 형성하는 단계와;
    상기 부유 게이트 전극 상에 제2 게이트 절연막을 형성하는 단계와;
    상기 제2 게이트 절연막 상에 제어 게이트 전극을 형성하는 단계와;
    상기 제1 게이트 절연막을 사이에 두고 상기 기판의 주면 내에 제2 도전형의 소스 및 드레인 영역들을 형성하는 단계
    를 포함하는 비휘발성 반도체 메모리 디바이스의 제조 방법.
  12. 제11항에 있어서, 상기 실리콘 질화막을 형성하는 단계는 상기 기판의 주면을 플라스마 질화(plasma nitriding)에 의해 직접 질화시키는 것을 포함하는 비휘발성 반도체 메모리 디바이스의 제조 방법.
  13. 제12항에 있어서, 상기 실리콘 질화막을 형성하는 단계는 플라스마 질화에 의해 상기 기판이 질화될 때 상기 기판이 가열되는 온도를 800℃ 이상으로 설정하 는 것을 포함하는 비휘발성 반도체 메모리 디바이스의 제조 방법.
  14. 제12항에 있어서, 상기 실리콘 질화막을 형성하는 단계는 플라스마 질화에 의해 상기 기판이 질화될 때의 분위기 압력을 13Pa 이상으로 설정하는 것을 포함하는 비휘발성 반도체 메모리 디바이스의 제조 방법.
  15. 제11항에 있어서, 상기 실리콘 질화막을 형성하는 단계는 상기 실리콘 질화막이 산화될 때 상기 기판이 가열되는 온도를 900℃ 이상으로 설정하는 것을 포함하는 비휘발성 반도체 메모리 디바이스의 제조 방법.
  16. 제1 도전형의 실리콘 기판의 주면을 직접 질화시킴으로써 실리콘 질화막을 형성하고, 후속하여 상기 실리콘 질화막 상에 실리콘막을 형성하고, 후속하여 상기 기판을 산화 분위기 중에서 가열하여 상기 실리콘막을 산화시켜 제1 실리콘 산화막을 형성하고, 상기 실리콘 질화막과 상기 기판과의 계면에 제2 실리콘 산화막을 형성하고, 상기 실리콘 질화막, 상기 제1 실리콘 산화막 및 상기 제2 실리콘 산화막으로 이루어진 제1 게이트 절연막을 형성하는 단계와;
    상기 제1 게이트 절연막 상에 부유 게이트 전극을 형성하는 단계와;
    상기 부유 게이트 전극 상에 제2 게이트 절연막을 형성하는 단계와;
    상기 제2 게이트 절연막 상에 제어 게이트 전극을 형성하는 단계와;
    상기 제1 게이트 절연막을 사이에 두고 상기 기판의 주면 내에 제2 도전형의 소스 및 드레인 영역들을 형성하는 단계
    를 포함하는 비휘발성 반도체 메모리 디바이스의 제조 방법.
  17. 제16항에 있어서, 상기 실리콘 질화막을 형성하는 단계는 상기 기판의 주면을 플라스마 질화에 의해 직접 질화시키는 것을 포함하는 비휘발성 반도체 메모리 디바이스의 제조 방법.
  18. 제17항에 있어서, 상기 실리콘 질화막을 형성하는 단계는 플라스마 질화에 의해 상기 기판이 질화될 때 상기 기판이 가열되는 온도를 800℃ 이상으로 설정하는 것을 포함하는 비휘발성 반도체 메모리 디바이스의 제조 방법.
  19. 제17항에 있어서, 상기 실리콘 질화막을 형성하는 단계는 플라스마 질화에 의해 상기 기판이 질화될 때의 분위기 압력을 13Pa 이상으로 설정하는 것을 포함하는 비휘발성 반도체 메모리 디바이스의 제조 방법.
  20. 제16항에 있어서, 상기 실리콘 질화막을 형성하는 단계는 상기 실리콘 질화막이 산화될 때 상기 기판이 가열되는 온도를 900℃ 이상으로 설정하는 것을 포함하는 비휘발성 반도체 메모리 디바이스의 제조 방법.
  21. 제1 도전형의 실리콘 기판의 주면을 직접 질화시킴으로써 제1 실리콘 질화막 을 형성하고, 후속하여 상기 기판을 산화 분위기 중에서 가열하여, 상기 제1 실리콘 질화막과 상기 기판과의 계면에 하나의 제1 실리콘 산화막을 형성하고, 상기 제1 실리콘 질화막 상에 다른 하나의 제1 실리콘 산화막을 형성하여, 상기 제1 실리콘 질화막과 상기 제1 실리콘 산화막들로 이루어진 제1 게이트 절연막을 형성하는 단계와;
    상기 제1 게이트 절연막 상에 폴리실리콘막으로 형성된 부유 게이트 전극을 형성하는 단계와;
    상기 부유 게이트 전극의 표면을 직접 질화시킴으로써 제2 실리콘 질화막을 형성하고, 후속하여 상기 기판을 산화 분위기 중에서 가열하여, 상기 제2 실리콘 질화막과 상기 부유 게이트 전극과의 계면에 하나의 제2 실리콘 산화막을 형성하고, 상기 제2 실리콘 질화막 상에 다른 하나의 제2 실리콘 산화막을 형성하여, 상기 제2 실리콘 질화막과 상기 제2 실리콘 산화막들로 이루어진 제2 게이트 절연막을 형성하는 단계와;
    상기 제2 게이트 절연막 상에 제어 게이트 전극을 형성하는 단계와;
    상기 제1 실리콘 질화막을 사이에 두고 상기 기판의 주면 내에 제2 도전형의 소스 및 드레인 영역들을 형성하는 단계
    를 포함하는 비휘발성 반도체 메모리 디바이스의 제조 방법.
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