KR100796092B1 - 불휘발성 반도체 메모리 장치와 반도체 장치, 및 불휘발성반도체 메모리 장치의 제조 방법 - Google Patents

불휘발성 반도체 메모리 장치와 반도체 장치, 및 불휘발성반도체 메모리 장치의 제조 방법 Download PDF

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Abstract

터널 절연막을 결함이 생성되기 어려운 고품질의 절연막으로 할 수 있고, 또한 리크 전류의 저감을 도모할 수 있어, 소자 특성 및 신뢰성의 향상에 기여한다. 제1 도전형의 반도체 기판(11)의 주면 상에 선택적으로 형성된 터널 절연막(13)과, 터널 절연막(13) 상에 형성된 플로팅 게이트 전극(14)과, 플로팅 게이트 전극(14) 상에 형성된 인터폴리 절연막(15)과, 인터폴리 절연막(15) 상에 형성된 컨트롤 게이트 전극(16)과, 기판(11)의 주면에 형성된 제2 도전형의 소스·드레인 영역(12)을 구비한 불휘발성 반도체 메모리 장치로서, 터널 절연막(13)은, 실리콘 질화막(13a)을 실리콘 산화막(13b, 13c) 사이에 끼워져 형성된 3층 구조이고, 실리콘 질화막(13a)은 면내 방향으로 연속하는 막이며, 삼배위의 질소 결합을 갖고, 또한 질소의 제2 근접 원자 중 적어도 1개가 질소이다.
인큐베이션 타임, 댕글링 본드, 리크 전류, 전하 트랩

Description

불휘발성 반도체 메모리 장치와 반도체 장치, 및 불휘발성 반도체 메모리 장치의 제조 방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND SEMICONDUCTOR DEVICE, AND METHODE OF MANUFACTURING NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
도 1은 본 발명의 제1 실시예에 따른 불휘발성 반도체 메모리 장치의 개략 구성을 도시하는 단면도.
도 2는 제1 실시예에 이용한 터널 절연막의 구체적 구조를 도시하는 단면도.
도 3은 질소의 결합 상태가 삼배위의 실시예와 종래 구조에서의, 광전자 분광법에 의해 측정한 질소의 스펙트럼을 도시하는 도면.
도 4는 종래의 터널 절연막의 제조 공정 및 질소의 결합 상태를 도시하는 도면.
도 5는 제1 실시예를 설명하기 위한 것으로서, 질소의 밀도와 실리콘과 질소의 결합력의 관계를 도시하는 특성도.
도 6은 종래 및 제1 실시예에 따른 터널 절연막을 비교한 특성도.
도 7은 제1 실시예의 효과를 설명하기 위한 것으로서, MOS의 밴드 구조를 도시하는 도면.
도 8은 제1 실시예의 효과를 설명하기 위한 것으로서, 터널 절연막의 연속성의 필요성을 도시하는 공정 단면도.
도 9는 제1 실시예의 효과를 설명하기 위한 것으로서, 터널 절연막의 전압-용량의 관계를 도시하는 특성도.
도 10은 제1 본 실시예의 효과를 설명하기 위한 것으로서, 실리콘 질화막의 러프니스를 도시하는 특성도.
도 11은 제1 본 실시예의 효과를 설명하기 위한 것으로서, 아몰퍼스 실리콘막을 질화하여 실리콘 질화막을 형성할 때의 질화 온도와 성막 압력의 더 바람직한 범위를 도시하는 도면.
도 12는 본 발명의 제2 실시예에 따른 불휘발성 반도체 메모리 장치의 제조 공정, 특히 터널 절연막의 제조 공정을 도시하는 단면도.
도 13은 제1 실시예의 변형예를 설명하기 위한 것으로서, MOS 트랜지스터의 개략 구조를 도시하는 단면도.
도 14는 실리콘 질화막 내의 산소 농도를 분석한 결과를 도시하는 도면.
도 15는 실리콘 질화막의 산화의 모습을 도시하는 단면도.
도 16은 본 발명의 제3 실시예에 따른 불휘발성 반도체 메모리 장치의 제조 공정을 도시하는 단면도.
도 17은 제3 실시예의 효과를 설명하기 위한 터널 절연막 내의 질소 및 산소 농도 분포를 도시하는 특성도.
도 18은 본 발명의 제4 실시예에 따른 불휘발성 반도체 메모리 장치의 제조 공정을 도시하는 단면도.
도 19는 본 발명의 제5 실시예에 따른 불휘발성 반도체 메모리 장치의 제조 공정을 도시하는 단면도.
도 20은 제5 실시예에 의해 형성한 불휘발성 반도체 메모리 장치의 일례를 도시하는 소자 구조 단면도.
도 21은 본 발명의 제6 실시예에 따른 불휘발성 반도체 메모리 장치의 개략 구조를 도시하는 단면도.
도 22는 제6 실시예의 효과를 설명하기 위한 플로팅 게이트 전극 내의 공핍층 폭을 도시하는 특성도.
도 23은 본 발명의 제7 실시예에 따른 핀형 불휘발성 반도체 메모리 장치의 개략 구조를 도시하는 사시도.
도 24는 제7 실시예의 핀형 불휘발성 반도체 메모리 장치의 제조 공정을 도시하는 단면도.
도 25는 제8 실시예에 따른 불휘발성 반도체 메모리 장치의 제조 공정을 도시하는 단면도.
도 26은 제9 실시예에 따른 불휘발성 반도체 메모리 장치의 제조 공정을 도시하는 단면도.
도 27은 퇴적 시간이 서로 다른 다결정 실리콘막에 대하여 동일한 조건에서 질화한 경우의, 형성되는 질화 막 두께의 변화를 도시하는 도면.
도 28은 질화막의 형성 조건에 의한 SILC 특성의 차이를 도시하는 특성도.
도 29는 질화 시간과 질화 막 두께의 관계를 도시하는 특성도.
도 30은 질화 시간의 차이에 의한 질화막의 특성의 변화를 도시하는 도면.
도 31은 다결정 실리콘의 퇴적 시간과 완전히 질화되기 위한 시간과의 관계를 도시하는 도면.
도 32는 기초의 차이에 의한 다결정 실리콘의 인큐베이션 타임을 도시하는 도면.
도 33은 질화 전의 다결정 실리콘막이 연속막이나 불연속막에 의해 서로 다른 질화막의 절연 특성을 도시하는 도면.
도 34는 실리콘 산화막 상에 실리콘을 퇴적하는 경우와, 실리콘 산화막 표면에 댕글링 본드를 만든 후에 실리콘을 퇴적한 경우의 표면 러프니스의 변화를 도시하는 도면.
도 35는 제10 실시예에 따른 불휘발성 반도체 메모리 장치의 제조 공정을 도시하는 단면도.
도 36은 제11 실시예에 따른 CMOS 반도체 장치의 회로 구성을 도시하는 등가 회로도.
도 37은 제11 실시예에 따른 CMOS 반도체 장치의 개략 구조를 도시하는 소자 구조 단면도.
도 38은 제11 실시예의 CMOS 인버터의 특성을 종래의 CMOS 인버터와 비교하여 도시하는 도면.
[특허 문헌1] 일본 특개평1-307272호 공보
본 발명은, 반도체 기판 상에 플로팅 게이트 전극과 컨트롤 게이트 전극을 적층한 스택 게이트 구성의 불휘발성 반도체 메모리 장치 및 그 제조 방법에 관한 것이다. 특히, 플로팅 게이트 전극과 기판 사이의 터널 절연막의 개량을 도모한 불휘발성 반도체 메모리 장치 및 그 제조 방법에 관한 것이다. 또한, 본 발명은, 게이트 절연막의 개량을 도모한 반도체 장치에 관한 것이다.
최근, 전기적인 기입 및 소거가 가능한 불휘발성 반도체 메모리 장치(EEPROM)에서, 소자의 미세화가 급속히 진행되고 있다. EEPROM의 경우, 컨트롤 게이트 전극에 높은 전압을 인가하여, 인터폴리 절연막을 개재하여 아래에 위치하는 플로팅 게이트 전극 내에 기판측으로부터 터널 절연막을 통과시켜 전자를 주입하거나(기입), 혹은 플로팅 게이트 내의 전자를 추출하거나(소거), 하는 방법이 취해지고 있다.
이 경우, 플로팅 게이트 전극에의 전자의 출입에는 고전압이 필요하고, 산화막으로 이루어지는 터널 절연막에 큰 스트레스가 인가된다. 이것에 의해, 터널 절연막 내에 트랩이라고 불리는 결함이 생성되고, 리크 전류가 증가하여, 데이터 유지 등에 지장을 초래한다. 스트레스 인가에 기인한 리크 전류는, 터널 절연막의 막 두께에 크게 의존하여, 막 두께가 얇을수록 이 리크 전류가 흐르기 쉽다. 이 현상이, 터널 절연막의 박막화를 저해하고 있는 큰 요인으로 되고 있다.
이 문제의 해결책으로서, 터널 절연막 내에 질소를 도입함으로써, 터널 절연 막으로서의 유전율을 올려 물리적인 막 두께를 증가하여, 리크 전류를 저감시키는 방법이 취해지고 있다. 이 경우, 실리콘 산화막을 암모니아(NH3) 가스, 일산화질소(NO) 가스, 혹은 일산화이질소(N2O) 가스 내에서 어닐링함으로써, 터널 절연막 내에 질소를 도입하고 있다. 그러나, 예를 들면 NH3 가스를 사용한 처리에서는, 터널 절연막 내에 다량의 수소가 도입되어, 신뢰성 확보를 위해 고온 후 열처리가 필요하다. 또한, NO나 N2O 가스를 이용한 처리에서는, 스트레스 인가 시의 홀 트랩량이 증가하는 등의 신뢰성에 관계되는 문제가 있다(예를 들면, 특허 문헌1 참조).
한편, 최근에는 불휘발성 반도체 메모리 장치의 미세화에 수반하여, 인터폴리 절연막으로서, 종래의 실리콘 산화막이나 실리콘 산질화막보다 유전율이 높은 절연막을 이용하는 것이 검토되고 있다. 그러나, 인터폴리 절연막으로서 고유전율 절연막을 이용하는 경우에는, 고유전율 절연막이 금속 산화물 등을 이용하기 때문에, 금속이 플로팅 게이트 전극을 확산하고, 터널 절연막 내로 확산하여, 신뢰성을 현저하게 열화시키는 것이 우려된다.
이와 같이 종래, EEPROM의 터널 절연막에 대해서는, 고전압 스트레스 인가에 대하여 트랩을 형성하기 어렵고, 또한 그것에 의한 리크 전류가 증가하지 않으며, 또한 인터폴리 절연막에 금속 산화물 등의 고유전율 절연막을 이용했을 때에 금속의 확산에 의한 신뢰성 열화를 억제할 수 있는 절연막이 요구되지만, 이러한 스펙을 충족시키는 것이 매우 곤란했다.
또한, 인터폴리 절연막에 금속 산화물 등의 고유전율 절연막을 이용하면, 금속이 플로팅 게이트 전극을 확산하여 터널 절연막 내로 확산하여, 터널 절연막의 신뢰성의 열화를 초래한다고 하는 문제가 있었다.
본 발명은, 상기 사정을 고려하여 이루어진 것으로, 그 목적은, 터널 절연막을 결함이 생성되기 어려운 고품질의 절연막으로 할 수 있고, 또한 리크 전류의 저감을 도모할 수 있으며, 소자 특성 및 신뢰성의 향상에 기여할 수 있는 불휘발성 반도체 메모리 장치 및 그 제조 방법을 제공하는 데 있다.
또한, 본 발명의 다른 목적은, 게이트 절연막의 막질 향상을 도모할 수 있어, 소자 특성 및 신뢰성의 향상에 기여할 수 있는 반도체 장치를 제공하는 데 있다.
본 발명의 일 양태에 따른 불휘발성 반도체 메모리 장치는, 제1 도전형의 반도체 기판의 주면 상에 선택적으로 형성된 제1 게이트 절연막과, 이 제1 게이트 절연막 상에 형성된 플로팅 게이트 전극과, 상기 플로팅 게이트 전극 상에 형성된 제2 게이트 절연막과, 이 제2 게이트 절연막 상에 형성된 컨트롤 게이트 전극과, 상기 기판의 주면에 형성된 제2 도전형의 소스·드레인 영역을 구비하여 이루어지고, 상기 제1 게이트 절연막은, 적어도 실리콘 및 질소를 포함하는 제1 절연막을 적어도 실리콘 및 산소를 포함하는 제2, 제3 절연막 사이에 끼운 3층 구조이고, 상기 제1 절연막은 면내 방향으로 연속하는 막이며, 삼배위의 질소 결합을 갖고, 또한 질소의 제2 근접 원자 중 적어도 1개가 질소인 것을 특징으로 한다.
또한, 본 발명의 일 양태에 따른 반도체 장치는, 제1 도전형의 반도체 기판의 주면 상에 선택적으로 형성된 게이트 절연막과, 이 게이트 절연막 상에 형성된 게이트 전극과, 상기 기판의 주면에 형성된 제2 도전형의 소스·드레인 영역을 구비하여 이루어지고, 상기 게이트 절연막은, 실리콘 질화막을 실리콘 산화막 사이에 끼워 형성된 3층 구조이고, 상기 실리콘 질화막은 면내 방향으로 연속하는 막이며, 삼배위의 질소 결합을 갖고, 또한 질소의 제2 근접 원자 중 적어도 1개가 질소인 것을 특징으로 한다.
또한, 본 발명의 일 양태에 따른 불휘발성 반도체 메모리 장치는, 기판 상에 판 형상으로 형성된 제1 도전형의 소자 영역과, 상기 소자 영역의 일부를 피복하도록 형성된 제1 게이트 절연막과, 이 제1 게이트 절연막 상에 형성된 플로팅 게이트 전극과, 상기 플로팅 게이트 전극 상에 형성된 제2 게이트 절연막과, 이 제2 게이트 절연막 상에 형성된 컨트롤 게이트 전극과, 상기 플로팅 게이트 전극, 컨트롤 게이트 전극, 제1 및 제2 게이트 절연막으로 이루어지는 게이트부의 양측에서 상기 소자 영역에 각각 형성된 제2 도전형의 소스·드레인 영역을 구비하여 이루어지고, 상기 제1 게이트 절연막은, 실리콘 질화막을 실리콘 산화막 사이에 끼워 형성된 3층 구조이고, 상기 실리콘 질화막은 면내 방향으로 연속하는 막이며, 삼배위의 질소 결합을 갖고, 또한 질소의 제2 근접 원자 중 적어도 1개가 질소인 것을 특징으로 한다.
또한, 본 발명의 일 양태에 따른 불휘발성 반도체 메모리 장치의 제조 방법은, 제1 도전형의 반도체 기판의 주면 상에, 제1 게이트 절연막, 플로팅 게이트 전 극, 제2 게이트 절연막, 및 컨트롤 게이트 전극을 순서대로 적층 형성하는 공정과, 상기 각 게이트 전극 및 각 게이트 절연막을 게이트 패턴으로 가공함으로써 게이트부를 형성하는 공정과, 상기 게이트부를 마스크로 하여, 상기 기판의 주면에 제2 도전형의 소스·드레인 영역을 형성하는 공정을 갖고, 상기 제1 게이트 절연막을 형성하는 공정으로서, 상기 기판의 주면을 산화하여 제1 실리콘 산화막을 형성한 후, 상기 제1 실리콘 산화막 상에 아몰퍼스 실리콘막을 퇴적하고, 이어서 상기 아몰퍼스 실리콘막을 질화하여 실리콘 질화막을 형성하고, 이어서 상기 실리콘 질화막 상에 제2 실리콘 산화막을 형성하는 것을 특징으로 한다.
또한, 본 발명의 일 양태에 따른 불휘발성 반도체 메모리 장치의 제조 방법은, 제1 도전형의 반도체 기판의 주면 상에, 제1 게이트 절연막, 플로팅 게이트 전극, 제2 게이트 절연막, 및 컨트롤 게이트 전극을 순서대로 적층 형성하는 공정과, 상기 각 게이트 전극 및 각 게이트 절연막을 게이트 패턴으로 가공함으로써 게이트부를 형성하는 공정과, 상기 게이트부를 마스크로 하여, 상기 기판의 주면에 제2 도전형의 소스·드레인 영역을 형성하는 공정을 갖고, 상기 제1 게이트 절연막을 형성하는 공정으로서, 상기 기판의 주면을 산화하여 제1 실리콘 산화막을 형성한 후, 상기 제1 실리콘 산화막 상에 결정성 실리콘막을 퇴적하고, 이어서 상기 결정성 실리콘막을 질화하여 실리콘 질화막을 형성하고, 이어서 상기 실리콘 질화막 상에 제2 실리콘 산화막을 형성하는 것을 특징으로 한다.
이하, 본 발명의 상세 내용을 도시하는 실시예에 의해 설명한다.
(제1 실시예)
도 1은, 본 발명의 제1 실시예에 따른 불휘발성 반도체 메모리 장치의 개략 구조를 도시하는 단면도이다.
p형(제1 도전형) 실리콘 기판(반도체 기판)(11)의 주면의 소자 형성 영역을 둘러싸도록, 기판(11) 내에 소자 분리를 위한 실리콘 열 산화막(소자 분리 절연막)(12)이 매립되어 형성되어 있다. 실리콘 기판(11)의 주면 상에는, 터널 절연막(제1 게이트 절연막)(13)을 개재하여 플로팅 게이트 전극(14)이 형성되어 있다. 이 플로팅 게이트 전극(14) 상에는 인터폴리 절연막(제2 게이트 절연막)(15)을 개재하여 컨트롤 게이트 전극(16)이 형성되어 있다.
인터폴리 절연막(15)은, 예를 들면 실리콘 산화막과 CVD 실리콘 질화막과 CVD 실리콘 산화막으로 이루어지는 두께 7㎚의 ONO막이다. 또한, 플로팅 게이트 전극(14) 및 컨트롤 게이트 전극(16)은, 다결정 실리콘막으로 형성되어 있다.
터널 절연막(13), 플로팅 게이트 전극(14), 인터폴리 절연막(15), 및 컨트롤 게이트 전극(16)으로 이루어지는 게이트 전극부의 측벽에는, 실리콘 산화막(17)이 형성되어 있다. 그리고, 기판(11)의 주면에는, 게이트 전극부를 마스크로, 인의 이온 주입에 의해 n형(제2 도전형)의 소스 및 드레인 확산층(18)이 형성되어 있다.
지금까지의 기본 구성은 종래 장치와 마찬가지이지만, 본 실시예에서는, 터널 절연막(13)의 구성이 종래 장치와는 서로 다르다. 즉, 본 실시예의 터널 절연막(13)은, 도 2에 도시한 바와 같이, 실리콘 질화막(13a)을 실리콘 산화막(13b, 13c) 사이에 끼운 적층 구조로 되어 있다. 여기서, 실리콘 질화막(13a)은, 기판(11) 상에 형성한 실리콘 산화막(13b) 상에 아몰퍼스 실리콘막을 퇴적하고, 이 아몰퍼스 실리콘막을 질화함으로써 얻어진다.
실리콘 산화막(13b) 상에 퇴적된 아몰퍼스 실리콘막의 질화를 행함으로써, 도 3에 도시한 바와 같이, 질소의 결합 상태를 삼배위(즉, 질소의 3개의 결합손이 실리콘과 결합한 상태)로 할 수 있다. 또한, 도 3에는, 광전자 분광법에 의해 측정한 질소의 스펙트럼을 도시한다. 종래 방법에 비하여 본 실시예 쪽이, 피크 위치가 저속박 에너지측으로 시프트하여, 고에너지 성분의 감소가 더 보인다. 이것은, 질소 결합이 보다 완전한 삼배위 결합 상태로 되어 있는 것을 나타내고 있다. 또한, 도 3의 예에서는, 질소의 제2 근접 원자가 모두 질소로 되어 있는 가장 바람직한 상태이지만, 질소의 제2 근접 원자 중 적어도 1개가 질소이면 된다.
한편, 종래의 실리콘 산질화막은, 도 4의 (a)에 도시한 바와 같이, 실리콘 기판(11)을 산화하여 실리콘 산화막(13b)을 형성한 후, 도 4의 (b)에 도시한 바와 같이, 예를 들면 암모니아(NH3) 가스 분위기 속에서 노출시킴으로써 질소 원자를 막(13b) 내에 도입한다. 이것에 의해, 도 4의 (c)에 도시한 바와 같이 실리콘 질화막(13a)을 형성한다.
이와 같이 하여 막 내에 도입된 질소는, 실리콘 산화막(13b) 내의 결합력이 강한 실리콘과 산소의 결합을 절단해야만 하고, 그것과 동시에 절단된 산소는 모두가 외방 확산할 수 없으므로, 완전한 삼배위 질소 결합을 형성할 수는 없다. 그리고, 예를 들면 이배위의 질소 결합과 같은 불완전한 질소 결합 상태를 형성한다.
이 이배위의 질소 결합은, 예를 들면 질소의 하나의 결합손이 실리콘과 이중 결합함으로써 외관상 미결합손 등을 발생시키고 있지 않다. 그러나, 이 결합은 불안정하여, 용이하게 홀을 트랩한다. 이것은, 접하고 있는 실리콘의 가전자대 근방에 준위를 형성하는 것에 기인하고 있다. 그리고 이 경우, 전압 인가에 의해 실리콘측으로부터의 홀을 포획하고, 실리콘과 이중 결합을 형성하고 있었던 질소의 결합손이 1개 절단되어, 실리콘측에 플러스의 고정 전하, 질소측에 미결합손과 결함이 용이하게 생성되게 된다.
이에 반하여, 본 실시예에 따른 터널 절연막(13)에서는 실리콘 질화막(13a)을 직접 형성하고 있기 때문에, 질소는 삼배위의 질소 결합으로 되기 쉽다. 또한, 본 실시예에 따르면 삼배위 질소 결합의 고밀도화를 할 수 있고, 또한 질소 결합은 안정화되어 있기 때문에, 전기적인 스트레스 인가에 대해서도 용이하게 절단되는 경우는 없다.
도 5는, 제1 원리 계산에 의해, 질소의 고농도화에 의한 결합 에너지의 향상을 도시하는 도면이다. 도 5로부터 알 수 있는 바와 같이, 실리콘 내의 질소 원자 밀도가 높게 될수록, 원자 1개당 이탈 에너지가 작아지고 있다. 즉, 질소가 고농도로 응집함으로써, 실리콘 산화막의 실리콘-산소 결합에 필적하는 강한 결합을 만들 수 있는 것을 도시하고 있다.
이러한 방법으로 형성한 MOS 캐패시터의 전기적 특성을, 도 6에 도시한다. 도 6은, 종래 및 본 실시예에 따른 터널 절연막을 비교한 특성도이다. 이것은, 각각의 터널 절연막에 전기적인 스트레스를 인가하여, 그것에 의해 증가하는 리크 전류(Stress Induced Leakage Current:SILC)를 비교하고 있다. 스트레스 유기 리크 전류는, 전기적인 스트레스 인가로 절연막 내에 형성된 결함을 통하여 흐르는 리크 전류로서, 막 내에 결함이 다량으로 형성되면, 그만큼 리크 전류는 증가한다. 도 6에 따르면, 종래예의 터널 절연막에서는 스트레스 인가에 의해, 스트레스 유기 리크 전류가 대폭 증가하고 있지만, 본 실시예에 따르면 거의 증가하지 않는 것을 알 수 있다.
즉, 본 실시예에 의해 막 내의 결함 생성이 억제되어 있는 것을 기재하고 있고, 본 실시예에 따른 터널 절연막이 고품질이면서 고신뢰인 것을 알 수 있다. 또한, 본 실시예에서는 터널 절연막(13)의 중앙 부분에 구조적으로 안정적인 삼배위 결합으로 이루어지는 실리콘 질화막(13a)이 위치하고, 그 상하는 실리콘 산화막(13b, 13c) 사이에 끼워져 있는 구조로 되어 있기 때문에, 가장 스트레스 유기 리크 전류에 기여하는 막 중앙 부근의 결함의 생성을 억제할 수 있게 되어 있다.
또한, 도 7에서 도시한 바와 같이, 기입 전압의 저전압화에 대해서도 효과가 발휘된다. 도 7은, 본 실시예에 의해 얻어지는 MOS 캐패시터의 밴드 구조의 모식도이다. 본 실시예의 터널 절연막(13)은, 실리콘 질화막(13a)을 실리콘 산화막(13b, 13c) 사이에 끼운 구조로 되어 있다. 데이터 유지 시, 즉 터널 절연막(13)에 작은 전계가 걸려 있는 상태에서는, 도 7의 (a)에 도시한 바와 같이, 실리콘 산화막(13b, 13c)의 배리어 하이트와의 총 막 두께에 의해, 전자의 터널 확률은 작아, 전류는 흐르지 않는다.
한편, 이 구조에 전압을 인가하면, 도 7의 (b)에 도시한 바와 같이, 유전율이 낮은 실리콘 산화막(13b, 13c)에 의해 큰 전계가 가해지고, 얇은 실리콘 산화 막(13b, 13c)을 터널로 하여, 또한 실리콘 질화막(13a)의 낮은 배리어 하이프 상을 넘어 용이하게 전자는 양극측으로 통과할 수 있게 된다. 이것에 의해, 우수한 데이터 유지 특성과 기입 전압의 저전압화를 양립할 수 있게 된다. 또한, 여기서는 도시하지 않지만, 실리콘 기판측 계면에는 실리콘 산화막(13b)이 형성되어 있기 때문에, 일반적으로 알려져 있는 질소 도입에 의한 계면 특성이나 신뢰성의 열화에 대해서도 유효하다.
도 8은, 본 실시예에서의 효과를 설명하기 위한 도면이다. 실리콘층의 질화를 예를 들면 800℃ 이상의 고온에서, 10OTorr(13300Pa)보다 높은 압력 하에서 행하면, 도 8의 (a)에 도시한 바와 같이 실리콘 질화막(13a)이 면내 방향으로 연속막으로 되지 않는다. 이러한 막을 이용하여, 예를 들면 산소와 같은 산화제(20)에 의해 산화를 행하면, 도 8의 (b)에 도시한 바와 같이 실리콘 질화막(13a)의 간극으로부터 산소가 진입되어, 이 부분의 산화를 행하여, 결과적으로 계면에 면내 방향으로 불균일한 실리콘 산화막(13b)이 형성된다.
한편, 본 실시예와 같이, 예를 들면 800℃보다 낮은 온도에서 질화를 행하면, 100Torr를 초과하는 압력이어도, 도 8의 (c)에 도시한 바와 같이, 면내 방향으로 연속한 실리콘 질화막(13a)이 형성된다. 이것을, 예를 들면 산소와 같은 산화제(20)로 산화를 행하면, 도 8의 (d)에 도시한 바와 같이, 실리콘 질화막(13a)의 표면만 실리콘 산화막(13c) 혹은 질소를 포함하는 옥시 나이트라이드막(실리콘 산질화막)이 균일하게 형성된다. 또한, 본 실시예에서 실현할 수 있는 실리콘 질화막은, 상기 도 3에 도시한 바와 같이 삼배위 질소 결합을 고농도로 포함하는 막으 로 할 수 있으므로, 상기 도 5에 도시한 바와 같이 질소-실리콘 결합의 결합력이 산소-실리콘 결합에 필적하는 강고한 결합으로 하는 것이 가능해진다.
도 9는, 실리콘 질화막을 실리콘 산화막 사이에 끼운 게이트 절연막을 갖는 MOS 구조의 특성도로서, 실리콘 질화막이 연속막과 불연속막인 경우를 도시하고 있다. 실리콘 산화막 사이에 끼워져 연속막이나 불연속막의 실리콘 질화막으로 이루어지는 구조는, MONOS 메모리 혹은 도트 메모리로서 공지예가 있다. 이들의 경우에는, 실리콘 질화막 자체를 전하를 트랩하는 장소로서 이용하여, 메모리 특성을 얻는다. 예로서, 여기서는 실리콘 질화막의 도트(알갱이 형상 실리콘 질화막)와 본 실시예를 비교한다.
MONOS 혹은 도트 메모리는 실리콘 질화막의 트랩 생성을 이용하기 위하여, 이용되는 실리콘 질화막은 이배위의 질소를 이용한다. 이것에 의해, 고전계를 인가함으로써, 실리콘 질화막 내에 전하가 트랩되어 전압-용량 특성이 트랩된 전하의 극성과 양에 상관하여 시프트한다. 도 9에서 파선으로 도시된 예는, 실리콘 질화막 도트에 전자가 트랩된 경우를 도시한다. 이에 반하여, 본 실시예는 트랩 생성이 억제되는 삼배위 질소 결합으로 이루어지는 실리콘 질화막으로 구성되기 때문에, 전자 혹은 정공이 포획될 수 있는 결함이 형성되기 어렵다. 이 때문에, 고전계 스트레스 인가 후에도 전압-용량 특성도 시프트가 보이지 않는다.
도 10은, 실리콘 질화막을 형성할 때의 성막 온도와 성막 압력과, 이들이 막질에 미치는 영향을 도시하는 특성도이다. 800℃ 이상의 고온에서 또한 10 OTorr(1330OPa)를 초과하는 압력 하에서 질화를 행하면, 응집한 불연속의 실리콘 질화막이 형성되는 경우가 있다. 한편, 800℃ 이상 또한 100Torr 이하, 혹은 800℃ 보다 낮은 온도에서 고압 혹은 저압에서 행하면, 평탄하고 또한 연속된 실리콘 질화막을 형성하는 것이 가능해진다. 이상으로부터, 본 실시예에서 이용되는 터널 절연막 형성 프로세스에서, 그 실리콘 질화막을 형성하는 프로세스는, 800℃ 보다 낮은 저온에서, 또는 8OO℃ 이상의 고온에서 1OOTorr 이하의 압력에서 행하는 것이 필요하게 된다.
또한, 실리콘 질화막을 형성할 때의 성막 온도와 성막 압력에 관해서, 설명을 더 추가한다. 도 11은, 아몰퍼스 실리콘막을 질화한 경우의 실리콘 질화막의 막질과 평탄도에 관해서, 질화 온도와 성막 압력에서 정리한 결과를 도시하는 도면이다.
도 11에 도시한 바와 같이, 질화 온도와 성막 압력에 의해, 실리콘 질화막의 막질과 평탄도를 제어하는 것이 가능하다. 본 발명에서는 고밀도의 삼배위 질소 결합으로 이루어지고, 또한 평탄한 실리콘 질화막이 필요하게 된다. 따라서, 도 11로부터, 600℃ 이하의 온도에서는, 평탄한 실리콘 질화막이 얻어지지만, 삼배위 질소 결합의 밀도는 낮고, 이배위 질소 등의 불완전한 결합도 포함하기 때문에, 스트레스 리크 전류의 기원으로 되는 막 내 결함 생성을 억제할 수 없다. 한편, 압력이 100Torr보다 높고 800℃ 이상의 고온에서 질화를 행하면, 고밀도의 삼배위 질소 결합으로 이루어지는 실리콘 질화막을 형성할 수 있지만, 실리콘 질화막의 성장 과정에서 응집이 발생하여, 알갱이 형상의 막으로 되어 평탄도가 악화된다. 따라 서, 질화 온도는 600℃ 내지 1000℃, 또한 질화 압력은 10-1Torr 내지 10OTorr 이하의 조건에서 아몰퍼스 실리콘을 질화하는 것이 바람직하다.
이와 같이 본 실시예의 불휘발성 반도체 메모리 장치에서는, 실리콘 산화막(13b, 13c)의 사이에, 그것보다 유전율이 2배 큰 실리콘 질화막(13a)을 끼움으로써, 실리콘 산화막측의 전계를 높일 수 있어, 상기 도 7에 도시한 바와 같이 주입 효율이 향상된다. 또한, 삼배위 질소 결합이 고밀도로 응집한 실리콘 질화막(13a) 이므로, 특히 스트레스 인가(즉 고전계에서의 기입·소거 시)에 의해 형성되는 결함 생성이 억제되어, 스트레스 유기 리크 전류가 억제된다. 또한, 실리콘 산화막(13b, 13c)과 실리콘 질화막(13a)의 적층 구조로 되어 있기 때문에, 고전압 스트레스 인가에 의해 생성되는 결함이 기판측으로부터 플로팅 게이트까지 연결되는 것을 억제하여, 절연 파괴를 일으키기 어렵게 한다. 이것에 의해, 장기 수명화되어 고 신뢰의 소자로 된다.
(제2 실시예)
도 12는, 본 발명의 제2 실시예에 따른 불휘발성 반도체 메모리 장치의 제조 공정, 특히 터널 절연막의 제조 공정을 도시하는 단면도이다. 또한, 도 1과 동일 부분에는 동일 부호를 붙이고, 그 자세한 설명은 생략한다.
먼저, 도 12의 (a)에 도시한 바와 같이, 실리콘 기판(11)의 표면을, 예를 들면 산소 가스를 이용하여 산화하고, 두께 2㎚ 정도의 실리콘 산화막(13b)을 형성한다. 이어서, 도 12의 (b)에 도시한 바와 같이, 예를 들면 디실란 가스를 이용하 여, 실리콘 산화막(13b) 상에 두께 1㎚ 정도의 평탄한 아몰퍼스 실리콘막(13d)을 성막한다.
이어서, 도 12의 (c)에 도시한 바와 같이, 예를 들면 플라즈마 질화법을 이용하여, 온도 700℃, 압력 50Torr(6650Pa)에서, 아몰퍼스 실리콘막(13d)을 직접 질화한다. 이것에 의해, 두께 2㎚ 정도의 실리콘 질화막(13a)을 형성한다. 이때, 플라즈마 질화의 가스 소스로서, 예를 들면 질소를 이용하고 있지만, 이것에 예를 들면 산소를 혼합시켜 질화를 행하면, 산소가 도입된 실리콘 질화막(소위 옥시 나이트라이드막)을 형성할 수 있다. 또한, 질화용 가스와 산화용 가스의 혼합비를 바꿈으로써, 실리콘 질화막 내의 산소 농도를 원하는 농도로 제어하는 것이 가능해진다.
이어서, 예를 들면 산소 가스(산화제)(20)를 이용하여 실리콘 질화막(13a)의 표면을 산화하고, 두께 2㎚ 정도의 실리콘 산화막(13c)을 형성한다. 이것에 의해, 도 12의 (d)에 도시되는 바와 같이, 실리콘 산화막(13b, 13c) 사이에 끼워진 실리콘 질화막(13a)으로 이루어지는 터널 절연막(13)이 형성된다. 계속해서, 도 12의 (e)에 도시한 바와 같이, 터널 절연막(13) 상에 플로팅 게이트 전극(14)으로서 두께 200㎚의 인이 첨가된 n형 다결정 실리콘막을 퇴적한다. 이것에 의해, MOS 구조를 형성할 수 있다.
또한, 이 후에, 인터폴리 절연막 및 컨트롤 게이트 전극으로서의 다결정 실리콘막을 퇴적하여, 이들을 게이트 패턴으로 가공함으로써 불휘발성 반도체 메모리 장치를 제작할 수 있다.
또한, 인터폴리 절연막이나 다결정 실리콘막을 퇴적하지 않고, 상기 도 12의 (e)에 도시한 상태에서, 게이트 패턴의 가공 및 소스·드레인 영역의 형성을 행함으로써, 도 13에 도시한 바와 같이 통상의 MOS 트랜지스터를 제작할 수 있다. 여기서, 도 13에서, 참조 부호 53은 실리콘 질화막(13a)을 실리콘 산화막(13b, 13c) 사이에 끼워 구성된 게이트 절연막, 참조 부호 54는 다결정 실리콘 등으로 이루어지는 게이트 전극을 나타내고 있다.
도 14는, 실리콘 질화막 내의 산소 농도를 분석한 결과를 도시한다. 질소 가스만으로 질화를 행한 경우에는, 잔류 산소의 영향으로 소량의 산소가 도입되어 있지만, 산소 가스를 질소 가스의 20% 상당분만 첨가하면, 실리콘 질화막 내에 질소와의 상대 농도로 약 40%의 산소를 도입할 수 있게 되어 있다.
이상과 같이, 실리콘 질화막(13a) 내에 산소를 함유시키면, 실리콘 질화막(13a) 내의 불완전한 결합 부분을 산소에 의해 치환할 수 있고, 이것에 의해 보다 결함이 생성되기 어려운 막 구조로 할 수 있다. 또한, 산소를 도입하는 것 이외의 이점으로서는, 산소 도입으로 실리콘 질화막의 밴드갭을 넓힐 수 있고, 불휘발성 메모리의 동작 상에서의 리크 전류를 저감시키는 것이 가능해진다.
이상에서는, 실리콘 질화막 형성 시에 첨가하는 산화용 가스로서, 산소를 이용한 경우에 대해 설명하였지만, 이것에 한정되는 것은 아니고, 예를 들면 N2O나 NO 등의 산화성 가스를 이용해도 마찬가지의 효과가 얻어진다. 또한, 질화 시에 산화성 가스를 첨가함으로써, 산소를 실리콘 질화막 내에 도입하는 방법에 대해 설명하 였지만, 이것에 한정되는 것은 아니고, 예를 들면 아몰퍼스 실리콘막 성막 시에, 예를 들면 디실란 가스에 산소 가스를 첨가함으로써, 산소 첨가 아몰퍼스 실리콘막을 형성하고, 이것을 예를 들면 질소 플라즈마로 질화하는 방법으로도, 산소 함유 실리콘 질화막을 형성하는 것이 가능하다.
또한, 별도의 방법으로서, 실리콘 질화막(13a)을 실리콘 기판(11) 상에 직접 질화 등으로 형성하고, 이것을 산화하는 방법이 있다. 로직용의 아주 얇은 실리콘 질화막의 산화이면, 산소는 실리콘 기판까지 도달할 수 있다(예를 들면, 일본 특개2002-83960호 공보(특원 2001-190805호).
그러나, 터널 절연막은 막 두께가 두껍고, 또한, 고밀도의 삼배위 질소 결합으로 이루어지는 실리콘 질화막은 산소를 통과시키기 어렵다. 따라서, 도 15에 도시한 바와 같이, 실리콘 질화막(13a)의 표면만이 산화되어, 실리콘 기판(11)과 실리콘 질화막(13a)의 계면에는 산소가 도입되지 않는다. 이러한 터널 절연막 구조의 경우, 인가하는 전압의 극성에 의해, 전자의 주입 효율이 변하여, 플래시 메모리에서의 기입과 소거의 전압이 변하게 된다. 따라서, 본 실시예와 같이 양 계면에 실리콘 산화막(13b, 13c)이 위치하는 구조가 바람직하다.
또한, 여기서는 도시하지 않았지만, 아몰퍼스 실리콘 성막 후의 질화에서, 예를 들면 실온에서 플라즈마 질화를 행하면, 고온 질화 시와는 달리, 삼배위 질소 결합이 저밀도의 불완전한 실리콘 질화막이 형성된다. 이 경우, 이 막에는 결함 혹은 전기적인 스트레스 인가로 용이하게 결함으로 되는 구조를 포함하고 있어, 터널 절연막으로서의 기능을 충족시키지 않는다.
그러나, 예를 들면 750℃에서 산소와 수소의 연소 산화 등으로 산화를 행하면, 산소 혹은 수소와 산소로 이루어지는 물질이 실리콘 질화막 내에 확산하여, 실리콘 질화막 내의 결함 사이트를 산소 혹은 수소로 종단하거나 하여, 옥시 나이트라이드막으로 된다. 이것에 의해 얻어지는 옥시 나이트라이드막은, 종래 방법인 실리콘 산화막에의 질소 도입 방법에 비하여, 막 내의 질소 농도를 높게 할 수 있다. 또한, 실리콘 질화막 내의 약한 결합을 결합 에너지가 큰 산소-실리콘 결합으로 할 수 있어, 스트레스 유기 리크 전류의 저감 등, 신뢰성상 우수한 막으로 하는 것도 가능하다.
본 실시예에서는 아몰퍼스 실리콘막의 질화를 하고 있지만, 이것은 터널 절연막을 평탄화하기 위해서는, 비정질 형상의 실리콘 박막이 바람직하기 때문이다. 또한, 질화 시에 질소 원자나 질소 화합물이 막 내에서 확산되기 쉽고 또한 결합을 하여 질화막 구조를 형성할 때에는, 질화 효율을 더 향상시키고 또한 고품질의 질화막을 실현하는 위해서는, 결정의 실리콘막보다 비정질의 실리콘 박막이 바람직하다.
또한, 질화 온도는 아몰퍼스 실리콘이 결정화되는 온도보다 저온에서 행하는 것이 바람직하고, 700℃ 이하가 바람직하다. 이것은, 결정화되더라도 질화는 가능하지만, 결정화에 의해 러프니스가 증대하기 때문이다. 특히, 고진공 내에서는 실리콘층이 질화 전에 응집하여 알갱이 형상으로 되는 등이 일어나기 때문에, 비정질의 평탄성과 질화 효율을 유지하여, 고품질·고신뢰의 터널 절연막으로 하기 위해서는, 실리콘층이 결정화되는 온도 이하에서 질화를 행하는 것이 바람직하다.
(제3 실시예)
도 16은, 본 발명의 제3 실시예에 따른 불휘발성 반도체 메모리 장치의 제조 공정을 도시하는 단면도이다. 또한, 도 1과 동일 부분에는 동일 부호를 붙이고, 그 자세한 설명은 생략한다.
먼저, 도 16의 (a)에 도시한 바와 같이, 예를 들면 면방위(100), 비저항 10∼20Ω㎝의 p형(제1 도전형) 실리콘 기판(11)을 준비하여, 이 실리콘 기판(11)의 표면에 홈을 형성하고, 거기에 CVD 산화막을 매립함으로써 두께 0.6㎛ 정도의 소자 분리 절연막(12)을 형성한다. 이어서, 산소 가스를 이용하여, 950℃에서 산화를 행하여, 실리콘 기판(11)의 표면에 약 2㎚의 실리콘 산화막(13b)을 형성하고, 계속해서 예를 들면 디실란 가스를 이용한 열 CVD법에 의해, 40O℃에서, 1Torr(133Pa)로 1.5㎚ 정도의 아몰퍼스 실리콘막(13d)을 퇴적한다.
이어서, 도 16의 (b)에 도시한 바와 같이, 예를 들면 플라즈마 질화법을 이용하여, 온도 700℃, 압력 50Torr로 아몰퍼스 실리콘막(13d)을 질화함으로써, 두께 2㎚의 실리콘 질화막(13a)을 형성한다.
이어서, 도 16의 (c)에 도시한 바와 같이, 예를 들면 산소 가스 분위기 속에 이 실리콘 질화막(13a)을 노출시켜 산소 원자(20)를 도입한다. 여기서, 실리콘 산화막(13c)은, 예를 들면 디크로르 실란 가스와 산소 가스를 이용하여, 850℃에서 퇴적하는 CVD 실리콘 산화막이어도 된다. 이것에 의해, 도 16의 (d)에 도시된 바와 같이, 실리콘 산화막(13b, 13c) 사이에 끼워진 실리콘 질화막(13a)으로 이루어지는 터널 절연막(제1 게이트 절연막)(13)이 형성된다.
이어서, 도 16의 (e)에 도시한 바와 같이, 터널 절연막(13) 상에 플로팅 게이트 전극(14)으로서, 두께 200㎚의 인이 첨가된 n형 다결정 실리콘막을 퇴적한다. 이어서, 도 16의 (f)에 도시한 바와 같이, 다결정 실리콘막 상에 인터폴리 절연막(제2 게이트 절연막)(15)으로서, 예를 들면 두께 7㎚의 ONO막(16)을 형성한다. 이어서, 도 16의 (g)에 도시한 바와 같이, ONO막(16) 상에, 두께 200㎚의 인이 첨가된 n형 다결정 실리콘막을 컨트롤 게이트(16)로서 퇴적한다.
이어서, 도 16의 (h)에 도시한 바와 같이, 레지스트 마스크(21)로 패터닝한 후, 컨트롤 게이트 전극(16)으로서의 다결정 실리콘막, 플로팅 게이트 전극(14)으로서의 다결정 실리콘막, 터널 절연막(13) 및 ONO막(15)을 반응성 이온 에칭법에 의해 에칭하여, 게이트부를 형성한다. 또한, 레지스트 마스크(21)를 제거한 후에 가공 데미지의 회복 등을 목적으로 하여 산화 분위기 속에서 열 처리를 행하고, 약 3㎚ 뒤에 산화막(17)을 형성한다.
또한, 플로팅 게이트 전극(14)은, 컨트롤 게이트 전극(16)의 형성 전에, 게이트 폭 방향의 불필요 부분이 RIE 등에 의해 제거된다. 그리고, 플로팅 게이트 전극(14)의 게이트 길이 방향의 불필요 부분은, 컨트롤 게이트 전극(16)의 게이트 가공 시에 동시에 제거된다.
다음으로, 예를 들면 인을 전체면에 3×1O15㎝-2 이온 주입한다. 그 후, 예를 들면 1000℃, 20초 동안의 열 처리를 행하고, 인을 실리콘 기판(11) 내에 확산하여 활성화시켜, 소스·드레인 영역으로 되는 확산층(18)을 형성하고, 도 16의 (i)와 같은 구조로 한다.
이 후에는 특별히 도시하지 않았지만, 예를 들면 전체면에 두께 300㎚의 실리콘 산화막(층간 절연막)을 CVD법에 의해 퇴적하고, 이어서 이방성 드라이 에칭에 의해 층간 절연막에 컨택트 홀을 개구한다. 이 후, 실리콘, 구리를 각각 예를 들면 0.5%씩 함유하는 두께 800㎚의 알루미늄막을 형성한 후, 이것을 패터닝하여 전극을 형성한다. 이 후, 450℃에서 15분 동안 수소를 10% 포함하는 질소 분위기에서 열 처리하였다.
이와 같이 본 실시예에 따르면, 고품질이면서 고신뢰의 터널 절연막(13)을 갖는 불휘발성 반도체 메모리를 형성할 수 있다. 또한, 터널 절연막(13)을, 예를 들면 실리콘 산화막(13b, 13c)(두께 2㎚) 사이에 끼워진 실리콘 질화막(13a)(두께 2㎚)으로 함으로써, 리크 전류를 억제할 수 있음과 함께, 터널 절연막(13)의 물리 막 두께는 6㎚로 되어, 터널 절연막(13) 자신의 박막화가 가능해진다. 이것에 의해, 전원 전압의 저감에도 공헌하여, 소자의 특성 향상뿐만 아니라 신뢰성 향상도 실현하는 것이 가능해진다.
여기서는, 삼배위의 질소 결합으로 이루어지는 실리콘 질화막을 형성하는 방법으로서, 질소 플라즈마를 이용한 직접 질화를 예로 들어 설명하였지만, 이것에 한정되는 것은 아니고, 암모니아(NH3) 가스나 질소 래디컬을 이용한 질화이어도 마찬가지의 효과가 얻어진다. 암모니아 가스를 이용하면 실리콘 질화막 내에 수소가 도입되기 때문에, 실리콘 질화막 형성 후에 실리콘 질화막 형성 온도보다 높은 온 도에서 진공 내 혹은 질소나 불활성 가스 내에서의 열 처리를 행하여, 막 내에 저장된 수소를 제거해도 된다.
암모니아 가스에 의한 실리콘 질화막의 경우뿐 아니라, 그 밖의 방법으로 형성된 실리콘 질화막의 경우에도, 실리콘 질화막 형성 후에 질화 온도 이상의 온도에서 진공 내 혹은 질소나 불활성 가스 내에서 열 처리를 실시하면, 실리콘 질화막의 구조 완화가 촉진되어, 보다 구조적으로 안정적인 삼배위 실리콘 질화막을 실현하는 것이 가능해진다. 또한, 질화 후에 고온 어닐링을 실시함으로써, 내산화성이 향상하여, 산화가 실리콘 질화막 표면에 한정된다.
이것을 설명하기 위해, 도 17을 특성도로서 도시한다. 이것은, 터널 절연막 내의 산소와 질소의 농도 분포를 2차 이온 질량 분석법으로 측정한 결과이다. 이것에 따르면, 실리콘 질화막층의 표면에는 실리콘 산화막 혹은 옥시 나이트라이드막이 형성되지만, 실리콘 질화막 내에의 산소의 확산은 억제되어 있는 것이 나타난다. 단, 실리콘 기판 계면과의 계면 근방에 보이는 산소의 피크는, 아몰퍼스 실리콘 성막 전의 실리콘 산화막을 반영하고 있다.
또한, 본 실시예에서는, 실리콘 질화막 형성 후의 산화 공정(도 16의 (c))에서는 산소(O2) 가스를 이용한 산화를 예로서 설명하였지만, 이것에 한정되는 것이 아니라, 오존(O3) 가스, 수증기(H2O)를 함유하는 가스, 산소 래디컬, 일산화이질소(N2O) 가스로 행해도 마찬가지의 효과가 얻어진다. 이들 가스의 조합에 의해, 실리콘 질화막 상의 실리콘 산화막(13c)은, 원하는 질소 농도의 옥시 나이트라이드막 으로 하는 것도 가능하다.
(제4 실시예)
도 18은, 본 발명의 제4 실시예에 따른 불휘발성 반도체 메모리 장치의 제조 공정을 도시하는 단면도이다. 또한, 도 1과 동일 부분에는 동일 부호를 붙이고, 그 자세한 설명은 생략한다.
도 18의 (a)∼(e)에 도시한 바와 같이, 상기 도 16의 (a)∼(e)와 마찬가지의 공정에 의해, 면방위(100), 비저항 10∼20Ω㎝의 p형 실리콘 기판(11)의 표면에 홈을 형성하고, 두께 0.6㎛ 정도의 소자 분리 절연막(12)을 매립하여 형성한 후, 실리콘 기판 표면에 약 2㎚의 실리콘 산화막(13b)을 형성하고, 계속해서 아몰퍼스 실리콘막(13d)을 퇴적한다. 다음으로, 플라즈마 질화법을 이용하여 두께 2㎚의 실리콘 질화막(13a)을 형성한 후, 산소 원자(20)의 도입에 의해 실리콘 산화막(13c)을 형성함으로써, 실리콘 산화막(13b, 13c) 사이에 끼워진 실리콘 질화막(13a)으로 이루어지는 터널 절연막(13)을 형성한다. 이어서, 터널 산화막(13) 상에 플로팅 게이트 전극(14)으로서, 두께 200㎚의 인이 첨가된 n형 다결정 실리콘막을 퇴적한다.
다음으로, 도 18의 (f)에 도시한 바와 같이, 다결정 실리콘막(14) 상에 예를 들면 두께 15㎚의 란탄 알루미네이트막(LaAlOx)(15b)을 CVD법으로 퇴적한다. 이어서, 도 18의 (g)에 도시한 바와 같이, 란탄 알루미네이트막(15b) 상에 컨트롤 게이트 전극(16)으로서, 두께 200㎚의 인이 첨가된 n형 다결정 실리콘막을 퇴적한다.
다음으로, 도 18의 (h)에 도시한 바와 같이, 레지스트 마스크(21)로 패터닝한 후, 컨트롤 게이트 전극(16)으로서의 다결정 실리콘막(16), 플로팅 게이트 전 극(14)으로서의 다결정 실리콘막, 터널 절연막(13) 및 란탄 알루미네이트막(15b)을 반응성 이온 에칭법에 의해 에칭하여, 게이트부를 형성한다. 또한, 레지스트 마스크(21)를 제거한 후에, 가공 데미지의 회복 등을 목적으로 하여 산화 분위기 속에서 열 처리를 행하여, 약 3㎚ 뒤에 산화막(17)을 형성한다.
다음으로, 예를 들면 인을 전체면에 3×1015㎝-2 이온 주입한다. 그 후, 예를 들면 1000℃, 20초 동안의 열 처리를 행하여, 인을 실리콘 기판(11) 내에 확산하여 활성화시키고, 소스·드레인 영역으로 되는 확산층(18)을 형성하여, 도 18의 (i)와 같은 구조로 한다.
이 후에는 특별히 도시하지 않지만, 앞의 제3 실시예와 마찬가지로, CVD법에 의한 층간 절연막의 퇴적하고, 컨택트 홀의 개구, 알루미늄막으로 이루어지는 전극의 형성을 행하고, 또한 질소 분위기에서의 열 처리를 행한다.
이와 같이 본 실시예에 따르면, 플로팅 게이트 전극(14)과 컨트롤 게이트 전극(16) 사이의 인터폴리 절연막을 고유전체막인 란탄 알루미네이트막(15b)으로 형성할 수 있기 때문에, 플로팅 게이트 전극(14)과 컨트롤 게이트 전극(16)의 커플링비를 증가시키는 것이 가능해지고, 또한 터널 절연막(13)도 박막화되기 때문에, 또 다른 기입 전압의 저전압화를 실현할 수 있다. 또한, 커플링비를 높이기 위해 플로팅 게이트 전극(14)과 컨트롤 게이트 전극(16) 사이의 절연막(15b)의 면적을 크게 할 필요가 없기 때문에, 그 절연막(15b)과 터널 절연막(13)을 동일한 면적으로 할 수 있어, 게이트부를 단순한 평면 적층 구조로 하는 것이 가능해진다. 이것에 의해, 소자의 미세화에 수반하는 셀 사이의 간섭의 문제도 해결하는 것이 가능해진다.
또한, 플로팅 게이트 전극(14)과 컨트롤 게이트 전극(16) 사이에 금속 산화물 등의 High-k막을 이용하면, 플로팅 게이트 전극(14)의 다결정 실리콘막의 입계를 통하여 금속 불순물이 확산하여, 터널 절연막(13)에 도입된다. 종래의 터널 절연막에서는, 용이하게 금속 불순물이 막 내에 도입되기 때문에, 트랩이 형성되어 내압이 현저히 열화된다고 하는 감소가 보인다. 이에 반하여 본 실시예의 터널 절연막(13)을 이용함으로써, 구조적으로 안정적인 실리콘 질화막(13a)이 금속 불순물의 확산을 억지함과 동시에, 실리콘 산화막(13b, 13c)과 실리콘 질화막(13a)의 적층 구조이기 때문에, 스트레스 인가 시에 형성되는 금속 불순물 기인의 결함이 플로팅 게이트 전극(14)과 실리콘 기판 계면까지 연결되는 것이 억제된다. 이 때문에, 절연 파괴 내성의 열화도 억제하는 것이 가능해진다.
상기한 실시예에서는, 플로팅 게이트 전극(14)과 컨트롤 게이트 전극(16) 사이에 위치하는 고유전체막(15b)으로서, 란탄 알루미네이트막(LaAlOx)을 예로 들었지만, 이것에 한정되는 것이 아니라, 산화 알루미늄(Al2O3)이나 산화 하프늄(HfO2) 등의 고유전율을 갖는 금속 산화물, 알루미네이트막(MAlOx, M:금속 원소, x:산소 함유율), 실리케이트막(MSiOx, M:금속 원소, x:산소 함유율), HfO2, ZrO2, CeO2 등의 천이 금속의 산화물이나 La2O3, LaSiOx 등이어도 마찬가지의 효과가 얻어진다. 그 전극 사이의 고유전체막을 산화 알루미늄과 산화 하프늄의 적층으로 하여, 원자 형상 산소로 산화 알루미늄막 내의 산소 결손 등의 결함을, 저온에서 개선할 수 있어, 리크 전류를 낮게 억제한 구조를 실현할 수 있다.
(제5 실시예)
도 19는, 본 발명의 제5 실시예에 따른 불휘발성 반도체 메모리 장치의 제조 공정을 도시하는 단면도이다. 또한, 도 1과 동일 부분에는 동일 부호를 붙이고, 그 자세한 설명은 생략한다.
도 19의 (a)는, 상기 도 12의 (c)에 도시한 바와 같이, 실리콘 기판(11) 상에 실리콘 산화막(13b)을 형성하고, 그 위에 실리콘 질화막(13a)을 형성한 상태이다. 상기 도 12의 공정에서는, 실리콘 질화막 형성 후에 예를 들면 산소 등의 산화성 가스에 노출시킴으로써, 실리콘 질화막을 끼워 넣도록 실리콘 산화막을 형성하고 있지만, 이 실리콘 질화막은 3배위 결합을 갖고 있기 때문에, 표면의 산화 속도가 느리다.
이 과제를 해결하기 위해 본 실시예에서는, 도 19의 (b)에 도시한 바와 같이, 실리콘 질화막(13a)의 형성 후에, 실리콘 질화막(13a) 상에 실리콘막(23)을 퇴적한다. 그 후, 도 19의 (c)에 도시한 바와 같이, 예를 들면 산소 등의 산화성 가스(20)에 노출시킨다. 이것에 의해, 도 19의 (d)에 도시한 바와 같이, 실리콘막(23)은 산화되어 실리콘 산화막(13c)으로 된다. 또한, 실리콘 질화막(13a)을 산화제가 관통함으로써, 기판(11)과 실리콘 질화막(13a) 사이에 끼워진 영역의 실리콘 산화막(13b)의 막 두께가 증대하게 된다.
이어서, 도 19의 (e)에 도시한 바와 같이, 실리콘 산화막(13c) 상에 다결정 실리콘막을 퇴적하여 플로팅 게이트 전극(14)을 형성한다.
본 실시예의 공정에서는, 실리콘 질화막(13a) 상의 실리콘 산화막(13c)의 막 두께는, 퇴적하는 실리콘막(23)의 막 두께로 제어하는 것이 가능해진다. 여기서, 실리콘 질화막(13a) 상에 형성하는 실리콘막(23)은 비정질 실리콘막, 다결정 실리콘막, 단결정 실리콘막 중 어느 하나이어도 되지만, 실리콘 질화막 표면 상에 균일하게 퇴적하기 위해서는, 비정질 실리콘인 것이 바람직하다.
실리콘막(23)은 다결정 실리콘막이어도 되지만, 면방위가 서로 다른 실리콘 결정립으로 되기 때문에, 산화량이 불충분한 경우에는, 실리콘 입자가 실리콘 산화막(13c) 상에 남는 경우도 있다. 이 경우, 도 20에 도시한 바와 같이, 이 실리콘 입자(24)를 이용하여, 여기에 전하를 축적하여 양자 효과를 이용한 반도체 메모리 장치를 형성하는 것도 가능하다. 또한, 실리콘막의 퇴적을 예를 들면 실란(SiH4) 가스나 디크로르 실란(SiH2Cl2) 가스를 이용하여, 700℃의 고온 하에서 행하면, 퇴적되는 실리콘막은 단결정 실리콘막으로 된다. 단결정 실리콘막으로 하면, 산화가 균일하게 진행되기 때문에, 보다 고품질의 실리콘 산화막(13c)을 형성하는 것이 가능해진다.
또한, 여기서 기술하고 있는 「단결정막」이란, C축 방향(계면에 대하여 수직 방향)의 결정성이 갖추어지고, a축, b축 방향(면내)의 결정성도 갖추어져 있는 막을 말한다.
(제6 실시예)
도 21은, 본 발명의 제6 실시예에 따른 불휘발성 반도체 메모리 장치의 개략 구조를 도시하는 단면도이다. 또한, 도 1과 동일 부분에는 동일 부호를 붙이고, 그 자세한 설명은 생략한다.
본 실시예에서는, p형 실리콘 기판(11) 상에, 소자 분리를 위한 실리콘 열 산화막(소자 분리 절연막)(12)이 매립되어 형성되어 있다. 실리콘 기판(11)의 표면에는, 인의 이온 주입에 의해 n형의 소스 및 드레인 확산층(18)이 형성되어 있다. 또한, 실리콘 기판(11)의 표면 상에는, 상기 도 2에 도시한 바와 같이 실리콘 산화막(13b, 13c) 사이에 끼워진 실리콘 질화막(13a)의 적층 구조로 이루어지는 터널 절연막(제1 게이트 절연막)(13)이 형성되어 있다.
터널 절연막(13) 상에는, 플로팅 게이트 전극으로 되는 니켈 실리사이드막(14a)이 형성되어 있다. 또한, 이 플로팅 게이트 전극(14a) 상에는, 제2 게이트 절연막으로서 여기서는 두께 15㎚의 란탄 알루미네이트막(15b)이 형성되어 있다. 또한 제2 게이트 절연막(15b) 상에는, 컨트롤 게이트 전극으로 되는 다결정 실리콘막(16)이 형성되어 있다. 또한, 게이트부의 측벽에는 실리콘 산화막(17)이 형성되어 있다.
이상과 같이 하여 형성된 불휘발성 반도체 메모리는, 종래의 다결정 실리콘으로 이루어지는 게이트 전극에 비하여, 전압 인가에 의한 전극 내에 신장하는 공핍층 폭을 억제하는 것이 가능해지므로, 터널 절연막(13)에 유효하게 전계가 인가되어, 기입 저전압화가 가능해진다.
도 22는, 그것을 도시하는 특성도이다. 실리콘 산화막보다 유전율이 높은 실리콘 질화막을 이용하면, 종래의 실리콘 산화막에 비하여 다결정 실리콘 내에서의 공핍층 폭이 넓어져서, 터널 절연막에 실효적으로 인가되는 전계가 약해진다. 이것을 억제하기 위해, 여기서는 니켈 실리사이드막(14a)을 플로팅 게이트 전극에 이용하고 있다.
또한, 플로팅 게이트 전극의 재료는 니켈 실리사이드에 한정되는 것이 아니라, 텅스텐 실리사이드 등의 다른 실리사이드이어도 되고, 또한 탄탈 나이트라이드(TaN)나 티탄 나이트라이드(TiN)와 같은 금속 화합물이어도 마찬가지의 효과가 얻어진다. 또한, 루테늄(Ru)이나 텅스텐(W) 등의 금속 재료이어도 된다. 이들의 경우, 다결정 실리콘막과 같이 플로팅 게이트 전극과 컨트롤 게이트 전극 사이에 위치하는 제2 절연막과의 반응으로 형성되는 실리콘 산화막 계면층이 형성되기 어렵기 때문에, 제2 절연막의 박막화에도 유효하다.
(제7 실시예)
도 23은, 본 발명의 제7 실시예에 따른 핀형 불휘발성 반도체 메모리 장치의 개략 구조를 도시하는 사시도이다.
핀형 불휘발성 반도체 메모리는, 도 23에 도시한 바와 같은, 핀이라고 불리는 판 형상의 소자 영역(31)에 트랜지스터를 구성한 불휘발성 메모리로서, 미세화, 고집적화, 단채널 효과 억제 등의 효과가 있다. 또한, 이러한 핀 구조에서도, 실리콘 질화막을 실리콘 산화막 사이에 삽입한 적층 구조로 터널 절연막(33)을 구성하고, 또한 실리콘 질화막을 삼배위 질소 결합이 고밀도로 응집한 실리콘 질화막으로 함으로써, 제1 실시예와 마찬가지의 효과를 얻을 수 있다.
도 24에, 본 실시예의 제조 공정을 도시한다. 도 24는, 도 23에서 화살표 방향으로 본 A-A' 단면도이다.
먼저, 도 24의 (a)에 도시한 바와 같이, 실리콘 기판(30) 상에 형성된 판 형상의 소자 영역(31)을, 예를 들면 산소 가스를 이용하여 산화하고, 도 24의 (b)에 도시한 바와 같이 두께 2㎚ 정도의 실리콘 산화막(33b)을 형성한다. 계속해서, 도 24의 (c)에 도시한 바와 같이, 예를 들면 디실란 가스를 이용하여, 두께 1㎚ 정도의 평탄한 아몰퍼스 실리콘막(33d)을 성막한다.
이어서, 도 24의 (d)에 도시한 바와 같이, 예를 들면 플라즈마 질화법을 이용하여, 온도 700℃, 압력 50Torr에서, 아몰퍼스 실리콘막(33d)을 직접 질화하고, 두께 2㎚ 정도의 실리콘 질화막(33a)을 형성한다. 이때, 플라즈마 질화의 가스 소스로서, 예를 들면 질소를 이용하고 있지만, 이것에 예를 들면 산소를 혼합시켜 질화를 행하면, 산소가 도입된 실리콘 질화막(소위 옥시 나이트라이드막)을 형성할 수 있다. 또한, 질화용 가스와 산화용 가스의 혼합비를 바꿈으로써, 실리콘 질화막 내의 산소 농도를 원하는 농도로 제어하는 것이 가능해진다.
이어서, 예를 들면 산소 가스를 이용하여 산화하고, 도 24의 (e)에 도시한 바와 같이, 두께 2㎚ 정도의 실리콘 산화막(33c)을 형성한다. 이것에 의해, 실리콘 산화막(33b, 33c) 사이에 삽입된 산소를 함유하는 실리콘 질화막(33a)으로 이루어지는 터널 절연막(33)이 형성된다. 계속해서, 도 24의 (f)에 도시한 바와 같이, 터널 절연막(33) 상에 플로팅 게이트 전극(34)으로서, 두께 200㎚의 인이 첨가된 n형 다결정 실리콘막을 퇴적한다.
이어서, 도 24의 (g)에 도시한 바와 같이, 다결정 실리콘막(34) 상에, 예를 들면 두께 7㎚의 ONO막(35)을 형성한다. 계속해서, 도 24의 (h)에 도시한 바와 같이, ONO막(35)에 컨트롤 게이트 전극(36)으로서, 두께 200㎚의 인이 첨가된 n형 다결정 실리콘막을 퇴적한다.
이 이후의 공정은 도시하지 않았지만, 다른 실시예와 마찬가지로, 레지스트 마스크로 패터닝한 후, 상기한 다결정 실리콘막(36, 34), 터널 절연막(33) 및 ONO막(35)을 반응성 이온 에칭법에 의해 에칭하여, 게이트부를 형성한다. 또한, 레지스트 마스크를 제거한 후에, 가공 데미지의 회복 등을 목적으로 하여 산화 분위기 속에서 열 처리를 행하고, 약 3㎚ 뒤에 산화막을 형성한다. 다음으로, 예를 들면 인을 전체면에 3×1015㎝-2 이온 주입한 후, 예를 들면 1000℃, 20초 동안의 열 처리를 행하여, 인을 실리콘 기판 내에 확산하여 활성화시켜, 소스·드레인 영역으로 되는 확산층을 형성한다.
이어서, 예를 들면 전체면에 두께 300㎚의 실리콘 산화막을 CVD법에 의해 퇴적하고, 계속해서 이방성 드라이 에칭에 의해 실리콘 산화막에 컨택트 홀을 개구한다. 이 후에, 실리콘, 구리를 각각 예를 들면 0.5%씩 함유하는 두께 800㎚의 알루미늄막을 형성한 후, 이것을 패터닝하여 전극을 형성한다. 이 후, 450℃에서 15분 동안 수소를 10% 포함하는 질소 분위기에서 열 처리하였다.
이와 같이 본 실시예에 따르면, 고품질이면서 고신뢰의 터널 절연막을 갖고, 또한 미세화·고집적화, 단채널화 억제하는 핀형 불휘발성 메모리를 형성할 수 있 다. 또한, 터널 절연막(33)은 리크 전류를 억제한 터널 절연막으로 됨과 동시에, 예를 들면 실리콘 산화막 2㎚에 삽입된 실리콘 질화막 2㎚로 함으로써, 물리 막 두께는 6㎚로 되어, 터널 절연막 자신의 박막화가 가능해진다. 이것에 의해, 전원 전압의 저감에도 공헌하여, 소자의 특성 향상뿐만 아니라 신뢰성 향상도 실현하는 것이 가능해진다.
(제8 실시예)
도 25는, 본 발명의 제8 실시예에 따른 불휘발성 반도체 메모리 장치의 제조 공정, 특히 터널 절연막의 제조 공정을 도시하는 단면도이다. 또한, 도 1과 동일 부분에는 동일 부호를 붙이고, 그 자세한 설명은 생략한다.
본 실시예가 앞서 설명한 제2 실시예와 서로 다른 점은, 질화막 형성의 기초로 되는 아몰퍼스 실리콘을 형성하는 대신에, 결정성 실리콘을 형성한 것에 있다. 여기서, 결정성 실리콘이란, 실리콘 전체가 아몰퍼스 상태가 아니라, 단결정 실리콘, 다결정 실리콘, 또는 결정립이 조합된 상태의 것을 의미하고 있다.
먼저, 도 25의 (a)에 도시한 바와 같이, 실리콘 기판(11)의 표면을, 예를 들면 산소 가스를 이용하여 산화하고, 두께 2㎚ 정도의 실리콘 산화막(13b)을 형성한다. 이어서, 도 25의 (b)에 도시한 바와 같이, 예를 들면 실란 가스를 이용하여, 실리콘 산화막(13b) 상에 두께 1㎚ 정도의 평탄한 실리콘막(13e)을 성막한다. 이때의 조건은, 온도 720℃, 압력 275Torr, 성막 시간은 0.5초이었다.
이어서, 도 25의 (c)에 도시한 바와 같이, 예를 들면 플라즈마 질화법을 이용하여, 온도 100℃, 압력 0.03Torr에서, 실리콘막(13e)을 직접 질화한다. 이것에 의해, 두께 1㎚ 정도의 실리콘 질화막(13a)을 형성한다. 이때, 플라즈마 질화의 가스 소스로서, 예를 들면 질소를 이용하고 있지만, 이것에 예를 들면 산소를 혼합시켜 질화를 행하면, 산소가 도입된 실리콘 질화막(소위 옥시 나이트라이드막)을 형성할 수 있다. 또한, 질화용 가스와 산화용 가스의 혼합비를 바꿈으로써, 실리콘 질화막 내의 산소 농도를 원하는 농도로 제어하는 것이 가능해진다.
이어서, 예를 들면 산소 가스(산화제)(20)를 이용하여 실리콘 질화막(13a)의 표면을 산화하고, 두께 2㎚ 정도의 실리콘 산화막(13c)을 형성한다. 이것에 의해, 도 25의 (d)에 도시된 바와 같이, 실리콘 산화막(13b, 13c) 사이에 끼워진 실리콘 질화막(13a)으로 이루어지는 터널 절연막(13)이 형성된다. 계속해서, 도 25의 (e)에 도시한 바와 같이, 터널 절연막(13) 상에 플로팅 게이트 전극(14)으로서 두께 200㎚의 인이 첨가된 n형 다결정 실리콘막을 퇴적한다. 이것에 의해, MOS 구조를 형성할 수 있다.
전술한 바와 같이 삼배위 질소 결합을 갖는 실리콘 질화막을 형성하기 위해서는, 도 25의 (b)에 도시한 공정에서 형성하는 실리콘막이 연속막이고, 또한 평탄하게 형성되어 있을 필요가 있다. 실리콘막이 연속막으로 되어 있지 않고, 실리콘의 섬(핵)이 난립하고 있는 상태에서 질화하면, 국소적으로 얇은 영역, 또한 질화되어 있지 않은 Si 원자를 질화막 내에 남기게 되어, 절연성의 관점면에서 바람직하지 않다. 따라서, 후술하는 바와 같이(제9 실시예에서 상세히 설명) 결정성 실리콘막의 퇴적 조건이 중요하게 된다.
또한, 다결정 상태인 것도 바람직하지 않다. Si가 다결정 상태로 되면, 입 계의 Si는 질화 레이트가 빠르지만, 입내의 결정 Si는 질화 레이트가 느리기 때문에, 질화되어 있지 않은 결정 Si 영역을 남길 위험성이 높다. 이것은, 막 내에 Si 도트를 남기게 되어, 절연성의 관점면에서 바람직하지 않다. 따라서, 후술하는 바와 같이(제9 실시예에서 상세히 설명) 다결정 Si를 완전히 질화하는 시간의 견적이 중요하게 된다.
또한, 실리콘막을 퇴적하는 표면의 댕글링 본드의 수를 증가시킴으로써, 실리콘막을 보다 평탄하게 퇴적할 수 있다. 즉, 실리콘을 퇴적하는 과정에서, 실리콘을 퇴적하기 직전에 표면 댕글링 본드를 증가시키는 공정을 추가하면, 보다 우수한 평탄성, 절연성을 갖는 절연막을 형성하는 것이 가능하다. 이 점에 대해서도, 후술하는 제9 실시예에서 상세히 설명한다.
본 실시예에서는, 온도 720℃, 압력 275Torr의 조건에서 0.5초 이상 퇴적함으로써, 단결정에 가까운 실리콘막을 연속막으로서 평탄하게 형성할 수 있었다. 그리고, 이러한 평탄한 실리콘막을 앞의 조건에서 질화함으로써, 제2 실시예와 마찬가지로 삼배위 질소 결합을 고농도로 포함하는 실리콘 질화막을 형성할 수 있었다. 따라서, 본 실시예에서도, 제2 실시예와 마찬가지의 효과가 얻어진다.
(제9 실시예)
도 26은, 본 발명의 제9 실시예에 따른 불휘발성 반도체 메모리 장치의 제조 공정, 특히 터널 절연막의 제조 공정을 도시하는 단면도이다. 또한, 도 1과 동일 부분에는 동일 부호를 붙이고, 그 자세한 설명은 생략한다.
본 실시예가 앞서 설명한 제8 실시예와 서로 다른 점은, 결정성 실리콘막의 퇴적과 질화를 복수회 반복함으로써 충분한 막 두께의 실리콘 질화막을 형성하게 된다.
먼저, 도 26의 (a)에 도시한 바와 같이, 실리콘 기판(11)의 표면을, 예를 들면 산소 가스를 이용하여 산화하고, 두께 2㎚ 정도의 실리콘 산화막(13b)을 형성한다. 계속해서, 예를 들면 실란 가스를 이용하여, 실리콘 산화막(13b) 상에 실리콘막(13e)을 성막한다. 이때, CVD에 의한 성막 및 질화 처리의 양방이 가능한 챔버를 이용하고, 이 챔버 내에 기판(11)을 배치하여 실리콘막(13e)의 성막을 행하였다. 구체적으로는, 원료 가스를 SiH4, 챔버 내 가스 압력을 275Torr, 기판 온도 720℃, 성막 시간 1초로 하였다. 이것에 의해, 실리콘 산화막(13b)의 표면에 두께 1㎚의 실리콘막(13e)이 퇴적되었다.
이어서, 챔버 내의 분위기를, 예를 들면 3Torr의 NH3로 하고, 히터를 제어함으로써 실리콘막(13e)의 표면을 700℃의 온도로 설정하고, 200초 동안 이상 유지한다. 이것에 의해, 도 26의 (b)에 도시한 바와 같이, 두께 1.3㎚의 실리콘 질화막(13a)이 형성되었다.
이어서, 도 26의 (c)에 도시한 바와 같이, 다시 실란 가스를 이용하여, 실리콘 질화막(13a) 상에 실리콘막(13e)을 성막한다. 이때, 원료 가스로서 SiH4, 챔버 내 가스 압력을 275Torr, 기판 온도 720℃, 성막 시간 0.5초로 하였다. 이것에 의해, 실리콘 산화막(13b)의 표면에 두께 1㎚의 실리콘막(13e)이 퇴적되었다.
이어서, 도 26의 (d)에 도시한 바와 같이, 상기 마찬가지로 700℃ 온도에서 200초 동안의 질화 처리를 행함으로써, 실리콘막(13e)이 질화막으로 되어, 실리콘 질화막(13a)의 막 두께가 1.2㎚ 증대하였다. 여기서, 도 26의 (c)(d)에 도시하는 공정을 예를 들면 5회 반복함으로써 6㎚ 정도의 실리콘 질화막을 형성할 수 있다. 즉, 도 26의 (c)(d)에 도시하는 공정을 복수회 반복함으로써, 고밀도의 삼배위 질소 결합으로 이루어지는 실리콘 질화막을 필요한 막 두께로 형성할 수 있다.
또한, 본 실시예에서는, 실리콘막의 성막과 질화 처리를 동일 챔버에서 행하고 있지만, 이들을 독립된 챔버에서 행하도록 해도 된다. 이 경우, 성막용 챔버와 질화용 챔버를 인접 배치하고, 각 챔버 사이를 기밀하게 접속하면 된다.
이어서, 앞의 실시예와 마찬가지로, 도 26의 (e)에 도시한 바와 같이, 예를 들면 산소 가스(산화제)(20)를 이용하여 실리콘 질화막(13a)의 표면을 산화하고, 두께 2mn 정도의 실리콘 산화막(13c)을 형성한다. 이것에 의해, 실리콘 산화막(13b, 13c) 사이에 삽입된 실리콘 질화막(13a)으로 이루어지는 터널 절연막(13)이 형성된다. 이 이후에는, 앞의 실시예와 마찬가지로, 터널 절연막(13) 상에 플로팅 게이트 전극(14)을 형성함으로써, MOS 구조를 형성할 수 있다.
본 실시예에서 주의하여야 할 점은, 도 26의 (a)(c)에 도시하는 공정에서, 실리콘막을 연속하여 평탄하게 형성하는 것이다. 실리콘막이 연속막으로 되어 있지 않고, 실리콘의 섬(핵)이 난립되어 있는 상태에서 질화하고, 또한 퇴적 및 질화하는 공정을 반복하면, 결과적으로 요철의 막이 생기게 된다. 이것은 국소적으로 얇은 영역을 만들게 되어, 절연성의 관점면에서 바람직하지 않다.
또한, 다결정 상태인 것도 바람직하지 않다. Si가 다결정 상태로 되면, 입 계의 Si는 질화 레이트가 빠르지만, 입내의 결정 Si는 질화 레이트가 느리기 때문에, 질화되어 있지 않은 결정 Si 영역을 남길 위험성이 높다. 이것은 막 내에 Si 도트를 남기게 되어, 절연성의 관점면에서 바람직하지 않다. 따라서, 후술하는 바와 같이 다결정 Si를 완전히 질화하는 시간의 견적이 중요하게 된다.
도 27은, 실리콘 기판 상에 퇴적 시간을 바꿔 실리콘막을 퇴적한 후에, 700℃, 1000초로 질화한 경우의, 형성되는 질화 막 두께의 변화를 도시하고 있다. 퇴적 시간이 0.5초를 초과하는 부근으로부터 막 두께가 증가하기 시작하여, 5초를 초과하는 부근으로부터 막 두께가 급격히 두껍게 되어 있는 것을 알 수 있다. 이것은, 0.5초 미만에서는 실리콘이 퇴적되어 있지 않거나, 혹은 연속막으로 되어 있지 않기 때문에, 그리고 0.5초 이상 5초 이하에서는 실리콘이 연속막 또한 다결정 상태가 아니라 단결정 상태(베어 실리콘과 동일한 상태)로 되어 있기 때문에, 질화 레이트가 느린 단결정 실리콘의 질화를 관찰하고 있기 때문이다. 퇴적 시간이 5초 이상으로 되어, 단결정 실리콘 상에 다결정 실리콘이 퇴적되게 되면, 다결정 실리콘의 질화 레이트는 빠르기 때문에, 막 두께는 급격히 두껍게 되는 것이다. 이 경향은, 기초가 실리콘 산화막인 경우나 실리콘 질화막인 경우에도, 마찬가지이다. 따라서, 이러한 경향을 관찰함으로써, 실리콘이 연속막으로서 형성되어 있는지의 여부, 다결정 실리콘이 퇴적되어 있는지의 여부를 확인할 수 있다. 즉, 이 경우, 0.5초 이상 5초 이하의 시간으로 실리콘을 퇴적하면 된다. 마찬가지로, 질화막 상에 실리콘막을 퇴적할 때에는, 0.5초 이상 5초 이하의 시간으로 실리콘을 퇴적하면 된다. 또한, 산화막 상에 실리콘막을 퇴적할 때에는, 5초 이상 7초 이하의 시간으 로 실리콘을 퇴적하면 된다.
본 실시예에서 주의하여야 할 또 하나의 점은, 도 26의 (b)(d)에 도시하는 공정에서, 다결정 실리콘막이 생기게 되었다고 해도, 그것을 완전하게 질화하는 것이다. 완전히 질화함으로써 실리콘과 질소의 네트워크가 형성되고, 전술한 삼배위 질소 결합의 고밀도화를 할 수 있어, 결함이 적어 신뢰성이 높은 질화막을 형성하는 것이 가능하게 되는 것이다.
실리콘 기판 상의 다결정 실리콘의 질화에서는, 처음에는 질화 속도가 빠르고, 어느 한 시점에서 질화 속도가 느려진다. 즉, 질화 시간과 형성할 수 있는 막 두께의 관계에서, 「질화 속도가 빠른 영역」과 「질화 속도가 느린 영역」이 있다. 「질화 속도가 빠른 영역」은 「질화 레이트가 빠른 다결정 실리콘의 질화가 일어나고 있는 영역」이고, 「질화 속도가 느린 영역」은 「다결정 실리콘을 완전히 질화하고 있어, 질화 레이트가 느린 단결정 실리콘의 질화가 일어나고 있는 영역」이다. 따라서, 이 관계를 관찰함으로써, 다결정 실리콘을 완전히 질화하기 위한 필요한 시간을 얻을 수 있다.
도 28에, 질화막의 형성 조건에 의한 SILC 특성의 차이에 대해 도시한다. 본 실시예에서 설명한 바와 같이, 실리콘 기판을 실온에서 플라즈마 질화하여 형성한 결함이 많은 막보다, 실리콘 기판을 700℃, 3Torr의 조건에서 플라즈마 질화하여 형성한 결함이 적은 막 쪽이, 저전압역에서의 리크 전류가 급격히 감소하고 있는 것을 알 수 있다. 이것은, Si와 N의 네트워크를 형성함으로써 결함의 발생이 억제되어, 벌크 내의 리크 패스가 감소하였기 때문이다.
도 29에, 실리콘 기판을 700℃에서 100초 질화한 후에, 실리콘을 퇴적하지 않고 그대로 200초 질화하는 공정을 5회 반복한 경우(통상 질화)와, 실리콘을 1초 동안 퇴적하고 나서 200초 질화하는 공정을 5회 반복한 경우(사이클 질화)의, 질화 막 두께를 비교하여 도시한다. 실리콘을 퇴적함으로써, 동일한 성막 시간임에도 불구하고 물리 막 두께를 4㎚ 이상 두껍게 형성하고 있다는 것을 알 수 있다. 이 차이는, 질화막이 두껍게 됨과 함께 질소가 질화막을 통과하기 어렵게 되어 있는 것에 기인한다. 질화막 상에 실리콘을 퇴적하여 질화하는 공정으로 함으로써, 항상 질소는 질화막을 확산하지 않아도 실리콘과 반응할 수 있게 된다. 이것이 동일한 성막 시간에서도 두껍게 형성할 수 있는 이유이다.
또한, 질화 시간을 200초로 하였지만, 이것보다 길어도 상관없다. 중요한 것은, 질화막 상에 퇴적한 실리콘을 완전히 질화하는 것이다. 도 30에, 실리콘 기판을 700℃에서 100초 질화한 후에 실리콘을 1초 동안 퇴적하고 나서 100초 질화한 경우와, 200초 질화한 경우의 질화막의 특성을 비교한다. 100초 질화의 경우, CV 커브가 마이너스측으로 시프트하고 있는 것을 알 수 있다. 이것은, 질화 시간이 불충분한 경우, 실리콘을 완전히 질화할 수 없기 때문에, 막 내에 결함이 다수 존재하게 되기 때문이다.
또한, 실리콘의 퇴적 시간을 1초로 하였지만, 더 길어도 상관없다. 단, 그 정도만 완전히 질화하기 위해 필요한 시간을 길게 할 필요가 있다. 도 31에, 실리콘(단결정 실리콘+다결정 실리콘)의 퇴적 시간과 완전히 질화하기 위한 시간에 대해 도시한다. 퇴적 막 두께가 두껍게 됨과 함께, 완전히 질화하기 위한 시간이 비 약적으로 커지는 것을 알 수 있다. 이것은, 실리콘이 다결정 상태라 하더라도, 두꺼워지면 완전히 질화하기 위해서는 그만큼 두꺼운 질화막을 질소가 확산해야만 하기 때문이다. 따라서, 단시간에 두껍게 만들기 위해서는, 얇게 다결정 실리콘을 퇴적하여 그것을 빨리 완전히 질화하는 공정을 반복하는 쪽이, 효율이 좋은 것이다.
여기서, 본 실시예와 같이 결정성 실리콘의 성막과 질화를 동일 챔버에서 행함으로써, 결정성 실리콘의 퇴적과 질화를 빠르게 절환할 수 있다. 또한, 결정성 실리콘의 1회의 퇴적은 수초로 매우 짧은 시간이어도 된다. 따라서, 통상 질화와 달리, 결정성 실리콘의 성막과 질화를 절환하는 횟수가 많고, 그 절환에 필요한 시간이 여분으로 필요하다고 해도, 사이클 질화 쪽이 토탈 처리 시간이 짧아도 된다.
또한, 실리콘의 퇴적 시간은, 지나치게 짧으면 안 된다. 실리콘의 퇴적에 관해서는, 인큐베이션 타임이 중요하게 된다. 즉, 퇴적 시간이 인큐베이션 타임보다 짧으면, 실리콘이 퇴적되어 있지 않거나, 혹은 연속막으로 되어 있지 않은 것이다. 여기서의 「연속막으로 되어 있는 것」이란, 「막을 퇴적한 기초(여기서는 실리콘 산화막)가 노출되어 있지 않은 상태」를 말한다. 도 32에 산화막 상, Si 상, 질화막 상의 실리콘의 인큐베이션 타임의 비를 도시한다. 산화막 상→Si 상→질화막 상의 순으로 인큐베이션 타임이 짧아져 있다는 것을 알 수 있다. 이와 같이 표면에 의해 인큐베이션 타임이 서로 다른 것은, 표면에 존재하는 댕글링 본드의 수가 서로 다르기 때문이다.
실리콘이 연속막으로 되는 막 두께는, 실리콘을 퇴적하는 표면의 댕글링 본 드(결합하지 않은 손)의 수에 따라 서로 다르다. Si보다 질화막(Si3N4) 상에 실리콘막을 형성하는 경우 쪽이, 연속막으로 되기까지의 시간이 짧아진다. 이것은, 질화막의 표면의 댕글링 본드가 Si 표면보다 많은 것에 기인한다. Si보다 산화막(Si02)에 형성하는 경우 쪽이, 연속막으로 되기까지의 시간이 길어진다. 이것은, 산화막의 표면의 댕글링 본드가 Si 표면보다 적은 것에 기인한다.
표면에 댕글링 본드가 적은 경우에는, Volmer-Weber형이라고 불리는 성장 양식을 거친다. Volmer-Weber형에서는, 기판 상에서 복수개의 원자가 응축하여 핵이 생기고, 비래 원자가 차례대로 모여 핵이 3차원적으로 성장한다. 증착과 함께 핵(섬)이 성장하여 합체하여, 이윽고 연속의 막으로 된다. 증착 원자-기판 원자 사이보다 증착 원자끼리의 상호 작용이 강한 경우에 이 성장 양식으로 된다.
한편, 댕글링 본드가 많은 경우, Stranski-Krastanov형(기판 상에 단층(혹은 수층) 층 형상으로 성장한 후, 이 위에 3차원적 핵이 생성되어 성장함)이라고 불리는 성장 양식을 거쳐, 막은 성장하게 된다. 즉, 표면에 댕글링 본드가 많으면 처음부터 연속막이 성장하기 쉬운 것이다. 따라서, 표면에 의해 실리콘을 연속막으로서 퇴적하기 위해 필요한 시간은 서로 다르게 된다.
도 32에 도시하는 관계로부터, 상기 도 26의 (a)에 도시하는 공정에서 실리콘막(13e)을 퇴적하는 경우와, 상기 도 26의 (c)에 도시하는 공정에서 실리콘막(13e)을 퇴적하는 경우에, 필요한 시간이 서로 다르게 된다. 본 실시예에서는, 실리콘 산화막(13b) 상에 실리콘막(13e)을 퇴적할 때에는 약 5초, 실리콘 질화 막(13a) 상에 실리콘막(13e)을 퇴적할 때에는 약 0.5초로 하였다.
인큐베이션 타임 이하의 시간에서는, 실리콘은 퇴적되어 있지 않거나, 연속막으로 되어 있지 않다. 도 33에 실리콘을 5회 반복하여 퇴적하여 후막화한 경우의 특성을 도시한다. 막 두께는 모두 3㎚이다. 0.1초 퇴적하고, 불연속 상태에서 실리콘을 퇴적하고, 질화하는 공정을 반복하여 두껍게 한 질화막은, 0.5초 퇴적하고, 연속막으로 한 실리콘을 질화하는 공정을 반복하여 형성한 질화막에 비하여 절연성이 크게 저하되어 있는 것을 알 수 있다. 이것은, 연속막으로 되지 않는 상태에서 막을 두껍게 하기 위해, 막 두께가 얇은 영역이 형성되어 있기 때문이다.
즉, 실리콘을 퇴적하는 표면의 댕글링 본드의 수를 증가시킴으로써, 실리콘을 보다 평탄하게 퇴적할 수 있다. 도 34에 실리콘 산화막 상에 실리콘을 퇴적하는 경우와, 실리콘 산화막 표면을 0.08Torr, N2로 40%로 희석한 He 분위기 속에서 100W의 파워로 5초 플라즈마 질화한 후(표면에 댕글링 본드를 만든 후)에 실리콘을 퇴적한 경우의 표면 러프니스의 변화를 도시한다. 실리콘 산화막 표면을 질화함으로써, 퇴적한 실리콘의 표면 러프니스가 작아지고 있는 것을 알 수 있다. 이것은 질화함으로써 실리콘 산화막 표면의 댕글링 본드가 증가하여, 실리콘의 성장 양식이 Volmer-Weber형으로부터 Stranski-Krastanov형으로 이행한 것에 기인한다. 따라서, 실리콘을 퇴적하는 과정에서, 실리콘을 퇴적하기 직전에 표면 댕글링 본드를 증가시키는 공정을 추가하면, 보다 우수한 평탄성, 절연성을 갖는 절연막을 형성하는 것이 가능하다. 일례로서, 전술한 플라즈마 질화를 들 수 있다.
이상과 같이, 실리콘을 퇴적하여 질화하는 공정을 반복함으로써, 고밀도의 삼배위 질소 결합으로 이루어지는 실리콘 질화막을 두껍게 만드는 것이 가능하다. 그리고, 실리콘의 퇴적 시간, 질화 시간을 적절한 값으로 함으로써, 단시간에 두꺼운 질화막을 만드는 것이 가능해진다.
또한, 본 실시예에서는, 결정성 실리콘의 성막 온도를 720℃, 원료 가스를 실란에, 가스 압력을 275Torr로 하였지만, 이들 조건은 적절하게 변경 가능하다. 예를 들면, 온도 조건으로서는, 550∼1050℃의 범위가 바람직하다.
또한, 질화 처리 시의 질화 가스를 NH3로 하였지만, 다른 질소를 포함하는 가스로 질화해도 상관없다. 또한, 질화 온도를 700℃로 하였지만, 다른 온도에서 질화해도 상관없다. 또한, 질화 압력을 3Torr로 하였지만, 다른 압력에서 질화해도 상관없다. 예를 들면, 질화 처리 시의 온도 조건으로서는, 600∼850℃의 범위가 바람직하다. 또한, 가스 압력은 100Torr 이하가 바람직하다.
또한, 질화막 상에 결정성 실리콘을 퇴적하여, 질화하는 공정은 5회에 한정하지 않고, 여러 번 행해도 된다. 또한, 질화막 상에 다결정 실리콘을 퇴적한 후, 산소를 포함하는 가스로 산화해도 된다.
(제10 실시예)
도 35는, 본 발명의 제10 실시예에 따른 불휘발성 반도체 메모리 장치의 제조 공정, 특히 터널 절연막의 제조 공정을 도시하는 단면도이다. 또한, 도 1과 동일 부분에는 동일 부호를 붙이고, 그 자세한 설명은 생략한다.
본 실시예가 앞서 설명한 제9 실시예와 서로 다른 점은, 결정성 실리콘 대신에 아몰퍼스 실리콘을 이용하는 것에 있으며, 그 이외의 기본적인 프로세스는 동일하다.
먼저, 도 35의 (a)에 도시한 바와 같이, 실리콘 기판(11)의 표면을, 예를 들면 산소 가스를 이용하여 산화하고, 두께 2㎚ 정도의 실리콘 산화막(13b)을 형성한다. 계속해서, 예를 들면 디실란 가스를 이용하여, 실리콘 산화막(13b) 상에 아몰퍼스 실리콘막(13d)을 성막한다. 이때, CVD에 의한 성막 및 질화 처리의 양방이 가능한 챔버를 이용하여, 이 챔버 내에 기판(11)을 배치하여 아몰퍼스 실리콘막(13d)의 성막을 행하였다. 구체적으로는, 원료 가스를 Si2H6, 챔버내 가스 압력을 1Torr, 기판 온도 400℃, 성막 시간 40분으로 하였다. 이것에 의해, 실리콘 산화막(13b)의 표면에 두께 2㎚의 아몰퍼스 실리콘막(13d)이 퇴적되었다.
이어서, 챔버 내의 분위기를, 예를 들면 3Torr의 NH3로 하고, 히터를 제어함으로써 아몰퍼스 실리콘막(13d)의 표면을 700℃의 온도로 설정하여, 300초 동안 이상 유지한다. 이것에 의해, 도 35의 (b)에 도시한 바와 같이, 두께 2.2㎚의 실리콘 질화막(13a)이 형성되었다.
이어서, 도 35의 (c)에 도시한 바와 같이, 다시 디실란 가스를 이용하여, 실리콘 질화막(13a) 상에 아몰퍼스 실리콘막(13d)을 성막한다. 이때, 원료 가스로서 Si2H6, 챔버내 가스 압력을 1Torr, 기판 온도 400℃, 성막 시간 40분으로 하였다. 이것에 의해, 실리콘 산화막(13b)의 표면에 두께 2㎚의 아몰퍼스 실리콘막(13d)이 퇴적되었다.
이어서, 도 35의 (d)에 도시한 바와 같이, 상기 마찬가지로 700℃의 온도에서 300초 동안의 질화 처리를 행함으로써, 아몰퍼스 실리콘막(13d)이 질화막으로 되어, 실리콘 질화막(13a)의 막 두께가 2.2㎚ 증대하였다. 여기서, 도 35의 (c)(d)에 도시하는 공정을 복수회 반복함으로써, 필요한 실리콘 질화막 두께를 얻을 수 있다.
또한, 본 실시예에서는, 아몰퍼스 실리콘막의 성막과 질화 처리를 동일 챔버에서 행하고 있지만, 이들을 독립한 챔버에서 행하도록 해도 된다. 이 경우, 성막용 챔버와 질화용 챔버를 인접 배치하여, 각 챔버 사이를 기밀하게 접속하면 된다.
이어서, 앞의 실시예와 마찬가지로, 도 35의 (e)에 도시한 바와 같이, 예를 들면 산소 가스(산화제)(20)를 이용하여 실리콘 질화막(13a)의 표면을 산화하고, 두께 2㎚ 정도의 실리콘 산화막(13c)을 형성한다. 이것에 의해, 실리콘 산화막(13b, 13c) 사이에 삽입된 실리콘 질화막(13a)으로 이루어지는 터널 절연막(13)이 형성된다. 이 이후는, 앞의 실시예와 마찬가지로, 터널 절연막(13) 상에 플로팅 게이트 전극(14)을 형성함으로써, MOS 구조를 형성할 수 있다.
본 실시예에서도, 앞의 제9 실시예와 마찬가지로, 도 35의 (a)(c)에 도시하는 공정에서, 아몰퍼스 실리콘막을 연속하여 평탄하게 형성하는 것이 중요하다. 또한, 도 35의 (b)(d)에 도시하는 공정에서, 아몰퍼스 실리콘막을 완전히 질화하는 것이 중요하다. 이를 위한 조건으로서는, 제9 실시예와 실질적으로 동일해도 되지만, 아몰퍼스 실리콘막의 성막 시의 온도는, 결정화가 발생하지 않도록 제9 실시예 보다는 낮게 할 필요가 있다. 예를 들면, 온도 조건으로서는, 300℃ 이상 550℃ 미만이 바람직하다.
본 실시예에서도, 실리콘 질화막을 실리콘 산화막(13b, 13c) 사이에 끼운 구성의 터널 절연막(13)을 형성할 수 있고, 게다가 고밀도의 삼배위 질소 결합으로 이루어지는 실리콘 질화막(13a)을 충분한 두께로 형성할 수 있어, 따라서 제9 실시예와 마찬가지의 효과가 얻어진다.
(제11 실시예)
도 36 및 도 37은, 본 발명의 제11 실시예에 따른 CMOS 반도체 장치를 설명하기 위한 것으로, 도 36은 등가 회로도이고, 도 37은 소자 구조 단면도이다. 여기서는, 가장 단순한 CMOS 인버터를 예로 들어 설명한다.
CMOS 인버터는, 도 36에 도시한 바와 같이, p형 MOSFET와 n형 MOSFET이 직렬로 접속된 구조를 갖고 있고, n형 MOSFET의 한 쪽의 확산층을 접지하고, p형 MOSFET의 한 쪽의 확산층에 구동 전압을 인가하고, 입력으로서 p형, n형 MOSFET의 양 게이트 전극에 구동 전압을 인가하면, 출력으로서 0V를 내는 회로이다.
본 실시예에서는, 도 37에 도시한 바와 같이, p형 실리콘 기판(101) 상에, 소자 분리를 위한 실리콘 열 산화막(소자 분리 절연막)(102)이 매립 형성되어 있다. 실리콘 기판(101)의 표면에는, n형 MOSFET측에 붕소의 이온 주입에 의해 p형의 웰 영역(103a)이, p형 MOSFET측에 인의 이온 주입에 의해 n형의 웰 영역(103b)이 형성되고, 각각 웰 전극(107a, 107b)이 형성되어 있다. 또한, 웰 영역(103a) 내에 인의 이온 주입에 의해, n형의 소스 및 드레인 확산층(106a)이 형성되고, 웰 영역(10b) 내에 BF2의 이온 주입에 의해, p형의 소스 및 드레인 확산층(106b)이 형성되어 있다.
또한, 실리콘 기판(101)의 표면 상에는, 실리콘 산화막에 삽입된 실리콘 질화막의 적층 구조로 이루어지는 게이트 절연막(104)이 형성되어 있다. 이 게이트 절연막(104)은, 예를 들면 상기 도 2에 도시한 구조로서, 실리콘 산화막 사이에 끼워진 실리콘 질화막이 면내 방향으로 연속하는 막으로 되어 있고, 또한 실리콘 질화막 내의 질소의 결합 상태가 삼배위로 되어 있다.
게이트 절연막(104) 상에는, n형 MOSFET측에는 게이트 전극으로 되는 n형 다결정 실리콘막(105a), p형 MOSFET측에는 p형 다결정 실리콘막(105b)이 형성되어 있다. 또한, 각각의 게이트부의 주변에는 실리콘 산화막(108)이 형성되어 있다.
상기한 바와 같이 구성된 CMOS 반도체 장치는, 게이트 절연막(104)을 실리콘 산화막/실리콘 질화막/실리콘 산화막의 적층 구조로 되어 있으므로, 종래의 실리콘 산화막 혹은산 질화막(옥시 나이트라이드막)을 이용한 경우에 비하여, 전압 인가 시에 막 내에 생성하는 결함이나 전하 트랩을 억제하는 것이 가능해진다. 이 때문에, CMOS 인버터를 비롯한 회로의 장기간 신뢰성의 향상, 열화에 의한 특성 악화를 억제하는 것이 가능해진다.
도 38은, 본 실시예의 CMOS 인버터의 특성과 종래의 CMOS 인버터의 특성을 비교하여 도시하는 도면이다. 여기서는, p형 MOSFET의 마이너스 바이어스 온도 불안정성을 예로 들고 있다.
마이너스 바이어스 온도 불안정성은, p형 게이트 전극에 마이너스 바이어스 스트레스를 인가하여, 반전층이 형성된 상태에서 고온 하에 방치하면 트랜지스터의 임계값이 시프트하는 신뢰성 과제로서, CMOS 인버터의 경우에는 스위칭 특성이 느려진다고 하는 열화가 발생한다. 특히 질소 농도가 고농도화되면, 종래 방법에서는 실리콘 기판 계면 근방의 질소 농도도 증가하여, 열화가 현저하게 되는 것이 알려져 있다.
도 38에 따르면, 종래의 약 30%의 고농도의 질소를 포함한산 질화막으로 이루어지는 게이트 절연막에 비하여, 본 실시예에 따른 고품질, 즉 결함 생성이 억제된 실리콘 질화막을 실리콘 산화막 사이에 끼운 동일한 정도의 질소 농도인 게이트 절연막 쪽이, 약 2 자릿수의 장기 수명화가 실현되어 있는 것을 알 수 있다. 이것은, 스트레스 인가로 계면 준위 생성과 막 내 결함에의 정공의 포획으로 임계값이 시프트하는 기구에 반하여, 실리콘 기판 계면에 질소를 포함하지 않은 실리콘 산화막이 위치하고 있고, 또한 막 내에도 결함 생성이 억제되는 고품질 실리콘 질화막을 이용하고 있기 때문에, 계면 준위 생성과 막내 정공 포획이 억제되었기 때문이다.
(변형예)
또한, 본 발명은, 전술한 각 실시예에 한정되는 것은 아니다. 실시예에서는 기판으로서 실리콘을 이용하였지만, 다른 반도체 기판을 이용하는 것도 가능하다.
또한, 제1 게이트 절연막을 형성하는 공정에서, 아몰퍼스 실리콘막을 질화하여 실리콘 질화막을 형성할 때에는, 질화 온도나 압력은 적절하게 변경 가능하다. 단, 면내 방향으로 연속하여 삼배위의 질소 결합으로 하기 위해서는, 800℃보다 낮은 온도로 설정하는 것이 바람직하다. 또한, 800℃ 이상의 온도에서는 13300Pa 이하의 압력으로 설정하는 것이 바람직하다. 또한, 결정성 실리콘막을 질화하여 실리콘 질화막을 형성할 때에는, 500℃∼850℃의 온도, 40Torr 이하의 압력으로 설정하는 것이 바람직하다. 또한, 사이클 질화를 행하는 경우, 반복 횟수는 필요한 질화 막 두께 등의 조건에 따라서 적절하게 변경 가능하다.
또한, 제2 게이트 절연막으로서 단층의 막을 이용하는 경우에는, 컨트롤 게이트 전극과 플로팅 게이트 전극의 커플링비를 높게 하기 위해, 실리콘 산화막보다 높은 유전율을 갖는 절연체, 예를 들면 금속 산화물, 금속 실리케이트막, 또는 금속 알루미네이트막을 이용하는 것이 바람직하다. 또한, 플로팅 게이트 전극이나 컨트롤 게이트 전극의 재료로서는, 반드시 다결정 실리콘에 한정되는 것이 아니라, 다른 도전 재료를 이용하는 것도 가능하다.
그 밖에, 본 발명의 요지를 일탈하지 않은 범위에서, 다양하게 변형하여 실시할 수 있다.
본 발명에 따르면, 실리콘 및 질소를 포함하는 제1 절연막을 실리콘 및 산소를 포함하는 제2, 제3 절연막 사이에 끼운 3층 구조로 터널 절연막(제1 게이트 절연막)을 형성하고, 제1 절연막을 면내 방향으로 연속하고, 또한 질소의 제2 근접 원자 중 적어도 1개가 질소인 삼배위의 질소 결합을 갖는 막으로 하고 있으므로, 터널 절연막을 고품질로 박막화할 수 있다. 이 때문에, 박막화에 수반하는 리크 전류의 증가나 스트레스 유기 리크 전류, 고전계 인가 시의 트랩 생성을 억제하여, 소자의 신뢰성을 크게 개선할 수 있다. 이것에 의해, 소자에 대한 전원 전압의 저감화, 소자의 미세화의 실현과 동시에 소자 특성의 신뢰성을 개선할 수 있다.

Claims (25)

  1. 제1 도전형의 반도체 기판의 주면 상에 선택적으로 형성된 제1 게이트 절연막과, 이 제1 게이트 절연막 상에 형성된 플로팅 게이트 전극과, 상기 플로팅 게이트 전극 상에 형성된 제2 게이트 절연막과, 이 제2 게이트 절연막 상에 형성된 컨트롤 게이트 전극과, 상기 기판의 주면에 형성된 제2 도전형의 소스·드레인 영역을 구비하여 이루어지고,
    상기 제1 게이트 절연막은, 적어도 실리콘 및 질소를 포함하는 제1 절연막을, 적어도 실리콘 및 산소를 포함하는 제2, 제3 절연막 사이에 끼운 3층 구조이고, 상기 제1 절연막은 면에 대하여 평행인 방향으로 연속하는 막이며, 삼배위의 질소 결합을 갖고, 또한 질소의 제2 근접 원자 중 적어도 1개가 질소인 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 절연막은 실리콘 산질화막이고, 상기 제2 및 제3 절연막은 실리콘 산화막인 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 절연막은, 실리콘 질화막 또는 실리콘 산질화막이고, 상기 제2 및 제3 절연막은 실리콘 산화막 또는 상기 제1 절연막 보다 질소 농도가 낮은 실리콘 산질화막인 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 제1 절연막은 실리콘 질화막이고, 상기 기판측의 제2 절연막은 실리콘 산화막이며, 상기 기판과 반대측의 제3 절연막은 실리콘 산질화막인 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 제2 게이트 절연막은, 실리콘 산화막보다 높은 유전율을 갖는 절연체인 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 제2 게이트 절연막은, 금속 산화물, 금속 실리케이트, 혹은 금속 라미네이트 중 어느 하나인 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  7. 제1항에 있어서,
    상기 플로팅 게이트 전극은, 금속 또는 금속 실리사이드막으로 이루어지는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  8. 제1 도전형의 반도체 기판의 주면 상에 선택적으로 형성된 게이트 절연막과, 이 게이트 절연막 상에 형성된 게이트 전극과, 상기 기판의 주면에 형성된 제2 도전형의 소스·드레인 영역을 구비하여 이루어지고,
    상기 게이트 절연막은, 실리콘 질화막을 실리콘 산화막 사이에 끼워 형성된 3층 구조이고, 상기 실리콘 질화막은 면에 대하여 평행인 방향으로 연속하는 막이며, 삼배위의 질소 결합을 갖고, 또한 질소의 제2 근접 원자의 적어도 1개가 질소인 것을 특징으로 하는 반도체 장치.
  9. 기판 상에 판 형상으로 형성된 제1 도전형의 소자 영역과, 상기 소자 영역의 일부를 피복하도록 형성된 제1 게이트 절연막과, 이 제1 게이트 절연막 상에 형성된 플로팅 게이트 전극과, 상기 플로팅 게이트 전극 상에 형성된 제2 게이트 절연막과, 이 제2 게이트 절연막 상에 형성된 컨트롤 게이트 전극과, 상기 플로팅 게이트 전극, 컨트롤 게이트 전극, 제1 및 제2 게이트 절역막으로 이루어지는 게이트부의 양측에서 상기 소자 영역에 각각 형성된 제2 도전형의 소스·드레인 영역을 구비하여 이루어지고,
    상기 제1 게이트 절연막은, 실리콘 질화막을 실리콘 산화막 사이에 끼워 형성된 3층 구조이고, 상기 실리콘 질화막은 면에 대하여 평행인 방향으로 연속하는 막이며, 삼배위의 질소 결합을 갖고, 또한 질소의 제2 근접 원자의 적어도 1개가 질소인 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  10. 제1 도전형의 반도체 기판의 주면 상에, 제1 게이트 절연막, 플로팅 게이트 전극, 제2 게이트 절연막, 및 컨트롤러 게이트 전극을 순서대로 적층 형성하는 공정과, 상기 각 게이트 전극 및 각 게이트 절연막을 게이트 패턴으로 가공함으로써 게이트부를 형성하는 공정과, 상기 게이트부를 마스크로 하여, 상기 기판의 주면에 제2 도전형의 소스·드레인 영역을 형성하는 공정을 갖고,
    상기 제1 게이트 절연막을 형성하는 공정으로서, 상기 기판의 주면을 산화하여 제1 실리콘 산화막을 형성한 후, 상기 제1 실리콘 산화막 상에 아몰퍼스 실리콘막을 퇴적하고, 이어서 상기 아몰퍼스 실리콘막을 질화하여 실리콘 질화막을 형성하고, 이어서 상기 실리콘 질화막 상에 제2 실리콘 산화막을 형성하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 제1 게이트 절연막을 형성하는 공정에서, 상기 아몰퍼스 실리콘막을 300℃ 이상 550℃ 미만의 온도에서 성막하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조 방법.
  12. 제10항 또는 제11항에 있어서,
    상기 제1 게이트 절연막을 형성하는 공정에서, 상기 아몰퍼스 실리콘막을 800℃보다 낮은 온도, 또는 800℃ 이상의 온도에서 또한 13300Pa 이하의 압력에서 질화하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조 방법.
  13. 제10항 또는 제11항에 있어서,
    상기 제1 게이트 절연막을 형성하는 공정에서, 상기 실리콘 질화막의 산화에 의해 상기 제2 실리콘 산화막을 형성하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 제1 게이트 절연막을 형성하는 공정에서, 상기 제2 실리콘 산화막을 형성하기 전에, 상기 실리콘 질화막에 열 처리를 실시하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 제1 게이트 절연막을 형성하는 공정에서, 상기 제2 실리콘 산화막을 형성하기 전에 실시하는 열 처리는, 질화막 성막 온도 이상에서 행하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조 방법.
  16. 제11항에 있어서,
    상기 제1 게이트 절연막을 형성하는 공정에서, 상기 실리콘 질화막 상에 상기 제2 실리콘 산화막을 형성하기 위해, 상기 실리콘 질화막 상에 아몰퍼스 실리콘막을 형성한 후에, 이 아몰퍼스 실리콘막을 산화하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조 방법.
  17. 제10항에 있어서,
    상기 제1 게이트 절연막을 형성하는 공정에서, 상기 아몰퍼스 실리콘막의 퇴적 및 이것에 이은 상기 아몰퍼스 실리콘막의 질화를, 복수회 반복하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 제1 게이트 절연막을 형성하는 공정에서, 상기 아몰퍼스 실리콘막의 퇴적과 질화를 동일 챔버 내에서 행하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조 방법.
  19. 제1 도전형의 반도체 기판의 주면 상에, 제1 게이트 절연막, 플로팅 게이트 전극, 제2 게이트 절연막, 및 컨트롤 게이트 전극을 순서대로 적층 형성하는 공정과, 상기 각 게이트 전극 및 각 게이트 절연막을 게이트 패턴으로 가공함으로써 게이트부를 형성하는 공정과, 상기 게이트부를 마스크로 하여, 상기 기판의 주면에 제2 도전형의 소스·드레인 영역을 형성하는 공정을 갖고,
    상기 제1 게이트 절연막을 형성하는 공정으로서, 상기 기판의 주면을 산화하여 제1 실리콘 산화막을 형성한 후, 상기 제1 실리콘 산화막 상에 결정성 실리콘막을 퇴적하고, 이어서 상기 결정성 실리콘막을 질화하여 실리콘 질화막을 형성하고, 이어서 상기 실리콘 질화막 상에 제2 실리콘 산화막을 형성하는 것을 특징으로 하 는 불휘발성 반도체 메모리 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 제1 게이트 절연막을 형성하는 공정에서, 상기 결정성 실리콘막을 550℃ 이상이고 1050℃ 이하의 온도에서 성막하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조 방법.
  21. 제19항에 있어서,
    상기 제1 게이트 절연막을 형성하는 공정에서, 상기 결정성 실리콘막을 0.5초 이상 5초 이하의 시간으로 성막하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조 방법.
  22. 제19항에 있어서,
    상기 제1 게이트 절연막을 형성하는 공정에서, 상기 제1 실리콘 산화막을 형성한 후, 상기 제1 실리콘 산화막 상에 상기 결정성 실리콘막을 퇴적하기 전에, 상기 제1 실리콘 산화막의 표면을 플라즈마 질화하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조 방법.
  23. 제19항에 있어서,
    상기 제1 게이트 절연막을 형성하는 공정에서, 상기 결정성 실리콘막의 퇴적 을, 상기 결정성 실리콘막이 연속막으로 되는 인큐베이션 시간보다 긴 시간 행하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조 방법.
  24. 제19항에 있어서,
    상기 제1 게이트 절연막을 형성하는 공정에서, 상기 결정성 실리콘막의 퇴적 및 이것에 이은 상기 결정성 실리콘막의 질화를, 복수회 반복하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조 방법.
  25. 제23항에 있어서,
    상기 제1 게이트 절연막을 형성하는 공정에서, 상기 결정성 실리콘막의 퇴적과 질화를 동일 챔버 내에서 행하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조 방법.
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