JPH0964210A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH0964210A JPH0964210A JP7221254A JP22125495A JPH0964210A JP H0964210 A JPH0964210 A JP H0964210A JP 7221254 A JP7221254 A JP 7221254A JP 22125495 A JP22125495 A JP 22125495A JP H0964210 A JPH0964210 A JP H0964210A
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Abstract
(57)【要約】
【目的】 高信頼度の不揮発性メモリを備えている半導
体集積回路装置と、それを容易に製造できる製造技術を
提供する。 【構成】 不揮発性メモリにおけるフローティングゲー
ト電極である導電層５の下部にシリコンよりも仕事関数
の小さい材料からなる導電層４が設けられており、不揮
発性メモリにおけるソースおよびドレインとなるｎ型半
導体領域１０の表面にシリコンよりも仕事関数の小さい
材料からなる導電層１１が設けられているものである。
体集積回路装置と、それを容易に製造できる製造技術を
提供する。 【構成】 不揮発性メモリにおけるフローティングゲー
ト電極である導電層５の下部にシリコンよりも仕事関数
の小さい材料からなる導電層４が設けられており、不揮
発性メモリにおけるソースおよびドレインとなるｎ型半
導体領域１０の表面にシリコンよりも仕事関数の小さい
材料からなる導電層１１が設けられているものである。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、特に、電気的に書き込み・消
去ができる不揮発性メモルを備えている半導体集積回路
装置に適用して有効な技術に関する。
よびその製造技術に関し、特に、電気的に書き込み・消
去ができる不揮発性メモルを備えている半導体集積回路
装置に適用して有効な技術に関する。
【０００２】
【従来の技術】不揮発性メモリには種々の形態があり、
その中の１つとしてＥＰＲＯＭ（Electrically Program
mable Read Only Memory）があり、電気的に書き込み・
消去ができ、１ＭＯＳ／１ｂｉｔの構成のメモリであ
る。
その中の１つとしてＥＰＲＯＭ（Electrically Program
mable Read Only Memory）があり、電気的に書き込み・
消去ができ、１ＭＯＳ／１ｂｉｔの構成のメモリであ
る。
【０００３】本発明者が検討した不揮発性メモリにおい
て、通常のゲートであるコントロールゲート電極と周囲
から電気的に絶縁されているフローティングゲート電極
とを有するＭＯＳＦＴにおけるドレイン端に発生したホ
ットエレクトロンがフローティングゲート電極に飛び込
むことによって書き込みが行われ、フローティングゲー
ト電極からソースに電子（エレクトロン）が引き抜かれ
ることにより消去が行われている。
て、通常のゲートであるコントロールゲート電極と周囲
から電気的に絶縁されているフローティングゲート電極
とを有するＭＯＳＦＴにおけるドレイン端に発生したホ
ットエレクトロンがフローティングゲート電極に飛び込
むことによって書き込みが行われ、フローティングゲー
ト電極からソースに電子（エレクトロン）が引き抜かれ
ることにより消去が行われている。
【０００４】なお、不揮発性メモリを有する半導体集積
回路装置について記載されている文献としては、例えば
特開昭５５−８７４９０号公報に記載されているものが
ある。
回路装置について記載されている文献としては、例えば
特開昭５５−８７４９０号公報に記載されているものが
ある。
【０００５】
【発明が解決しようとする課題】ところが、前述した不
揮発性メモリには、以下に述べるような種々の問題点が
あることを本発明者は見い出した。
揮発性メモリには、以下に述べるような種々の問題点が
あることを本発明者は見い出した。
【０００６】すなわち、フローティングゲート電極は、
多結晶シリコンなどを材料として形成されていることに
より、電子を注入する場合の正極となるフローティング
ゲート電極の材料の仕事関数が大きいので、正極である
フローティングゲート電極により発生した正孔がゲート
絶縁膜の中に注入される現象が発生し、ゲート絶縁膜の
破壊が発生するという問題点がある。
多結晶シリコンなどを材料として形成されていることに
より、電子を注入する場合の正極となるフローティング
ゲート電極の材料の仕事関数が大きいので、正極である
フローティングゲート電極により発生した正孔がゲート
絶縁膜の中に注入される現象が発生し、ゲート絶縁膜の
破壊が発生するという問題点がある。
【０００７】その結果、ゲート絶縁膜の信頼度が低下す
ると共にメモリセルの信頼度も低下するという問題点が
発生する。
ると共にメモリセルの信頼度も低下するという問題点が
発生する。
【０００８】本発明の目的は、高信頼度の不揮発性メモ
リを備えている半導体集積回路装置を提供することにあ
る。
リを備えている半導体集積回路装置を提供することにあ
る。
【０００９】本発明の他の目的は、高信頼度の不揮発性
メモリを備えている半導体集積回路装置を容易に製造で
きる製造技術を提供することにある。
メモリを備えている半導体集積回路装置を容易に製造で
きる製造技術を提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本発明において開示され
る発明のうち、代表的なものの概要を説明すれば、以下
の通りである。
る発明のうち、代表的なものの概要を説明すれば、以下
の通りである。
【００１２】本発明の半導体集積回路装置は、不揮発性
メモリにおけるフローティングゲート電極である導電層
の下部にシリコンよりも仕事関数の小さい材料からなる
導電層が設けられており、不揮発性メモリにおけるソー
スおよびドレインとなる半導体領域の表面にシリコンよ
りも仕事関数の小さい材料からなる導電層が設けられて
いるものである。
メモリにおけるフローティングゲート電極である導電層
の下部にシリコンよりも仕事関数の小さい材料からなる
導電層が設けられており、不揮発性メモリにおけるソー
スおよびドレインとなる半導体領域の表面にシリコンよ
りも仕事関数の小さい材料からなる導電層が設けられて
いるものである。
【００１３】
【作用】前記した本発明の半導体集積回路装置によれ
ば、不揮発性メモリにおけるフローティングゲート電極
である導電層の下部とソースおよびドレインとなる半導
体領域の表面にシリコンよりも仕事関数の小さい材料か
らなる導電層が設けられていることにより、記憶内容を
書き込みまたは消去する場合、電子が正極であるフロー
ティングゲート電極またはソースに注入される場合、正
極にシリコンよりも仕事関数の小さい材料である導電層
が設けられているので、正孔からみたトンネル絶縁膜で
あるゲート絶縁膜のエネルギー障壁が高い状態となって
いることにより、正孔のゲート絶縁膜への注入量を減少
することができる。
ば、不揮発性メモリにおけるフローティングゲート電極
である導電層の下部とソースおよびドレインとなる半導
体領域の表面にシリコンよりも仕事関数の小さい材料か
らなる導電層が設けられていることにより、記憶内容を
書き込みまたは消去する場合、電子が正極であるフロー
ティングゲート電極またはソースに注入される場合、正
極にシリコンよりも仕事関数の小さい材料である導電層
が設けられているので、正孔からみたトンネル絶縁膜で
あるゲート絶縁膜のエネルギー障壁が高い状態となって
いることにより、正孔のゲート絶縁膜への注入量を減少
することができる。
【００１４】すなわち、ソースおよびドレインとなる半
導体領域が設けられている半導体基板からトンネル絶縁
膜であるゲート絶縁膜をトンネリングしてフローティン
グゲート電極である導電層に電子が注入される場合、シ
リコンよりも仕事関数の小さい材料からなる導電層にお
いて正孔が発生するものの導電層からみたゲート絶縁膜
のバリアギャップが高くなっているので、ゲート絶縁膜
の中への正孔の注入が起こりにくい構造となっている。
導体領域が設けられている半導体基板からトンネル絶縁
膜であるゲート絶縁膜をトンネリングしてフローティン
グゲート電極である導電層に電子が注入される場合、シ
リコンよりも仕事関数の小さい材料からなる導電層にお
いて正孔が発生するものの導電層からみたゲート絶縁膜
のバリアギャップが高くなっているので、ゲート絶縁膜
の中への正孔の注入が起こりにくい構造となっている。
【００１５】その結果、ゲート絶縁膜の破壊が防止でき
るので、ゲート絶縁膜の長寿命化が達成できると共に高
信頼度のゲート絶縁膜を備えた半導体集積回路装置とす
ることができる。
るので、ゲート絶縁膜の長寿命化が達成できると共に高
信頼度のゲート絶縁膜を備えた半導体集積回路装置とす
ることができる。
【００１６】また、フローティングゲート電極である導
電層からソースである半導体領域に電子を引き抜く場合
において、電子はシリコンよりも仕事関数の小さい材料
からなる導電層に注入されることにより、ゲート絶縁膜
の中への正孔の注入ができにくい構造となっている。
電層からソースである半導体領域に電子を引き抜く場合
において、電子はシリコンよりも仕事関数の小さい材料
からなる導電層に注入されることにより、ゲート絶縁膜
の中への正孔の注入ができにくい構造となっている。
【００１７】その結果、ゲート絶縁膜の破壊が防止でき
るので、ゲート絶縁膜の長寿命化が達成できると共に高
信頼度のゲート絶縁膜を備えた半導体集積回路装置とす
ることができる。
るので、ゲート絶縁膜の長寿命化が達成できると共に高
信頼度のゲート絶縁膜を備えた半導体集積回路装置とす
ることができる。
【００１８】したがって、本発明の半導体集積回路装置
によれば、記憶内容を書き込みまたは消去する場合の両
方において、ゲート絶縁膜の破壊が防止できるので、書
換回数の向上ができると共に高信頼度のメモリセルを備
えた半導体集積回路装置とすることができる。
によれば、記憶内容を書き込みまたは消去する場合の両
方において、ゲート絶縁膜の破壊が防止できるので、書
換回数の向上ができると共に高信頼度のメモリセルを備
えた半導体集積回路装置とすることができる。
【００１９】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、重複説明
は省略する。
に説明する。なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、重複説明
は省略する。
【００２０】図１〜図６は、本発明の一実施例である半
導体集積回路装置の製造工程を示す断面図である。同図
を用いて、本発明の半導体集積回路装置およびその具体
的な製造方法について説明する。
導体集積回路装置の製造工程を示す断面図である。同図
を用いて、本発明の半導体集積回路装置およびその具体
的な製造方法について説明する。
【００２１】本実施例の半導体集積回路装置は、不揮発
性メモリの１種であるフラッシュメモリを備えている半
導体集積回路装置である。
性メモリの１種であるフラッシュメモリを備えている半
導体集積回路装置である。
【００２２】まず、図１に示すように、例えば単結晶シ
リコンを材料としているｐ型の半導体基板１の表面にフ
ィールド絶縁膜２を形成する。
リコンを材料としているｐ型の半導体基板１の表面にフ
ィールド絶縁膜２を形成する。
【００２３】フィールド絶縁膜２の製造工程は、半導体
基板１の表面の選択的な領域に酸化シリコン膜を介して
窒化シリコン膜を設け、その窒化シリコン膜をマスクと
して使用して半導体基板１の表面を選択的に酸化して膜
厚の厚い酸化シリコン膜を形成する。なお、図示を省略
しているが、フィールド絶縁膜２の下にチャネルストッ
パ層を形成している。
基板１の表面の選択的な領域に酸化シリコン膜を介して
窒化シリコン膜を設け、その窒化シリコン膜をマスクと
して使用して半導体基板１の表面を選択的に酸化して膜
厚の厚い酸化シリコン膜を形成する。なお、図示を省略
しているが、フィールド絶縁膜２の下にチャネルストッ
パ層を形成している。
【００２４】次に、半導体基板１の表面に例えば酸化シ
リコン膜などのゲート絶縁膜３を形成する。
リコン膜などのゲート絶縁膜３を形成する。
【００２５】ゲート絶縁膜３は、フラッシュメモリにお
けるトンネル絶縁膜としての機能を果たすものである。
けるトンネル絶縁膜としての機能を果たすものである。
【００２６】次に、図２に示すように、フラッシュメモ
リにおけるフローティングゲート電極の下層となる導電
層４を形成する。
リにおけるフローティングゲート電極の下層となる導電
層４を形成する。
【００２７】導電層４は、シリコンよりも仕事関数の小
さい材料を採用しており、例えばケイ化チタン（ＴｉＳ
ｉx ）または窒化チタン（ＴｉＮ）などをスパッタリン
グ法により積層させて形成しているものである。
さい材料を採用しており、例えばケイ化チタン（ＴｉＳ
ｉx ）または窒化チタン（ＴｉＮ）などをスパッタリン
グ法により積層させて形成しているものである。
【００２８】なお、仕事関数はフェルミ・レベルから真
空中（真空レベル）へ電子をとり出すために必要なエネ
ルギーであり、シリコンの仕事関数は4.０５〜5.１７で
ある。
空中（真空レベル）へ電子をとり出すために必要なエネ
ルギーであり、シリコンの仕事関数は4.０５〜5.１７で
ある。
【００２９】次に、フラッシュメモリにおけるフローテ
ィングゲート電極となる導電層５を形成する。
ィングゲート電極となる導電層５を形成する。
【００３０】導電層５は、例えばシリコンを含有してい
るアルミニウムをスパッタリング法により形成する。
るアルミニウムをスパッタリング法により形成する。
【００３１】次に、例えば酸化シリコン膜、窒化シリコ
ン膜またはそれらの積層膜などをＣＶＤ法により形成
し、層間絶縁膜６を形成する。
ン膜またはそれらの積層膜などをＣＶＤ法により形成
し、層間絶縁膜６を形成する。
【００３２】次に、例えばリンなどの導電型不純物を含
む多結晶シリコン層をＣＶＤ法により形成し、フラッシ
ュメモリにおけるコントロールゲート電極となる導電層
７を形成する。
む多結晶シリコン層をＣＶＤ法により形成し、フラッシ
ュメモリにおけるコントロールゲート電極となる導電層
７を形成する。
【００３３】次に、図３に示すように、導電層７の表面
にフォトレジスト膜８を形成した後、フォトリソグラフ
ィ技術を用いてフォトレジスト膜８にパターンを形成す
る。
にフォトレジスト膜８を形成した後、フォトリソグラフ
ィ技術を用いてフォトレジスト膜８にパターンを形成す
る。
【００３４】次に、フォトレジスト膜８エッチング用マ
スクとして使用して、選択エッチング技術を使用して導
電層７、層間絶縁膜６、導電層５、導電層４およびゲー
ト絶縁膜３を選択的に順次取り除いてパターニングを行
う。
スクとして使用して、選択エッチング技術を使用して導
電層７、層間絶縁膜６、導電層５、導電層４およびゲー
ト絶縁膜３を選択的に順次取り除いてパターニングを行
う。
【００３５】パターニングされたゲート絶縁膜３はトン
ネル絶縁膜となる。また、導電層４および導電層５はフ
ローティングゲート電極となり、導電層７はコントロー
ルゲート電極となる。
ネル絶縁膜となる。また、導電層４および導電層５はフ
ローティングゲート電極となり、導電層７はコントロー
ルゲート電極となる。
【００３６】次に、図４に示すように、不要となったフ
ォトレジスト膜８を取り除いた後、半導体基板１の上に
酸化シリコン膜をＣＶＤ法により形成した後、異方性エ
ッチングを用いて不要な酸化シリコン膜を取り除いて、
フローティングゲート電極などの側壁にサイドウォール
絶縁膜９を形成する。
ォトレジスト膜８を取り除いた後、半導体基板１の上に
酸化シリコン膜をＣＶＤ法により形成した後、異方性エ
ッチングを用いて不要な酸化シリコン膜を取り除いて、
フローティングゲート電極などの側壁にサイドウォール
絶縁膜９を形成する。
【００３７】次に、半導体基板１に例えばリンなどのｎ
型不純物をイオン注入法により添加してソースおよびド
レインとなるｎ型半導体領域１０を形成する。
型不純物をイオン注入法により添加してソースおよびド
レインとなるｎ型半導体領域１０を形成する。
【００３８】次に、図５に示すように、ソースおよびド
レインとなるｎ型半導体領域に導電層１１を形成する。
レインとなるｎ型半導体領域に導電層１１を形成する。
【００３９】導電層１１は、シリコンよりも仕事関数の
小さい材料を採用しており、例えばケイ化チタンまたは
窒化チタンなどをスパッタリング法により積層させて形
成しているものである。
小さい材料を採用しており、例えばケイ化チタンまたは
窒化チタンなどをスパッタリング法により積層させて形
成しているものである。
【００４０】導電層１１の製造工程の他の態様として
は、半導体基板１の上にチタンなどの金属層を形成した
後、低温度状態で熱処理を行って、ｎ型半導体領域１０
と接触しているチタンなどの金属層とｎ型半導体領域と
の化学反応によりシリサイド層を形成した後、半導体基
板１の上の未反応状態のチタンなどの金属層を取り除く
ことにより、ケイ化チタンからなる導電層１１を設ける
ことができる。
は、半導体基板１の上にチタンなどの金属層を形成した
後、低温度状態で熱処理を行って、ｎ型半導体領域１０
と接触しているチタンなどの金属層とｎ型半導体領域と
の化学反応によりシリサイド層を形成した後、半導体基
板１の上の未反応状態のチタンなどの金属層を取り除く
ことにより、ケイ化チタンからなる導電層１１を設ける
ことができる。
【００４１】この場合、高温度状態で熱処理を行って、
シリサイド層を低抵抗体とする。
シリサイド層を低抵抗体とする。
【００４２】次に、図６に示すように、半導体基板１の
上に厚膜の例えば酸化シリコン膜などの絶縁膜１２を形
成した後、必要に応じて絶縁膜１２の表面からエッチバ
ック法または化学機械研磨（ＣＭＰ）法などを採用して
平坦化処理を行う。
上に厚膜の例えば酸化シリコン膜などの絶縁膜１２を形
成した後、必要に応じて絶縁膜１２の表面からエッチバ
ック法または化学機械研磨（ＣＭＰ）法などを採用して
平坦化処理を行う。
【００４３】次に、絶縁膜１２にフォトリソグラフィ技
術および選択エッチング技術を用いてスルーホールを形
成する。
術および選択エッチング技術を用いてスルーホールを形
成する。
【００４４】次に、たとえばアルミニウムなどの導電層
１３を形成した後、フォトリソグラフィ技術および選択
エッチング技術を用いて導電層１３を選択的に取り除い
て配線パターン化した導電層１３を形成する。
１３を形成した後、フォトリソグラフィ技術および選択
エッチング技術を用いて導電層１３を選択的に取り除い
て配線パターン化した導電層１３を形成する。
【００４５】次に、先行技術を使用して多層配線層を形
成した後、パシベーション膜を形成する（図示を省略）
ことにより、半導体集積回路装置の製造工程を終了す
る。
成した後、パシベーション膜を形成する（図示を省略）
ことにより、半導体集積回路装置の製造工程を終了す
る。
【００４６】図７は、本実施例の半導体集積回路装置に
おけるフラッシュメモリのバンドギャップを示す模式図
である。
おけるフラッシュメモリのバンドギャップを示す模式図
である。
【００４７】なお、図７において、４は仕事関数の小さ
い材料からなる導電層４のバンドギャップを示してい
る。
い材料からなる導電層４のバンドギャップを示してい
る。
【００４８】また、１４は電子を示し、１５は正孔を示
している。また、１６は従来のフラッシュメモリにおけ
るフローティングゲート電極のバンドギャップを示して
いる。
している。また、１６は従来のフラッシュメモリにおけ
るフローティングゲート電極のバンドギャップを示して
いる。
【００４９】図６および図７に示すように、本実施例の
半導体集積回路装置によれば、半導体基板１からトンネ
ル絶縁膜であるゲート絶縁膜３をトンネリングしてフロ
ーティングゲート電極である導電層５に電子１４が注入
される場合、シリコンよりも仕事関数の小さい材料から
なる導電層４において正孔１５が発生するものの導電層
４からみたゲート絶縁膜３のバリアギャップが高くなっ
ているので、ゲート絶縁膜３の中への正孔１５の注入が
起こりにくい構造となっている。
半導体集積回路装置によれば、半導体基板１からトンネ
ル絶縁膜であるゲート絶縁膜３をトンネリングしてフロ
ーティングゲート電極である導電層５に電子１４が注入
される場合、シリコンよりも仕事関数の小さい材料から
なる導電層４において正孔１５が発生するものの導電層
４からみたゲート絶縁膜３のバリアギャップが高くなっ
ているので、ゲート絶縁膜３の中への正孔１５の注入が
起こりにくい構造となっている。
【００５０】その結果、ゲート絶縁膜３の破壊が防止で
きるので、ゲート絶縁膜３の長寿命化が達成できると共
に高信頼度のゲート絶縁膜３を備えた半導体集積回路装
置とすることができる。
きるので、ゲート絶縁膜３の長寿命化が達成できると共
に高信頼度のゲート絶縁膜３を備えた半導体集積回路装
置とすることができる。
【００５１】また、フローティングゲート電極である導
電層５からソースであるｎ型半導体領域１０に電子１４
を引き抜く場合において、電子１４はシリコンよりも仕
事関数の小さい材料からなる導電層１１に注入されるこ
とにより、ゲート絶縁膜３の中への正孔１５の注入がで
きにくい構造となっている。
電層５からソースであるｎ型半導体領域１０に電子１４
を引き抜く場合において、電子１４はシリコンよりも仕
事関数の小さい材料からなる導電層１１に注入されるこ
とにより、ゲート絶縁膜３の中への正孔１５の注入がで
きにくい構造となっている。
【００５２】その結果、ゲート絶縁膜３の破壊が防止で
きるので、ゲート絶縁膜３の長寿命化が達成できると共
に高信頼度のゲート絶縁膜３を備えた半導体集積回路装
置とすることができる。
きるので、ゲート絶縁膜３の長寿命化が達成できると共
に高信頼度のゲート絶縁膜３を備えた半導体集積回路装
置とすることができる。
【００５３】したがって、本実施例の半導体集積回路装
置におけるフラッシュメモリによれば、記憶内容を書き
込みまたは消去する場合の両方において、ゲート絶縁膜
３の破壊が防止できるので、書換回数の向上ができると
共に高信頼度のメモリセルを備えた半導体集積回路装置
とすることができる。
置におけるフラッシュメモリによれば、記憶内容を書き
込みまたは消去する場合の両方において、ゲート絶縁膜
３の破壊が防止できるので、書換回数の向上ができると
共に高信頼度のメモリセルを備えた半導体集積回路装置
とすることができる。
【００５４】また、本実施例の半導体集積回路装置の製
造工程によれば、ゲート絶縁膜３の上にシリコンよりも
仕事関数の小さい材料からなる導電層４を形成した後、
その上にフローティングゲート電極となる導電層５を形
成する工程と、ソースおよびドレインとなるｎ型半導体
領域１０の表面にシリコンよりも仕事関数の小さい材料
からなる導電層１１を形成する工程とにより、ゲート絶
縁膜３の破壊が防止できるので、容易な製造工程によ
り、ゲート絶縁膜３の長寿命化が達成できると共に高信
頼度のゲート絶縁膜３を備えた半導体集積回路装置とす
ることができる。
造工程によれば、ゲート絶縁膜３の上にシリコンよりも
仕事関数の小さい材料からなる導電層４を形成した後、
その上にフローティングゲート電極となる導電層５を形
成する工程と、ソースおよびドレインとなるｎ型半導体
領域１０の表面にシリコンよりも仕事関数の小さい材料
からなる導電層１１を形成する工程とにより、ゲート絶
縁膜３の破壊が防止できるので、容易な製造工程によ
り、ゲート絶縁膜３の長寿命化が達成できると共に高信
頼度のゲート絶縁膜３を備えた半導体集積回路装置とす
ることができる。
【００５５】また、記憶内容を書き込みまたは消去する
場合の両方において、ゲート絶縁膜３の破壊が防止でき
るので、書換回数の向上ができると共に高信頼度のメモ
リセルを備えた半導体集積回路装置とすることができ
る。
場合の両方において、ゲート絶縁膜３の破壊が防止でき
るので、書換回数の向上ができると共に高信頼度のメモ
リセルを備えた半導体集積回路装置とすることができ
る。
【００５６】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００５７】具体的に、本発明の半導体集積回路装置の
製造技術は、フローティングゲート電極を備えている種
々の不揮発性メモリに適用でき、ＮＯＲ型またはＡＮＤ
型などの種々のメモリセルを備えている半導体集積回路
装置の製造技術に適用できる。
製造技術は、フローティングゲート電極を備えている種
々の不揮発性メモリに適用でき、ＮＯＲ型またはＡＮＤ
型などの種々のメモリセルを備えている半導体集積回路
装置の製造技術に適用できる。
【００５８】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００５９】（１）本発明の半導体集積回路装置によれ
ば、不揮発性メモリにおけるフローティングゲート電極
である導電層の下部とソースおよびドレインとなる半導
体領域の表面にシリコンよりも仕事関数の小さい材料か
らなる導電層が設けられていることにより、記憶内容を
書き込みまたは消去する場合、電子が正極であるフロー
ティングゲート電極またはソースに注入される場合、正
極にシリコンよりも仕事関数の小さい材料である導電層
が設けられているので、正孔からみたトンネル絶縁膜で
あるゲート絶縁膜のエネルギー障壁が高い状態となって
いることにより、正孔のゲート絶縁膜への注入量を減少
することができる。
ば、不揮発性メモリにおけるフローティングゲート電極
である導電層の下部とソースおよびドレインとなる半導
体領域の表面にシリコンよりも仕事関数の小さい材料か
らなる導電層が設けられていることにより、記憶内容を
書き込みまたは消去する場合、電子が正極であるフロー
ティングゲート電極またはソースに注入される場合、正
極にシリコンよりも仕事関数の小さい材料である導電層
が設けられているので、正孔からみたトンネル絶縁膜で
あるゲート絶縁膜のエネルギー障壁が高い状態となって
いることにより、正孔のゲート絶縁膜への注入量を減少
することができる。
【００６０】すなわち、ソースおよびドレインとなる半
導体領域が設けられている半導体基板からトンネル絶縁
膜であるゲート絶縁膜をトンネリングしてフローティン
グゲート電極である導電層に電子が注入される場合、シ
リコンよりも仕事関数の小さい材料からなる導電層にお
いて正孔が発生するものの導電層からみたゲート絶縁膜
のバリアギャップが高くなっているので、ゲート絶縁膜
の中への正孔の注入が起こりにくい構造となっている。
導体領域が設けられている半導体基板からトンネル絶縁
膜であるゲート絶縁膜をトンネリングしてフローティン
グゲート電極である導電層に電子が注入される場合、シ
リコンよりも仕事関数の小さい材料からなる導電層にお
いて正孔が発生するものの導電層からみたゲート絶縁膜
のバリアギャップが高くなっているので、ゲート絶縁膜
の中への正孔の注入が起こりにくい構造となっている。
【００６１】その結果、ゲート絶縁膜の破壊が防止でき
るので、ゲート絶縁膜の長寿命化が達成できると共に高
信頼度のゲート絶縁膜を備えた半導体集積回路装置とす
ることができる。
るので、ゲート絶縁膜の長寿命化が達成できると共に高
信頼度のゲート絶縁膜を備えた半導体集積回路装置とす
ることができる。
【００６２】また、フローティングゲート電極である導
電層からソースである半導体領域に電子を引き抜く場合
において、電子はシリコンよりも仕事関数の小さい材料
からなる導電層に注入されることにより、ゲート絶縁膜
の中への正孔の注入ができにくい構造となっている。
電層からソースである半導体領域に電子を引き抜く場合
において、電子はシリコンよりも仕事関数の小さい材料
からなる導電層に注入されることにより、ゲート絶縁膜
の中への正孔の注入ができにくい構造となっている。
【００６３】その結果、ゲート絶縁膜の破壊が防止でき
るので、ゲート絶縁膜の長寿命化が達成できると共に高
信頼度のゲート絶縁膜を備えた半導体集積回路装置とす
ることができる。
るので、ゲート絶縁膜の長寿命化が達成できると共に高
信頼度のゲート絶縁膜を備えた半導体集積回路装置とす
ることができる。
【００６４】したがって、本発明の半導体集積回路装置
によれば、記憶内容を書き込みまたは消去する場合の両
方において、ゲート絶縁膜の破壊が防止できるので、書
換回数の向上ができると共に高信頼度のメモリセルを備
えた半導体集積回路装置とすることができる。
によれば、記憶内容を書き込みまたは消去する場合の両
方において、ゲート絶縁膜の破壊が防止できるので、書
換回数の向上ができると共に高信頼度のメモリセルを備
えた半導体集積回路装置とすることができる。
【００６５】（２）本発明の半導体集積回路装置の製造
工程によれば、ゲート絶縁膜の上にシリコンよりも仕事
関数の小さい材料からなる導電層を形成した後、その上
にフローティングゲート電極となる導電層を形成する工
程と、ソースおよびドレインとなる半導体領域の表面に
シリコンよりも仕事関数の小さい材料からなる導電層を
形成する工程とにより、ゲート絶縁膜の破壊が防止でき
るので、容易な製造工程により、ゲート絶縁膜の長寿命
化が達成できると共に高信頼度のゲート絶縁膜を備えた
半導体集積回路装置とすることができる。
工程によれば、ゲート絶縁膜の上にシリコンよりも仕事
関数の小さい材料からなる導電層を形成した後、その上
にフローティングゲート電極となる導電層を形成する工
程と、ソースおよびドレインとなる半導体領域の表面に
シリコンよりも仕事関数の小さい材料からなる導電層を
形成する工程とにより、ゲート絶縁膜の破壊が防止でき
るので、容易な製造工程により、ゲート絶縁膜の長寿命
化が達成できると共に高信頼度のゲート絶縁膜を備えた
半導体集積回路装置とすることができる。
【００６６】また、記憶内容を書き込みまたは消去する
場合の両方において、ゲート絶縁膜の破壊が防止できる
ので、書換回数の向上ができると共に高信頼度のメモリ
セルを備えた半導体集積回路装置とすることができる。
場合の両方において、ゲート絶縁膜の破壊が防止できる
ので、書換回数の向上ができると共に高信頼度のメモリ
セルを備えた半導体集積回路装置とすることができる。
【図１】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図２】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図３】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図４】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図５】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図６】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図７】本発明の一実施例である半導体集積回路装置に
おけるフラッシュメモリのバンドギャップを示す模式図
である。
おけるフラッシュメモリのバンドギャップを示す模式図
である。
１ 半導体基板 ２ フィールド絶縁膜 ３ ゲート絶縁膜 ４ 導電層 ５ 導電層 ６ 層間絶縁膜 ７ 導電層 ８ フォトレジスト膜 ９ サイドウォール絶縁膜 １０ ｎ型半導体領域 １１ 導電層 １２ 絶縁膜 １３ 導電層 １４ 電子 １５ 正孔 １６ バンドギャップ
Claims (6)
- 【請求項１】 不揮発性メモリにおけるフローティング
ゲート電極である導電層の下部にシリコンよりも仕事関
数の小さい材料からなる導電層が設けられており、前記
不揮発性メモリにおけるソースおよびドレインとなる半
導体領域の表面にシリコンよりも仕事関数の小さい材料
からなる導電層が設けられていることを特徴とする半導
体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、シリコンよりも仕事関数が小さい材料からなる導
電層は、ケイ化チタンまたは窒化チタンであることを特
徴とする半導体集積回路装置。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置において、不揮発性メモリは、フラッシュメモリで
あることを特徴とする半導体集積回路装置。 - 【請求項４】 半導体基板の上にフィールド絶縁膜を形
成し、前記フィールド絶縁膜によって不揮発性メモリを
形成する領域にトンネル絶縁膜となるゲート絶縁膜を形
成する工程と、 前記ゲート絶縁膜の上にシリコンよりも仕事関数の小さ
い材料からなる導電層を形成した後、その上にフローテ
ィングゲート電極となる導電層を形成する工程と、 前記導電層の上に絶縁膜を形成した後、その上にコント
ロールゲート電極となる導電層を形成する工程と、 前記半導体基板における不揮発性メモリを形成する領域
にソースおよびドレインとなる半導体領域を形成した
後、その表面にシリコンよりも仕事関数の小さい材料か
らなる導電層を形成する工程とを有することを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項５】 請求項４記載の半導体集積回路装置の製
造方法において、シリコンよりも仕事関数が小さい材料
からなる導電層は、ケイ化チタンまたは窒化チタンであ
ることを特徴とする半導体集積回路装置の製造方法。 - 【請求項６】 請求項４または５記載の半導体集積回路
装置の製造方法において、ソースおよびドレインとなる
半導体領域の表面に形成するシリコンよりも仕事関数の
小さい材料からなる導電層は、半導体領域の半導体と半
導体領域の表面に形成した金属層との材料からなるシリ
サイド層であることを特徴とする半導体集積回路装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7221254A JPH0964210A (ja) | 1995-08-30 | 1995-08-30 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7221254A JPH0964210A (ja) | 1995-08-30 | 1995-08-30 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964210A true JPH0964210A (ja) | 1997-03-07 |
Family
ID=16763894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7221254A Pending JPH0964210A (ja) | 1995-08-30 | 1995-08-30 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964210A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000150680A (ja) * | 1998-11-12 | 2000-05-30 | Fujitsu Ltd | 半導体記憶装置 |
| JP2001168213A (ja) * | 1999-12-03 | 2001-06-22 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| JP2007059872A (ja) * | 2005-07-25 | 2007-03-08 | Toshiba Corp | 不揮発性半導体メモリ装置と半導体装置、及び不揮発性半導体メモリ装置の製造方法 |
-
1995
- 1995-08-30 JP JP7221254A patent/JPH0964210A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000150680A (ja) * | 1998-11-12 | 2000-05-30 | Fujitsu Ltd | 半導体記憶装置 |
| JP2001168213A (ja) * | 1999-12-03 | 2001-06-22 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| JP2007059872A (ja) * | 2005-07-25 | 2007-03-08 | Toshiba Corp | 不揮発性半導体メモリ装置と半導体装置、及び不揮発性半導体メモリ装置の製造方法 |
| US8093126B2 (en) | 2005-07-25 | 2012-01-10 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device, semiconductor device and manufacturing method of nonvolatile semiconductor memory device |
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