CN1420553A - 一种嵌入式存储器的制作方法 - Google Patents
一种嵌入式存储器的制作方法 Download PDFInfo
- Publication number
- CN1420553A CN1420553A CN01138534.0A CN01138534A CN1420553A CN 1420553 A CN1420553 A CN 1420553A CN 01138534 A CN01138534 A CN 01138534A CN 1420553 A CN1420553 A CN 1420553A
- Authority
- CN
- China
- Prior art keywords
- layer
- processing procedure
- carry out
- memory
- ion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims description 130
- 238000003860 storage Methods 0.000 title description 6
- 230000015654 memory Effects 0.000 claims abstract description 109
- 230000003647 oxidation Effects 0.000 claims abstract description 34
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 34
- 230000002093 peripheral effect Effects 0.000 claims abstract description 26
- 239000004065 semiconductor Substances 0.000 claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 claims abstract description 22
- 238000005530 etching Methods 0.000 claims abstract description 17
- 239000010410 layer Substances 0.000 claims description 137
- 229920002120 photoresistant polymer Polymers 0.000 claims description 29
- 239000011241 protective layer Substances 0.000 claims description 24
- 239000007943 implant Substances 0.000 claims description 22
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 20
- 150000004767 nitrides Chemical class 0.000 claims description 20
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 16
- 229910052710 silicon Inorganic materials 0.000 claims description 16
- 239000010703 silicon Substances 0.000 claims description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 229920005591 polysilicon Polymers 0.000 claims description 12
- 238000000151 deposition Methods 0.000 claims description 6
- 230000008021 deposition Effects 0.000 claims description 6
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 125000006850 spacer group Chemical group 0.000 claims description 3
- 238000007740 vapor deposition Methods 0.000 claims description 3
- 239000013078 crystal Substances 0.000 claims description 2
- 238000009279 wet oxidation reaction Methods 0.000 claims description 2
- 239000000758 substrate Substances 0.000 abstract description 4
- 230000001105 regulatory effect Effects 0.000 abstract 1
- 150000002500 ions Chemical class 0.000 description 26
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 239000000377 silicon dioxide Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000009977 dual effect Effects 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 238000004140 cleaning Methods 0.000 description 4
- -1 Boron (Boron) ion Chemical class 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000010893 electron trap Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
提供一种整合氮化物只读存储器的嵌入式存储器的制作方法。先在定义有存储器区和周边电路区的半导体基底表面上形成ONO层和顶保护层，该周边电路区包含第一、第二和第三元件区，接着利用蚀刻及第一离子植入处理，在存储器区形成各位线。随后在存储器区的顶保护层和ONO层的周围侧壁形成侧壁子，去除第一元件区的顶保护层和ONO层。之后调整第一元件区的起始电压，进行第一热氧化处理，以在各位线和第一元件区表面形成埋藏漏极氧化层和第一闸极氧化层。然后去除第二和第三元件区上的顶保护层和ONO层，在第二及第三元件区形成第二闸极氧化层。最后去除存储器区的顶保护层和第三元件区的第二闸极氧化层，并在第三元件区形成第三闸极氧化层。
Description
技术领域
本发明是提供一种嵌入式存储器(embedded memory)的制作方法，更具体地说，涉及一种整合氮化物只读存储器(nitride read only memory，NROM)的制作方法。
背景技术
在目前的电子工业中，存储器元件与控制元件常需同时存在于各种产品之中，相较于两种元件同时制作在同一芯片的方式，在两种元件分别制作在两芯片上时，不但会占去较多的空间，同时亦会耗费较高的成本。而只读存储器(Read only memory，ROM)元件是一种用来存储数据的半导体元件，由复数个存储单元(memory cell)所组成，如今已广泛应用于电脑的数据储存与记忆。而依数据储存方式，可将只读存储器分为掩模式只读存储器(mask ROM)、可编程只读存储器(Programmable ROM，PROM)、可擦除可编程只读存储器(Erasable programmable ROM，EPROM)、可电擦除可编程只读存储器(Electrically erasable programmable ROM，EEPROM)、氮化物只读存储器(nitride read only memory，NROM)以及快闪存储器(flash ROM)等种类，其特点为一旦资料或数据被储存进去之后，所存入的资料或数据不会因为电源供应的中断而消失，因此又称为非易失性存储器(non-volatile memory)。
其中的氮化物只读存储器(NROM)的主要特征为使用氮化硅的绝缘介电层作为电荷储存介质(charge trapping medium)。由于氮化硅层具有高度的致密性，因此可使经由MOS晶体管隧穿(tunneling)进入至氮化硅层中的热电子陷阱(trap)中，进而形成一非均匀的浓度分布，以加快读取数据速度并避免漏电流。至于快闪存储器，则使用多晶硅或金属的浮动闸极(floating gate)储存电荷，因此除了一般的控制闸极(control gate)之外还会再多一个闸极。前者具有制作过程简单，制作成本低的优点。而后者因为必需制作浮动闸极-中间介电层-控制闸极的结构，并且此三层结构中的材质品质十分重要，必需要有合适的处理过程来配合，因此制作过程比较复杂，所耗费的成本也较高。
因此，在美国专利第5,403,764号中，Yamamoto等曾提出一种方法，在快闪存储器元件的制作过程中，将部分位于只读存储区(ROM region)中的快闪存储器元件，以离子植入(ion implantation)的方式植入只读码(ROMcode)，即完成所谓的写入程序，然后再继续完成快闪存储器处理过程。因此，在快闪存储芯片中，即可建立部分的只读存储器。
请参考图1至图5，图1至图5为公知的制作一包含有只读存储器24的快闪存储器芯片10的方法的示意图。如图1所示，公知制作一包含有只读存储器24的快闪存储器芯片10的方法，是先提供一包含有P型硅基底(silicon base)12的半导体芯片11，接着利用一温度约为1100℃，时间约为90分钟的热氧化(thermal oxidation)处理过程，来形成复数个厚度达数千埃(angstrom，)的二氧化硅(silicon dioxide，SiO2)层14于未被抗氧化薄膜(oxidation-protective film)(未显示)，如氮化硅(silicon nitride，Si3N4)层，所覆盖的硅基底12表面上。完成后，再去除剩下的氮化硅层(未显示)，只在二氧化硅层14与二氧化硅层14之间，亦即每个FOX之间，保留一薄薄的氧化硅层16。换言之，即利用区域氧化法(local oxidation，LOCOS)来进行后续完成的晶体管与晶体管之间的隔离。
然后如图2所示，接着在快闪存储器芯片10上的只读存储器区域18内进行一离子植入处理过程(ion implantation process)，该离子植入处理过程是利用加速能量为40～50keV，剂量为1E12至3E12/cm2的硼(Boron)离子，以形成一植入离子浓度为1016～1017/cm3的第一P+型掺杂区22。该离子植入处理过程的目的是，用来调整只读存储器区域18中的第一只读存储器(未显示)的启始电压(threshold voltage，Vth)至第一特定值，以使一第一只读存储器(未显示)的起始电压被调整至大约为1V，以存入一为“1”的数据。
如图3所示，进行一第一黄光处理过程，在快闪存储器芯片10上的只读存储器区域18内，欲形成启始电压为第二特定值的只读存储器(未显示)以外的部分，以及只读存储器区域18以外的部分，形成一第一掩模31。接着在快闪存储器芯片10上进行一离子植入处理过程(ion implantationprocess)。该离子植入处理过程是利用加速能量为40～50keV，剂量为5E12至1E13/cm2的硼(Boron)离子，以形成一最后植入离子浓度为1017～1018/cm3的第二P+型掺杂区32。该离子植入处理过程的目的是，用来调整只读存储器区域18中的第二只读存储器(未显示)的启始电压(threshold voltage，Vth)至第一特定值，以使第二只读存储器(未显示)的起始电压被调整至大约为7V，以存入一为“0”的数据。
接着如图4所示，在快闪存储器芯片10上依序沉积一第一多晶硅层34，一由氮化硅或氧化硅所构成的中间绝缘层36以及一第二多晶硅层38。然后再进行一第二黄光处理过程，以形成第一、第二只读存储器24、26与快闪存储器40的双重闸极39。虽然一般而言，第一、第二只读存储器24、26的闸极结构是为单层，不需要用到三层的双重闸极39结构，但在此先有技术中，为了减少处理步骤，因此所有的闸极均在同一处理步骤中完成。
如图5所示，利用一第三掩模(未显示)，并进行一磷(phosphorous)离子植入处理过程，以在第一、第二只读存储器24、26的双重闸极39的两边，各形成一N+型源极41、漏极42，完成第一、第二只读存储器24、26的制作。最后利用一第四掩模(未显示)，并进行另一磷(phosphorous)离子植入处理过程，以在快闪存储器40的双重闸极39的两边，各形成一N+型源极43、漏极44，完成快闪存储器40的制作。如此一来，只需在一般标准的快闪存储器的制作过程中，加入两个调整起始电压的处理步骤，不仅快闪存储器芯片10上的只读存储器24、26被写入“1”或是“0”的数据，同时快闪存储器40也被完成。
此外，在美国专利第5,966,603号中，Eitan亦提出一种单一芯片上同时存在有氮化物只读存储器以及周边电路晶体管的制作方法，并指出周边电路元件可以有两种不同厚度的闸极介电层。但只是大略说明在制作此两种不同厚度的闸极介电层时所采用的步骤，并未提出在制作此两种不同厚度的闸极介电层时，在蚀刻或是清洗处理过程中，要如何保护存储器结构中的ONO(bottom oxide-nitride-top oxide)介电层，以避免上氧化层损失(topoxide loss)的问题。
所以在目前的制作快闪存储器芯片的公知技术中，并未披露一有效方法来解决上氧化层损失(top oxide loss)的问题。而且由于快闪存储器的制作成本较高，故不适合系统整合芯片或嵌入式存储器的制作。因此如何发展出一种嵌入式存储器(embedded memory)的制作方法，以利用成本较低廉的元件及其处理过程，便成为十分重要的课题。
发明内容
本发明的主要目的在于提供一种制作嵌入式存储器(embedded memory)的制作方法，尤指一种整合氮化物只读存储器(NROM)的方法。
在本发明的最佳实施例中，该整合氮化物只读存储器(nitride read onlymemory，NROM)的嵌入式存储器(embedded memory)的制作方法包含有下列步骤：首先提供一定义有一存储器区以及一周边电路区的半导体基底，该周边电路区中至少另定义有一第一、一第二以及一第三元件区，再在该半导体基底表面形成复数个绝缘物用来隔离元件，然后在该半导体基底表面形成一ONO层以及一顶保护层。接着利用一图案化的第一光阻层以及一第一黄光处理过程定义出复数条位线(bit line)的位置，再利用一第一蚀刻处理过程以去除未被该第一光阻层所覆盖的该顶保护层以及该ONO层。进行一第一离子植入处理过程，以在该存储器区的该半导体基底中形成各该位线，然后去除该第一光阻层。在该存储器区的该顶保护层以及该ONO层的周围侧壁形成一侧壁子(spacer)，然后利用一第二蚀刻处理过程去除该第一元件区上的该顶保护层以及该ONO层，接着进行一第二离子植入处理过程，用来调整该第一元件区的起始电压(threshold voltage)。进行一第一热氧化处理过程(thermal oxidation)，以在各该位线表面形成一埋藏漏极氧化层(burieddrain oxide layer)，并在该第一元件区上形成一第一闸极氧化层。进行一第三蚀刻处理过程，去除该第二元件区以及该第三元件区上的该顶保护层以及该ONO层，然后进行一第二热氧化处理过程，以在该第二元件区以及该第三元件区上形成一第二闸极氧化层。接着去除该存储器区上的该顶保护层，再进行一第四蚀刻处理过程，去除该第三元件区上的该第二闸极氧化层，并进行一第三热氧化处理过程，以在该第三元件上形成一第三闸极氧化层。
由于本发明是利用一顶保护层以及一侧壁子来保护存储器元件中的ONO介电结构，故即使芯片必需经过反覆的清洗以及蚀刻处理过程，以形成不同周边电路元件，仍可保持完整存储器的结构。因此可以避免存储器元件的电特性表现不符规格或分布过大，并改进存储器元件的高信赖度(high reliability)表现。此外，本发明亦可在周边电路区内形成有数种不同厚度的闸氧化层，所以不仅可应用在不同的周边电路晶体管上，又能应用于不同的非易失性性存储器(non-volatile memory)之上，使得嵌入各种元件的可能性增加，增大单一芯片的应用范围。同时，氮化物只读存储器的成本较快闪存储器低，制造过程亦较简单。
附图说明
图1至图5为公知制作一包含有只读存储器的快闪存储器芯片的方法示意图；
图6至图14为本发明整合氮化物只读存储器的嵌入式存储器的制作方法示意图；
在各附图中，10代表快闪存储器芯片；11代表半导体芯片；12代表硅基底；14代表二氧化硅层；16代表氧化硅层；18代表只读存储器区域；22代表第一P+型掺杂区；24代表第一只读存储器；26代表第二只读存储器；31代表第一掩模；32代表第二P+型掺杂区；34代表第一多晶硅层；36代表中间绝缘层；38代表第二多晶硅层；39代表双重闸极；40代表快闪存储器；41代表源极；42代表漏极；43代表源极；44代表漏极；100代表系统整合芯片；101代表半导体芯片；102代表P型硅基底；103代表周边电路区；104代表存储器区；105代表掺杂井；106代表浅沟隔离区域；107代表有源区域(主动区域)；108代表底氧化层；109代表氮化硅层；110代表上氧化层；112代表ONO介电结构；114代表顶保护层；115代表第一光阻层；116代表位线；117代表P-型口袋掺杂区；118代表P-型口袋掺杂区；122代表第一元件区；124代表侧壁子；126代表有源区域；128代表埋藏漏极氧化层；130代表第一闸氧化层；131代表第二元件区；132代表第三元件区；133代表掺杂井；134代表掺杂井；136代表有源区域；138代表有源区域；140代表第二闸氧化层；142代表第三闸氧化层；144代表第二光阻层；146代表字线；148代表第一周边电路晶体管；152代表第二周边电路晶体管；154代表第三周边电路晶体管；156代表闸极；157代表轻掺杂源极/漏极；158代表间隙壁；159代表源极；160代表漏极。
具体实施方式
请参考图6至图14，图6至图14为本发明整合氮化物只读存储器(nitride read only memory，NROM)的嵌入式存储器(embedded memory)芯片100的制作方法示意图。如图6所示，本发明的嵌入式存储器芯片100的制作方法，是先提供一定义有一周边电路区103与一存储器区104的半导体芯片101，且半导体芯片101的P型硅基底(silicon substrate)102上至少另包含有一第一元件区(未显示)、一第二元件区(未显示)以及一第三元件区(未显示)被定义在周边电路区103中。
本发明是先进行一N型离子植入处理过程以及一P型离子植入处理过程，以分别形成周边电路区103中高伏特晶体管元件(未显示)的N型井(未显示)与P型井(未显示)，以完成部分周边电路区103的制造过程。而在本发明中为了方便起见，仅以一掺杂井(well)105以及一单一晶体管来作为代表。接着在基底102表面形成复数个绝缘物，以分别隔绝周边电路区103以及存储器区104，并定义出各元件的有源区域。其中，绝缘物可以为一浅沟隔离区域，或为一场氧化层，在图示中则以浅沟隔离区域106作为代表来说明，最后去除所有的垫氧化层(未显示)。
如图7所示，随后利用一温度范围750℃～1000℃的低温氧化(lowtemperature oxidation)处理过程，在硅基底102表面形成一50～150埃(angstrom，)的氧化层，用来当作底氧化层108。随后进行一低压气相沉积(low pressure vapor deposition，LPCVD)处理过程，于底氧化层108表面沉积一厚度为100～300埃()的氮化硅层109，当作滞留电子层(charge trappinglayer)。最后再在950℃的高温环境中，进行一回火处理过程30分钟以修补氮化硅层109的结构，并通入水蒸汽以进入湿式氧化，而在氮化硅层109表面形成一厚度为50～200埃()的含氧硅化物(silicon oxy-nitride)层，作为上氧化层110。其中，在此上氧化层110的成长过程中，约略会消耗掉25～100埃()的氮化硅层109，而形成在硅基底102表面上的底氧化层108、氮化硅层109以及上氧化层110，便合称为ONO介电结构112。然后，再进行一低压气相沉积(low pressure vapor deposition，LPCVD)处理过程，在上氧化层110表面沉积一厚度约为400埃()的氮化硅层，当作顶保护层114。此外，前述的用来调整起始电压调整(Vt)的离子植入处理过程，亦可在此时才进行，以避免P型硅基底102的晶格结构受到破坏。
然后如图8所示，在ONO介电结构112表面形成一第一光阻层115，并进行一第一黄光处理过程以及蚀刻处理过程，以在第一光阻层115中形成一预定图案来定义位线(bit line)的位置。接下来利用第一光阻层115的图案作为遮罩(mask)，进行一干蚀刻处理过程以去除未被光阻层115覆盖的顶保护层114、上氧化层110、氮化硅层109以及底氧化层108，即所有的ONO介电结构112，或是仅去除未被第一光阻层115覆盖的顶保护层114、上氧化层110、氮化硅层109，并蚀刻部分的底氧化层108至一预定厚度。随后进行一剂量为2～4E15/cm2且能量约为50Kev的砷(arsenic)离子植入处理过程，以在硅基底102中形成复数个N+型掺杂区，用来作为存储器的位线116，或者称为埋藏式漏极(buried drain)，而相邻两掺杂区即定义出一通道，且相邻两掺杂区的距离即为通道长度(channel length)。
接着进行一斜角度离子植入处理过程，以在各位线116的一侧形成P-型口袋掺杂区117。然后再进行一斜角度离子植入处理过程，以在各位线116的另一侧形成一P-型口袋掺杂区118。此两个斜角离子植入处理过程除了入射方向不同，其余离子植入参数大致上皆相同，且此二斜角离子植入处理过程皆是利用BF2+为掺质，其剂量约为1E13至1E15ions/cm2，能量约为20至150KeV，与硅基底102之间的入射角约为20至45°。而此二斜角度处理过程，亦可在形成位线116的离子植入处理过程之前进行。在此条件范围内，植入硅基底102中的BF2+掺质最大浓度约出现在深约1000埃左右位于通道下方的硅基底102中，而植入通道下方的水平距离约为数百至1000埃。形成P-型掺杂区117、118的目的，在于可以在通道的一端提供一高电场区域，而该高电场区域可以提高热电子(hot carrier)效应，以增加电子写入(program)时通过通道时的速度，换言之即加速电子，促使更多的电子能够获得足够的动能经由碰撞或散射效应穿过底氧化层108进入氮化硅层109中，进而提升写入效率。
然后如图9所示，去除第一光阻层115。接着在存储器区104的顶保护层114以及ONO层112的周围侧壁，各形成一例壁子122。随后在嵌入式存储器芯片100上进行一第二干蚀刻处理过程，利用一光阻层(未显示)作为掩模，以去除周边电路区103内第一元件区124的ONO介电结构122。然后进行一第一离子植入处理过程，以对第一元件区124内的高伏特周边电路晶体管(未显示)的有源区域126进行起始电压调整(threshold voltageadjustment)的离子植入。而前述用来形成周边电路区103中高伏特晶体管元件(未显示)的N型井(未显示)与P型井(未显示)的N型离子植入处理过程以及P型离子植入处理过程，亦可在第一离子植入处理过程之前才进行。
然后如图10所示，先去除光阻层(未显示)，再进行一第一清洗处理过程。之后利用一热氧化法(thermal oxidation)在位线116上方表面形成一埋藏漏极氧化层(buried drain oxide layer)128，并由该埋藏漏极氧化处理过程的高温热能来活化各位线116中的掺质。此外，该热氧化法亦同时会在半导体芯片101表面未覆盖有ONO介电结构112的周边电路区103的有源区域126表面，形成一第一闸氧化层130，而半导体芯片101上的存储器区104以及周边电路区103已经存在ONO介电层112的部分，便不再会生成第一闸氧化层130。
如图11所示，接着再利用一光阻层(未显示)作为遮罩，并进行一第三干蚀刻处理过程，以去除位于周边电路区103中部分第二元件区131与部分第三元件区132上的顶保护层114以及ONO介电结构112。然后进行一N型井植入处理过程，以分别形成第二周边电路晶体管(未显示)以及第三周边电路晶体管(未显示)的N型井(未显示)。在去除此光阻层(未显示)之后，接着利用另一光阻层(未显示)作为遮罩，并进行一第四干蚀刻处理过程，以去除位于周边电路区103中部分第二元件区131与部分第三元件区132上的顶保护层114以及ONO介电结构112。然后进行一P型井植入处理过程，以分别形成第二周边电路晶体管(未显示)以及第三周边电路晶体管(未显示)的P型井(未显示)，最后去除此光阻层(未显示)。而在本发明中为了方便起见，仅各以一掺杂井(well)133、134与各以一单一的晶体管来作代表。当然，在此N型井(未显示)与P型井(未显示)的植入处理过程之后，通常亦会加入不同的离子植入处理过程，以调整第二周边电路晶体管(未显示)以及第三周边电路晶体管(未显示)的起始电压。
接着在嵌入式存储器芯片100上进行一第二清洗处理过程，并利用一热氧化法(thermal oxidation)，以分别在半导体芯片101表面周边电路区103的第二周边电路晶体管(未显示)以及第三周边电路晶体管(未显示)有源区域136、138表面，形成一第二闸氧化层140。而在此步骤时，半导体芯片101上存储器区103内的位线116上方的埋藏漏极氧化层128，与存储器区104内的第一闸氧化层130，厚度亦会增加，但是因为埋藏漏极氧化层128的下方是经过掺杂的位线116，成长速率将较第一闸氧化层130为快。
如图12所示，随后去除存储器区104上的顶保护层114，并利用一光阻层(未显示)以及一蚀刻处理过程，以去除周边电路区103内第三元件区132上的第二闸氧化层140。在去除此光阻层(未显示)后，接着进行一第三清洗处理过程，并利用一热氧化法(thermal oxidation)在半导体芯片101表面周边电路区103的有源区域138表面，形成一第三闸氧化层142，而在此步骤时，半导体芯片101上存储器区103内的位线116上方的埋藏漏极氧化层128，与存储器区104内的第一、第二闸氧化层130、140，厚度亦会增加。而且在经过此反复的清洗暨蚀刻处理过程后，第一闸氧化层130的厚度大于第二闸氧化层140，第二闸氧化层140的厚度大于第三闸氧化层142。
如图13所示，接着在ONO介电结构112与各闸氧化层表面沉积一多晶硅层(未显示)或者一表面包含有一多晶硅化金属层(polysilicide)的多晶硅层。然后进行一第二黄光处理过程，在该多晶硅层表面形成一第二光阻层144，以定义出字线146与第一、第二以及第三周边电路晶体管148、152、154闸极156的位置。接着再进行一干蚀刻处理过程，去除未被第二光阻层144所覆盖的该多晶硅层，与第一、第二、第三闸氧化层130、140、142，以同时形成字线146与第一、第二以及第三周边电路晶体管148、152、154的闸极156与闸氧化层。最后去除第二光阻层144。
如图14所示，接着进行若干处理步骤，以在系统整合芯片100的周边电路区103内，继续完成第一、第二以及第三周边电路晶体管148、152、154未完成的处理步骤，例如轻掺杂源极/漏极(lightly doped drain，LDD)157、间隙壁(spacer)158与源极/漏极(S/D)159、160的制作。
由于本发明利用一顶保护层以及一侧壁子来保护存储器元件中的ONO介电结构，即使在需要形成不同周边电路元件的前提之下，芯片必需经过反覆的清洗以及蚀刻处理过程，存储器的结构仍可保持完整。因此可以有效避免存储器元件的电特性表现超出规格或分布过大，并改进存储器元件的高信赖度(high reliability)表现。同时周边电路区内有数种不同厚度的闸氧化层的存在，不仅可应用在不同电压的周边电路晶体管上，亦可应用于不同种类的周边电路晶体管(如NMOS与PMOS)，甚至可应用于不同起始电压的氮化物只读存储器(nitride read only memory，NROM)或其他的非易失性性存储器(non-volatile memory)，使得嵌入各种元件的可能性增加，提高单一芯片的应用范围。同时，氮化物只读存储器的成本较快闪存储器低，处理过程亦较简单。
相较于公知的制作氮化物只读存储器以及周边电路晶体管于单一芯片上的方式，本发明利用一顶保护层以及一侧壁子来保护存储器元件中的ONO介电结构，即使在芯片必需经过反复的清洗以及蚀刻的情形下，存储器的结构仍可保持完整。因此，可以避免存储器元件的电特性表现超出规格或分布过大，并改进存储器元件的高信赖度(high reliability)表现。同时周边电路区内有数种不同厚度的闸氧化层的存在，又可应用于多种元件之上，使得嵌入各种元件的可能性增加，单一芯片的应用范围增大。并且如果相较于快闪存储器芯片包含只读存储器的方式，本发明亦可大幅地降低制作成本与简化制作流程。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明专利的涵盖范围。
Claims (12)
1.一种整合氮化物只读存储器(nitride read only memory，NROM)的嵌入式存储器(embedded memory)的制作方法，该嵌入式存储器的制作方法包含有下列步骤：
提供一定义有一存储器区以及一周边电路区的半导体基底，且该周边电路区中至少另定义有一第一元件区、一第二元件区以及一第三元件区；
在该半导体基底表面形成复数个绝缘物用来隔离元件；
在该半导体基底表面形成一ONO层以及一顶保护层；
在该ONO层以及该顶保护层表面形成一第一光阻层，并进行一第一黄光处理过程以定义出复数条位线(bit line)的位置；
进行一第一蚀刻处理过程，以去除未被该第一光阻层所覆盖的该顶保护层以及该ONO层；
进行一第一离子植入处理过程，以在该存储器区的该半导体基底中形成各该位线；
去除该第一光阻层；
在该存储器区的该顶保护层以及该ONO层的周围侧壁形成一侧壁子(spacer)；
进行一第二蚀刻处理过程，去除该第一元件区上的该顶保护层以及该ONO层；
进行一第二离子植入处理过程，用来调整该第一元件区的起始电压(threshold voltage)；
进行一第一热氧化处理过程(theral oxidation)，以在各该位线表面形成一埋藏漏极氧化层(buried drain oxide layer)，并在该第一元件区上形成一第一闸极氧化层；
进行一第三蚀刻处理过程，去除该第二元件区以及该第三元件区上的该顶保护层以及该ONO层；
进行一第二热氧化处理过程，以在该第二元件区以及该第三元件区上形成一第二闸极氧化层；
去除该存储器区上的该顶保护层；
进行一第四蚀刻处理过程，去除该第三元件区上的该第二闸极氧化层；以及
进行一第三热氧化处理过程，以在该第三元件区上形成一第三闸极氧化层。
2.如权利要求1所述的方法，其中该半导体基底是一硅基底。
3.如权利要求1所述的方法，其中该ONO层由一底氧化层、一氮化硅层以及一上氧化层所构成。
4.如权利要求3所述的方法，其中该底氧化层利用一温度范围750℃～1000℃的低温氧化(low temperature oxidation)处理过程形成，且该底氧化层的厚度约为50～150埃(angstrom，)。
5.如权利要求3所述的方法，其中该氮化硅层利用一低压气相沉积(low pressure vapor deposition，LPCVD)处理过程形成，用来当作该氮化物只读存储器的滞留电子层，且该氮化硅层的厚度约为100～300埃(angstrom，)。
6.如权利要求3所述的方法，其中该上氧化层利用一湿式氧化处理形成，且该上氧化层的厚度约为50～200埃(angstrom，)。
7.如权利要求1所述的方法，另包含有一第三离子植入处理过程，用来在该周边电路区中形成复数个掺杂井(well)。
8.如权利要求1所述的方法，另包含有一第一斜角度离子植入处理过程以及一第二斜角度离子植入处理过程，以在各该位线的相对两侧各形成一P型口袋掺杂区。
9.如权利要求8所述的方法，其中该第一以及该第二斜角度离子植入处理过程在该第一离子植入处理过程之前进行。
10.如权利要求8所述的方法，其中该第一以及该第二斜角度离子植入处理过程在该第一离子植入处理过程之后进行。
11.如权利要求1所述的方法，其中在完成该第三热氧化处理过程之后另包含有下列步骤：
在该半导体基底表面依序形成一多晶硅层以及一第二光阻层，并利用一第二黄光处理过程，以在该第二光阻层中定义出该存储器区中的复数条字线与该周边电路区中的各该周边电路晶体管的复数个闸极的位置；
进行一第五蚀刻处理过程，去除未被该第二光阻层所覆盖的该多晶硅层，以同时形成该存储器区中的各该字线与该周边电路区的各该周边电路晶体管的各该闸极；以及
去除该第二光阻层。
12.如权利要求11所述的方法，其中该多晶硅层表面另形成有一多晶硅化金属层(polysilicide)。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN01138534.0A CN1218385C (zh) | 2001-11-15 | 2001-11-15 | 一种嵌入式存储器的制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN01138534.0A CN1218385C (zh) | 2001-11-15 | 2001-11-15 | 一种嵌入式存储器的制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1420553A true CN1420553A (zh) | 2003-05-28 |
| CN1218385C CN1218385C (zh) | 2005-09-07 |
Family
ID=4674590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN01138534.0A Expired - Fee Related CN1218385C (zh) | 2001-11-15 | 2001-11-15 | 一种嵌入式存储器的制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN1218385C (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100343981C (zh) * | 2004-09-16 | 2007-10-17 | 中芯国际集成电路制造(上海)有限公司 | 一种制造嵌入式闪存的方法 |
| US7652923B2 (en) | 2007-02-02 | 2010-01-26 | Macronix International Co., Ltd. | Semiconductor device and memory and method of operating thereof |
| CN101236970B (zh) * | 2007-02-01 | 2011-08-17 | 旺宏电子股份有限公司 | 半导体元件与记忆体及其操作方法 |
-
2001
- 2001-11-15 CN CN01138534.0A patent/CN1218385C/zh not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100343981C (zh) * | 2004-09-16 | 2007-10-17 | 中芯国际集成电路制造(上海)有限公司 | 一种制造嵌入式闪存的方法 |
| CN101236970B (zh) * | 2007-02-01 | 2011-08-17 | 旺宏电子股份有限公司 | 半导体元件与记忆体及其操作方法 |
| US7652923B2 (en) | 2007-02-02 | 2010-01-26 | Macronix International Co., Ltd. | Semiconductor device and memory and method of operating thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1218385C (zh) | 2005-09-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2694618B2 (ja) | フラッシュｅｅｐｒｏｍセルアレイとそのアレイの形成方法 | |
| JPH02292870A (ja) | フラッシュ形高密度ｅｅｐｒｏｍ半導体メモリの製造方法 | |
| CN1050934C (zh) | 集成电路的制造方法 | |
| US6713332B2 (en) | Non-volatile memory device with enlarged trapping layer | |
| CN1155762A (zh) | 快速存储单元及其制造方法 | |
| US20100155817A1 (en) | Hto offset for long leffective, better device performance | |
| US6399466B2 (en) | Method of manufacturing non-volatile semiconductor memory device storing charge in gate insulating layer therein | |
| CN1992235A (zh) | Nor型闪存单元阵列及其制造方法 | |
| US6448126B1 (en) | Method of forming an embedded memory | |
| US7741179B2 (en) | Method of manufacturing flash semiconductor device | |
| CN1471728A (zh) | 源侧硼注入的非易失存储器 | |
| US20040229437A1 (en) | Non-volatile memory device having a nitride barrier to reduce the fast erase effect | |
| CN1218385C (zh) | 一种嵌入式存储器的制作方法 | |
| US6746921B2 (en) | Method of forming an array of FLASH field effect transistors and circuitry peripheral to such array | |
| CN1820363B (zh) | 根据电性测试数据控制栅极绝缘层的性能及特征的方法 | |
| US5510282A (en) | Method for manufacturing a nonvolatile semiconductor memory device using a residual sidewall film | |
| US6756268B2 (en) | Modified source/drain re-oxidation method and system | |
| CN1258218C (zh) | 一种系统整合芯片的制作方法 | |
| US6989319B1 (en) | Methods for forming nitrogen-rich regions in non-volatile semiconductor memory devices | |
| US20050054161A1 (en) | Method of decreasing charging effects in oxide-nitride-oxide (ONO) memory arrays | |
| CN1212468A (zh) | 自对准漏接触p沟mos快速存储器及其制造工艺 | |
| CN1133215C (zh) | 只读存储器及其制造方法 | |
| US7307024B2 (en) | Flash memory and fabrication method thereof | |
| US6274433B1 (en) | Methods and arrangements for forming a floating gate in non-volatile memory semiconductor devices | |
| CN1591879A (zh) | 一种电可擦除可编程只读存储器及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20050907 Termination date: 20191115 |