JP2001156187A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 過消去の問題を回避し、スプリット型の利点
を残しながら、セル面積の増加を最小限に抑える。 【解決手段】 ＭＯＳトランジスタのチャネル上に、電
位供給源に接続されたコントロールゲート２０と、周辺
と電気的に絶縁され、コントロールゲート２０とウエハ
面方向に隣接している第１のフローティングゲート１及
び第２のフローティングゲート６と、コントロールゲー
ト２０下の半導体の基板２２中に、半導体の基板２２と
伝導形の異なる拡散層２３を有し、第１のフローティン
グゲート１と第２のフローティングゲート６への電子の
注入・除去によってデータを記憶することを特徴とす
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電源を供給しない
間もデータを保持することができる不揮発性の半導体記
憶装置に関するものである。

【０００２】

【従来の技術】半導体基板上に素子を集積してデータを
記憶する半導体記憶装置には、大きく分けて電源を供給
している間のみデータを保持できる揮発性メモリーと、
電源の供給が無い間もデータを保持できる不揮発性メモ
リーの２つの種類があり、さらにそれぞれの中で方式や
使い方によって分類される。

【０００３】その後者の不揮発性メモリーの中で、現在
最も良く用いられている方式の一つに、電気的に書込み
と消去が可能なＥＥＰＲＯＭがある。その原理はＭＯＳ
トランジスタのチャネル上に周りを酸化膜等で絶縁され
たフローティングゲート（以下ＦＧと略す）を形成し、
そのＦＧに電子を注入またはＦＧから電子を引き抜くこ
とでＭＯＳトランジスタのソース−ドレイン間電流が流
れ始めるゲート電圧しきい値（以下Ｖｔと略す）を変化
させてデータを記憶するものである。

【０００４】図９は現在広く用いられているスタック型
のＥＥＰＲＯＭメモリーセルの断面図である。ウエハー
面に対し垂直方向にＦＧ１と、その電位をコントロール
するためのコントロールゲート（以下ＣＧと略す）２が
形成され、その両端にソース３とドレイン４が配置され
たトランジスタ構造をしている。

【０００５】ＦＧ１の電位はＣＧ２とのカップリング容
量によってＣＧ２の電位の影響を受けるが、その度合い
はＦＧ１とＣＧ２の間のカップリング容量が、基板やソ
ース３やドレイン４等のその他のノードとのカップリン
グ容量に対し、どの程度の大きさ（以下カップリング比
ＣRと呼ぶ）であるかによって決まる。

【０００６】また、ＦＧ１の電位はＦＧ１自身に蓄えら
れている電荷ＱFGによっても影響を受け、その変動量は
ＦＧ１の総容量をＣFGとするとＱ/ＣFGとなる。

【０００７】したがって、データを読み出すためＣＧ２
に電位ＶCGが与えられた時、ＦＧ１の電位は前述のカッ
プリング比ＣRとＶCGの積ＶCG＊ＣRにＦＧ１の電荷によ
る変動Ｑ/ＣFGを加えた値ＶFG=ＶCG＊ＣR+Ｑ/ＣFGにな
る。

【０００８】この変動Ｑ/ＣFGによって、同じ電位をＣ
Ｇ２に与えた時でもＦＧ１の電位が異なり、メモリーセ
ルトランジスタのオン／オフが決定されるのである。

【０００９】また、図９に示したＥＥＰＲＯＭでは、Ｆ
Ｇ１より電子を引き抜く消去動作を強く行うと、ＦＧ１
に蓄えられている電荷が正になる場合がある。その現象
を過消去現象と呼んでいる。

【００１０】ＣＧ２に電位ゼロが与えられた時、ＦＧ１
の電位はＱFG/ＣFGとなるが、過消去状態にあるセルは
ＱFGが正となるため、ＦＧ１の電位が正となり、その値
がチャネルに反転層を形成されるまで十分に高くなるこ
とがある。

【００１１】そうなれば、データの読み出し時に、ＣＧ
２が電位ゼロが与えられている非選択のメモリーセルに
も電流が流れ、誤動作へとつながることがある。

【００１２】この現象は実際にメモリー製品と使用する
ときに大きな問題となり、その対策として過消去状態に
なったセルを検知して弱い書込みを行い、ＣＧに電位ゼ
ロが与えられたときにメモリーセルに電流が流れること
を防止している。

【００１３】過消去の問題は、その対策の為に消去動作
が複雑になることや信頼性の課題となることなど製品の
デメリットへつながることが多い。そのため、過消去の
問題を回避できるスプリット型メモリーが存在する。図
１０にそのメモリーセルの断面図、図１１にそのメモリ
ーセルを用いたアレイの平面図の一例を示す。

【００１４】図１０の断面図は、図１１におけるＡ点と
Ｂ点の間に相当する断面を示すものである。このスプリ
ット型メモリーセルはスタック型メモリーセルと異な
り、図１０に示すように、ソース３とドレイン４間のウ
エハー面方向にＦＧ１とＣＧ２がシリアルに形成されて
いる。

【００１５】そのため、たとえＦＧ１が過消去状態にな
ったとしても、ＣＧ２下のチャネルはＣＧ２の電位によ
ってカットオフされるため、非選択のメモリーセルに電
流が流れることはない。このメモリーセルは、図１１の
様な構成でアレイを組むことが可能である。

【００１６】図１１においては、ＦＧ１および６および
１０および１３、ＣＧ２および７、ソース３、ドレイン
４および８および１１および１４、ビット線５および９
および１２および１５によって、それぞれメモリーセル
１６および１７および１８および１９の４つのメモリー
セルを構成している。

【００１７】なお、ＣＧ２はメモリーセル１６とメモリ
ーセル１９で、ＣＧ７はメモリーセル１７とメモリーセ
ル１９で、ソース３はメモリーセル１６とメモリーセル
１７とメモリーセル１８とメモリーセル１９で、それぞ
れ共有している。

【００１８】また、ドレイン４とビット線５、ドレイン
８とビット線９、ドレイン１１とビット線１２、ドレイ
ン１４とビット線１５は、それぞれ電気的に接続されて
いる。

【００１９】図１１では４つのメモリーセルしか図示し
ていないが、同様な構成と共有化によって多数のセルア
レイを構成することは可能である。

【００２０】

【発明が解決しようとする課題】以上のようなメリット
のあるメモリーセルであるが、同時にデメリットも存在
する。それはＦＧ１とＣＧ２を横方向に配置するため、
スタック型に比べ、原理的にセル面積が大きくなる点で
ある。この点は厳しいコスト競争が続くメモリー市場に
おいては、大きなハンディとなる。

【００２１】本発明は、かかる点に鑑み、過消去の問題
が回避できるスプリット型のメリットを残しながら、ス
タック型に対するセル面積の増加を最小限に抑え、メモ
リー市場におけるコスト面の不利を解決する半導体記憶
装置を提供することを目的とする。

【００２２】

【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体記憶装置は、ＭＯＳトランジスタの
チャネル上に、電位供給源に接続されたコントロールゲ
ートと、周辺と電気的に絶縁され、かつ前記コントロー
ルゲートとウエハ面方向に隣接している第１のフローテ
ィングゲートと、周辺と電気的に絶縁され、かつ前記コ
ントロールゲートとウエハ面方向に隣接している第２の
フローティングゲートと、前記コントロールゲート下の
半導体基板中に、前記半導体基板と伝導形の異なる拡散
領域を有し、前記第１のフローティングゲートおよび第
２のフローティングゲートへの電子の注入・除去によっ
てデータを記憶することを特徴とする。

【００２３】

【発明の実施の形態】本発明の半導体記憶装置は、ＭＯ
Ｓトランジスタのチャネル上に、電位供給源に接続され
たコントロールゲートと、周辺と電気的に絶縁され、か
つ前記コントロールゲートとウエハ面方向に隣接してい
る二つのフローティングゲートと、前記コントロールゲ
ート下の半導体基板中に、前記半導体基板と伝導形の異
なる拡散領域を有し、前記二つのフローティングゲート
への電子の注入・除去によってデータを記憶する構成に
より、過消去の問題が回避できるスプリット型のメリッ
トを残しながら、スタック型に対するセル面積の増加を
最小限に抑えるものである。

【００２４】以下、本発明の実施形態について説明す
る。図１は本発明の第１の実施形態に係るＥＥＰＲＯＭ
メモリーセルの断面図である。図１０の従来のスプリッ
ト型メモリーセルと同様に、ＣＧ２に隣接してＦＧ１が
存在するが、ＦＧ１の反対側にＣＧ２に隣接してＦＧ６
が存在する。また、ＦＧ１にはドレイン４が隣接し、Ｆ
Ｇ６にはドレイン８が隣接する。

【００２５】図２の平面図で説明すれば、図１１の従来
例でセル１６と１７で別々に設けていたＣＧ２とＣＧ７
を、図２のＣＧ２０に共有化しているのである（メモリ
ーセル１８とメモリーセル１９についても同様）。

【００２６】また、図１０のソース３は図１においては
ＣＧ２０の下に紙面に対し垂直方向に存在するチャネル
になる。すなわち、図２の平面図において、ソースのメ
モリーセル１６、１７、１８、１９間の共有化は、図１
１の従来例のソース３と異なり、ソース２１につながる
ＣＧ２０下のチャネルによって行われる。

【００２７】ただし、ソース２１とメモリーセル１６〜
１９との共通接続をロングチャンネルトランジスタのみ
で行った場合、そのチャネルの高抵抗によってメモリー
セルに十分な電流が供給できず、その結果、従来に比べ
書き込み特性と読み出し特性が劣化する恐れがある。

【００２８】その様なデメリットの発生を防ぐため、図
１のメモリーセル断面図に示す様にコントロールゲート
下に、紙面に対し垂直方向に抵抗率の低い拡散層２３を
設ける。

【００２９】図２で説明すると、ソース２１が線２３に
示す様にＣＧ２０の下まで延長された形をとるのであ
る。それによってメモリーセル１６〜１９への電流供給
能力を確保する。

【００３０】ただし、ＣＧ２０下のチャネルを形成する
活性領域は図１１の従来例の様に紙面の上下方向のみで
はなく、図２に示す様に左右方向にも存在するので、メ
モリーセル１６〜１９のカットオフをＣＧ２０のみで行
える様にするため、図２の線２４で示した様にＣＧ２０
より細くする必要がある。

【００３１】このようにＣＧを共有化しても、アレイを
構成している各メモリーセルに対し書き込み、消去、読
み出しの動作が行えることを、図３〜図７を使って説明
する。

【００３２】図３は図１のメモリーセルのＣＧ２０に正
の電位が印加されたときの状態を示す。ＣＧ２０下の半
導体の基板２２中にＣＧ２０の電位によって反転層が発
生し、チャネルが構成されている。

【００３３】このチャネルは図２のソース２１につなが
っており、ソース２１を通じてチャネルの電位を所望の
値にすることができる。ドレイン４およびドレイン８に
はそれぞれビット線５およびビット線９によって電位を
印加することができ、またＣＧ２０と半導体の基板２２
には直接電位を印加することができる。

【００３４】以下、各動作の方法を説明するため図３の
デバイスを図４の様な回路図に簡略化する。図４におい
て番号を付している各構成要素は図３と対応しており、
２１はチャネルおよび拡散層２３によって接続されてい
るソースを表す。

【００３５】図５は書き込み時のバイアス条件である。
まず、ＣＧ２０に６Ｖの電位を印加してチャネルを形成
する。次に、データ０を書き込むセルのドレイン４にの
み６Ｖを印加してメモリーセルに電流を流し、ＦＧ１に
電子を注入することでＦＧ１下のＶｔを高くする。

【００３６】一方、データ１を書き込むセルのドレイン
８には０Ｖを印加する。ソース２１の電位は０Ｖなので
セルに電流は流れず、ＦＧ６下のＶｔは変化しない。

【００３７】図６は書き込んだデータを読み出す時のバ
イアス条件である。ＣＧ２０に３.３Ｖを印加するた
め、ＣＧ２０下はチャネルが形成されオン状態になる
が、データ０が書き込まれたセルのＦＧ１下のＶｔは高
くなっているため、その部分でセル電流はカットオフさ
れる。

【００３８】一方、データ１を書き込んだセルのＦＧ６
下のＶｔは低いままなので、そのトランジスタはオンし
てセル電流が流れる。この電流の差を検知することでデ
ータをセルから読み出すことができる。

【００３９】図７は書き込んだデータを消去する時のバ
イアス条件である。ＣＧ２０には−７Ｖが印加されるた
めチャネルは生じないが、ＦＧ１とドレイン４の電位差
によるトンネル電流によってＦＧ１にある電子を引く抜
くので問題はない。

【００４０】本実施形態のメモリーセルアレイは、以上
の様なバイアス条件でメモリーとして必要な動作を行う
ことができる。

【００４１】尚、図８に示す様に、拡散層２３をフィー
ルド酸化厚膜や埋め込み酸化膜の様な素子分離領域の下
に形成し、その上にＣＧ２０を形成する構成をとること
も可能である。

【００４２】

【発明の効果】以上のように本発明によれば、コントロ
ールゲートＣＧを共有化することでメモリーセル面積を
縮小することができる。

【００４３】また、サイドウォールによってフローティ
ングゲートＦＧを形成する場合は、片側のＦＧだけをエ
ッチングする工程が必要でなくなるため、プロセス工程
の簡略化ができる。

【００４４】また、ＣＧの下に低抵抗率の拡散層を形成
することで、メモリーセルにおけるＣＧ下のロングチャ
ネルトランジスタの高抵抗によって、書き込み動作や読
みだし動作の特性が、従来のメモリーセルに比べ劣化す
ることはない。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るメモリーセルの
断面図

【図２】図１のメモリセルアレイの平面図

【図３】本実施形態のメモリーセルの動作を示す断面図

【図４】本実施形態のメモリーセルの簡略化した回路を
示す図

【図５】本実施形態のメモリーセルの書き込み動作のバ
イアス条件を示す図

【図６】本実施形態のメモリーセルの読み出し動作のバ
イアス条件を示す図

【図７】本実施形態のメモリーセルの消去動作のバイア
ス条件を示す図

【図８】本発明の第２の実施形態に係るメモリーセルの
断面図

【図９】従来のスタック型メモリーセルを示す断面図

【図１０】従来のスプリット型メモリーセルを示す断面
図

【図１１】図１０のメモリセルアレイの平面図

【符号の説明】

１，６，１０，１３ フローティングゲート（ＦＧ） ４，８，１１，１４ ドレイン ５，９，１２，１５ ビット線 １６，１７，１８，１９ メモリーセル ２０ コントロールゲート（ＣＧ） ２１ ソース ２２ 基板 ２３ 拡散層 ２４ チャネル領域

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ＭＯＳトランジスタのチャネル上に、電
   位供給源に接続されたコントロールゲートと、 周辺と電気的に絶縁され、かつ前記コントロールゲート
   とウエハ面方向に隣接している第１のフローティングゲ
   ートと、 周辺と電気的に絶縁され、かつ前記コントロールゲート
   とウエハ面方向に隣接している第２のフローティングゲ
   ートと、 前記コントロールゲート下の半導体基板中に、前記半導
   体基板と伝導形の異なる拡散領域を有し、 前記第１のフローティングゲートおよび第２のフローテ
   ィングゲートへの電子の注入・除去によってデータを記
   憶する半導体記憶装置。
2. 【請求項２】 前記コントロールゲート下の半導体基板
   中に、素子分離酸化膜領域を有する請求項１記載の半導
   体記憶装置。