JP2008311650A - 不揮発性メモリ素子及びその動作方法 - Google Patents
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- 238000011017 operating method Methods 0.000 title abstract description 3
- 238000000034 method Methods 0.000 claims description 45
- 239000004065 semiconductor Substances 0.000 description 23
- 230000005641 tunneling Effects 0.000 description 15
- 238000004088 simulation Methods 0.000 description 11
- 239000002070 nanowire Substances 0.000 description 7
- 239000000758 substrate Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 1
- 230000005685 electric field effect Effects 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 101150116173 ver-1 gene Proteins 0.000 description 1
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- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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Abstract
【課題】不揮発性メモリ素子及びその動作方法を提供する。
【解決手段】本発明は、ビットラインと共通ソースラインとの間にストリング選択トランジスタ、複数のメモリトランジスタ及び接地選択トランジスタを備え、ビットラインまたは共通ソースラインに消去電圧を印加して、複数のメモリトランジスタのデータを消去できる不揮発性メモリ素子である。
【選択図】図1
【解決手段】本発明は、ビットラインと共通ソースラインとの間にストリング選択トランジスタ、複数のメモリトランジスタ及び接地選択トランジスタを備え、ビットラインまたは共通ソースラインに消去電圧を印加して、複数のメモリトランジスタのデータを消去できる不揮発性メモリ素子である。
【選択図】図1
Description
本発明は、半導体素子に係り、特にデータを保存できる不揮発性メモリ素子及びその動作方法に関する。
不揮発性メモリ素子、例えばEEPROM(Electronically Erasable Programmable Read Only Memory)またはフラッシュメモリは、電源がターンオフされてもデータを保存でき、さらに、保存されたデータを削除して新たにデータをプログラムできる。かかる不揮発性メモリ素子は、半導体製品、例えばモバイル機器の記録媒体または携帯用メモリスチックなどに利用される。
最近、かかる半導体製品の小型化趨勢により、かかる半導体製品に使われる不揮発性メモリ素子は、さらに高集積化されている。例えば、3次元構造の不揮発性メモリ素子は、平面構造の不揮発性メモリ素子に比べて、同じ平面内でさらに高い集積度を有する。例えば、シリコン・オン・絶縁体(SOI)基板を利用するか、またはナノワイヤー構造を利用して3次元構造の不揮発性メモリ素子を製造できる。かかる3次元構造の不揮発性メモリ素子は、スタック構造で積層されうる。
かかる3次元構造の不揮発性メモリ素子は、チャンネル層と基板とが直接連結されていない。したがって、かかる3次元構造の不揮発性メモリ素子は、平面構造のように基板にボディ電圧を印加してデータを消去し難い。また、制御ゲート電極に負電圧を印加してデータを消去することを考慮するが、これは、トンネリング絶縁膜の信頼性を大きく低下させる。
本発明が解決しようとする課題は、高集積が可能な不揮発性メモリ素子及びその信頼性のある動作方法を提供するところにある。
前記課題を解決するための本発明の一形態による不揮発性メモリ素子の動作方法が提供される。不揮発性メモリ素子は、ビットラインと共通ソースラインとの間に複数のメモリトランジスタを備える。前記不揮発性メモリ素子において、前記ビットラインまたは前記共通ソースラインに消去電圧を印加して、前記複数のメモリトランジスタのデータを消去する。
前記不揮発性メモリ素子の動作方法の一例によれば、前記データを消去するステップで、前記ビットラインに第1消去電圧を印加し、前記共通ソースラインに第2消去電圧を印加する。さらに、前記第1消去電圧は、高電圧ポンプからロウデコーダを経て供給し、前記第2消去電圧は、前記高電圧ポンプからカラムデコーダを経て供給する。
前記不揮発性メモリ素子の動作方法の他の例によれば、前記データを消去するステップで、パス電圧が前記ビットラインと前記共通ソースラインとの間のストリング選択トランジスタのゲートまたは接地選択トランジスタのゲートに印加される。
前記不揮発性メモリ素子の動作方法のさらに他の例によれば、前記不揮発性メモリ素子は、前記ストリング選択トランジスタと前記ビットラインとの間、または前記接地選択トランジスタと前記共通ソースラインとの間に補助トランジスタをさらに備え、前記データを消去するステップで、前記補助トランジスタに第4パス電圧をさらに印加する。
前記課題を解決するための本発明の他の形態による不揮発性メモリ素子の動作方法が提供される。複数のビットラインと共通ソースラインとの間にNANDセルアレイを備える不揮発性メモリ素子において、前記複数のビットラインまたは前記共通ソースラインに消去電圧を印加して、前記NANDセルアレイのデータを同時に消去する。
前記課題を解決するための本発明の一形態による不揮発性メモリ素子が提供される。不揮発性メモリ素子は、複数のメモリトランジスタと、ビットラインと、共通ソースラインと、を備える。前記複数のメモリトランジスタは、前記ビットラインと前記共通ソースラインとの間に配置され、前記複数のメモリトランジスタのデータを消去するために、前記ビットライン及び前記共通ソースラインの少なくとも一つに消去電圧が印加される。
本発明による不揮発性メモリ素子の動作方法は、ボディバイアスを印加せずに消去動作をより確実に行える。したがって、かかる動作方法は、ボディバイアスを印加できない3次元構造の不揮発性メモリ素子に効率的に適用される。かかる3次元構造の不揮発性メモリ素子は、高集積化及び短チャンネル効果の抑制に適している。
また、本発明による不揮発性メモリ素子の動作方法によれば、制御ゲートに高い電圧を印加せずにデータの消去動作を行える。したがって、制御ゲートにプログラム及び消去動作時に逆極性の高い電圧が印加されることを避けることができる。したがって、メモリトランジスタの信頼性が向上する。
また、本発明による不揮発性メモリ素子の動作方法によれば、同じ高電圧ポンプを利用してロウデコーダ及びカラムデコーダに高い消去電圧を提供できる。したがって、追加的な高電圧生成装置を必要としない。
以下、添付した図面を参照して本発明による望ましい実施形態を説明することによって、本発明を詳細に説明する。しかし、本発明は、後述する実施形態に限定されるものではなく、異なる多様な形態で具現されるものであり、単に本実施形態は、本発明の開示を完全にし、当業者に発明の範疇を完全に知らせるために提供されるものである。図面で構成要素は、説明の便宜のためにその大きさが誇張されうる。
本発明の実施形態において、行及び列は、見る方向によって相対的に指され、したがって、行及び列は、互いに変わって呼ばれることもある。
図1は、本発明の一実施形態による不揮発性メモリ素子100の配置及びその動作方法を示す回路図である。
図1に示すように、不揮発性メモリ素子100は、NANDセルアレイを備える。NANDセルアレイにおいて、複数のビットラインBL0,BL1…BLm−1,BLmは、列に配置され、共通ソースラインCSLは、行に配置される。ストリング選択トランジスタTSS、複数のメモリトランジスタTM及び接地選択トランジスタTGSは、ビットラインBL0,BL1…BLm−1,BLmのそれぞれと共通ソースラインCSLとの間に直列に配置される。
図1に示すように、不揮発性メモリ素子100は、NANDセルアレイを備える。NANDセルアレイにおいて、複数のビットラインBL0,BL1…BLm−1,BLmは、列に配置され、共通ソースラインCSLは、行に配置される。ストリング選択トランジスタTSS、複数のメモリトランジスタTM及び接地選択トランジスタTGSは、ビットラインBL0,BL1…BLm−1,BLmのそれぞれと共通ソースラインCSLとの間に直列に配置される。
ストリング選択ラインSSLは、ストリング選択トランジスタTSSの第1ゲートG1に連結されるように行に伸張されうる。接地選択ラインGSLは、接地選択トランジスタTGSの第2ゲートG2に連結されるように行に伸張されうる。複数のワードラインWL0,WL1…WL29,WL30,WL31は、メモリトランジスタTMの制御ゲートCGに連結されるように行に伸張されうる。メモリトランジスタTM及びワードラインWL0,WL1…WL29,WL30,WL31の数は、例示的に示され、本発明の範囲を制限しない。
メモリトランジスタTMのストレージノードSNは、データを保存できる。例えば、電荷のトンネリングを利用してストレージノードSNに電荷を保存することによって、メモリトランジスタTMにデータをプログラムできる。かかるデータをプログラムする方法及びそのデータを読み取る方法は、通常的なフラッシュメモリ素子の動作方法を参照できる。以下では、メモリトランジスタTMにプログラムされたデータの消去方法について説明する。
メモリトランジスタTMのデータを消去するために、ビットラインBL0,BL1…BLm−1,BLmに第1消去電圧VER1を印加し、共通ソースラインCSLに第2消去電圧VER2を印加する。さらに、ストリング選択ラインSSLには、第1パス電圧VPS1を印加し、及び/または接地選択ラインGSLには、第2パス電圧VPS2を印加する。すなわち、第1パス電圧VPS1は、第1ゲートG1に印加され、第2パス電圧VPS2は、第2ゲートG2に印加される。
第1消去電圧VER1及び第2消去電圧VER2は、メモリトランジスタTMの間にバンド間のトンネリングを誘発するように高い電圧であることが望ましい。メモリトランジスタTMのソースとドレインとの間で接合降伏(junction breakdown)が発生して、バンド間のトンネリングが誘発されうる。例えば、第1消去電圧VER1及び第2消去電圧VER2は同じであり、例えば10ないし20Vの範囲、望ましくは、15ないし20Vの範囲を有する。
ストリング選択トランジスタTSS及び接地選択トランジスタTGSのチャンネル幅は、メモリトランジスタTMのチャンネル幅より広い。この場合、第1消去電圧VER1及び第2消去電圧VER2が十分に高くなければ、ストリング選択トランジスタTSS及び接地選択トランジスタTGSのチャンネルにバンド間のトンネリングが誘発されない。したがって、第1パス電圧VPS1及び第2パス電圧VPS2は、ストリング選択トランジスタTSS及び接地選択トランジスタTGSをターンオンさせるように選択される。
例えば、第1パス電圧VPS1及び第2パス電圧VPS2は、第1消去電圧VER1及び第2消去電圧VER2と同じであるか、またはそれより大きい。望ましくは、第1パス電圧VPS1は、第1消去電圧VER1とストリング選択トランジスタTSSのしきい値電圧との和より大きいか、または同じである。第2パス電圧VPS2は、第2消去電圧VER2と接地選択トランジスタTGSのしきい値電圧との和より大きいか、または同じである。
所定の時間が経過すれば、バンド間のトンネリングにより、メモリトランジスタTMのチャンネルにホールが注入される。これにより、メモリトランジスタTMのチャンネルは、第1消去電圧VER1と第2消去電圧VER2との間の平衡電圧で充電される。例えば、第1消去電圧VER1及び第2消去電圧VER2が同じである場合、メモリトランジスタTMのチャンネルは等電位を有する。
一方、ワードラインWL0,WL1…WL29,WL30,WL31には、0Vを印加する。その結果、メモリトランジスタTMの制御ゲートCGに0Vが印加される。これにより、メモリトランジスタTMのチャンネルと制御ゲートCGとの間に高い電界が誘導され、ストレージノードSNにあった電子がトンネリングによりチャンネルに移動する。すなわち、メモリトランジスタTMのデータが同時に消去される。一方、ワードラインWL0,WL1…WL29,WL30,WL31に第1消去電圧VER1及び第2消去電圧VER2より低い所定の電圧を印加して、チャンネルのバンド間のトンネリングを促進させることもできる。
したがって、この実施形態による不揮発性メモリ素子100の動作方法によれば、制御ゲートCGに高い電圧を印加せずにデータの消去動作を行える。したがって、制御ゲートCGにプログラム及び消去動作時に逆極性の高い電圧が印加されることを避けることができる。したがって、メモリトランジスタTMの信頼性が向上する。
この実施形態の変形された例において、ビットラインBL0,BL1…BLm−1,BLmの一部にのみ第1消去電圧VER1を印加し、ワードラインWL0,WL1…WL29,WL30,WL31の一部にのみ0Vを印加することによって、メモリトランジスタTMの一部のデータのみを選択的に消去することもできる。
この実施形態の他の変形された例において、第1消去電圧VER1及び第2消去電圧VER2のうちいずれか一つのみが印加されることもある。例えば、ビットラインBL0,BL1…BLm−1,BLmに第1消去電圧VER1を印加した場合、共通ソースラインCSLはフローティングさせる。他の例として、共通ソースラインCSLに第2消去電圧VER2を印加した場合、ビットラインBL0,BL1…BLm−1,BLmはフローティングさせる。しかし、この場合、バンド間のトンネリング効率が低下して、メモリトランジスタTMの消去速度が、第1消去電圧VER1及び第2消去電圧VER2をいずれも印加した場合より下降する。
この実施形態のさらに他の変形された例において、第1パス電圧VPS1及び/または第2パス電圧VPS2が省略されることもある。なぜならば、他の方法で、ストリング選択トランジスタTSS及び接地選択トランジスタTGSのチャンネルにバンド間のトンネリングが誘発されるためである。例えば、第1消去電圧VER1及び第2消去電圧VER2を十分に大きくするか、またはストリング選択トランジスタTSS及び接地選択トランジスタTGSのチャンネル幅を狭くする。
図2は、本発明の一実施形態による不揮発性メモリ素子100の構造及びその動作方法を示す断面図である。図2は、図1の不揮発性メモリ素子100の一つのビットラインBL0を例示的に示す。
図2に示すように、半導体層105が提供される。半導体層105は、バルク基板(図示せず)上に配置されるか、またはバルク基板を備える。例えば、半導体層105は、半導体薄膜またはナノワイヤー構造を有し、この場合、複層で配置されることもある。半導体層105は、チャンネル領域165、ソース及びドレイン領域160を備える。
複数の制御ゲート電極140は、チャンネル領域165上に配置される。制御ゲート電極140は、図1の制御ゲートCGに対応し、図1のワードラインWL0,WL1…WL29,WL30,WL31の一部を構成する。チャンネル領域165及び制御ゲート電極140それぞれの間には、トンネリング絶縁層120、電荷保存層125及びブロッキング絶縁層130が順次に介在される。電荷保存層125は、図1のストレージノードSNに対応する。
第1ゲート電極115は、図1の第1ゲートG1に対応し、図1のストリング選択ラインSSLの一部を構成する。第1ゲート電極115とチャンネル領域165との間には、第1ゲート絶縁層110が介在される。第2ゲート電極150は、図1の第2ゲートG2に対応し、図1の接地選択ラインGSLの一部を構成する。第2ゲート電極150とチャンネル領域165との間には、第2ゲート絶縁層145が介在される。
ソース及びドレイン領域160は、第1ゲート電極115、制御ゲート電極140及び第2ゲート電極150の間の半導体層105に不純物がドーピングされて定義される。ビットラインBL0は、半導体層105の一端、すなわちストリング選択トランジスタTSSのソース及びドレイン領域160に連結される。共通ソースラインCSLは、半導体層105の他端、すなわち接地選択トランジスタTGSのソース及びドレイン領域160に連結される。
図1で説明したように、ビットラインBL0に第1消去電圧VER1を印加し、共通ソースラインCSLに第2消去電圧VER2を印加すれば、チャンネル領域165に強い逆電圧がかかる。その結果、チャンネル領域165とソース及びドレイン領域160との間に接合降伏が起こってバンド間のトンネリングが発生しうる。したがって、チャンネル領域165にホールが注入されてチャンネル領域165に高い電圧が印加され、その結果、電荷保存層125の電荷が除去される。
この実施形態の変形された例において、メモリトランジスタTMの間のソース及びドレイン領域160は、不純物ドーピングではなく、電界効果により半導体層105に定義されることもある。例えば、第1ゲート電極115、制御ゲート電極140及び第2ゲート電極150の側面方向のフリンジングフィールドによりソース及びドレイン領域160が定義されることもある。この場合、第1消去電圧VER1及び/または第2消去電圧VER2を印加する前に、制御ゲート電極140またはワードラインWL0,WL1…WL29,WL30,WL31に第3パス電圧を印加することもできる。これにより、消去動作が起こる前に、ソース及びドレイン領域160がフリンジングフィールドにより形成され、チャンネル領域165がターンオンされる。次いで、消去動作が続く。
図3は、本発明の他の実施形態による不揮発性メモリ素子100aの構造及びその動作方法を示す断面図である。不揮発性メモリ素子100aは、図2の不揮発性メモリ素子100に一部の構成を追加したものである。したがって、二つの実施形態で重なった説明は省略する。
図3に示すように、第1ゲート電極115の両側のソース及びドレイン領域160、及び/または第2ゲート電極150の両側のソース及びドレイン領域160上に補助ゲート電極175が配置される。ソース及びドレイン領域160と補助ゲート電極175との間には、補助ゲート絶縁層170が介在される。補助ゲート電極175及び補助ゲート絶縁層170は、補助トランジスタを構成する。かかる補助トランジスタは、図1において、ストリング選択トランジスタTSSとメモリトランジスタTMとの間、及び/または接地選択トランジスタTGSとメモリトランジスタTMとの間のソース及びドレインにカップリングされる。
補助ゲート電極175は、補助ラインSLに共通で連結される。不揮発性メモリ素子100aの消去動作中に、補助ラインSLには第4パス電圧が印加される。第4パス電圧は、ストリング選択トランジスタTSS及び接地選択トランジスタTGSでバンド間のトンネリングがさらに速く起こるように促す。これにより、不揮発性メモリ素子100aの消去速度が速くなる。
図4は、本発明のさらに他の実施形態による不揮発性メモリ素子200の構造を示す斜視図である。不揮発性メモリ素子200は、図1の不揮発性メモリ素子100でメモリトランジスタの一部に対応する。
図4に示すように、複数のナノワイヤー205は、絶縁層202上に提供される。複数のナノワイヤー205は、図2の半導体層105に対応する。制御ゲート電極240は、ナノワイヤー205の複数の面を覆うように絶縁層202上に配置される。例えば、制御ゲート電極240は、ナノワイヤー205の3面を取り囲むか、またはナノワイヤー205の全面を取り囲む。
かかる構造は、メモリトランジスタの断面積を小さくして不揮発性メモリ素子200の高集積化に寄与する。さらに、かかる構造は、メモリトランジスタの断面積に比べて有効チャンネル長を長くして短チャンネル効果を抑制するのに効果的である。
図1ないし図3の消去方法は、不揮発性メモリ素子200に容易に適用される。すなわち、不揮発性メモリ素子200にはボディバイアスを印加できないが、図1ないし図3の方法を利用してデータの消去動作を行える。この場合、不揮発性メモリ素子200は、スタック構造にさらに拡張され、この場合にも、ボディバイアスなしに図1ないし図3の消去方法を利用してデータをより確実に消去できる。
図5ないし図7は、本発明の一実験例による不揮発性メモリ素子の電圧分布を示すシミュレーションによる断面図である。図5ないし図7において、青色から赤色へ行くほど高い電圧Vを表す。
図5に示すように、ワードラインWL0…WL15は、半導体層305上に配置される。ワードラインWL0…WL15の数は、シミュレーションの便宜のために任意に選定された。したがって、この実験例は、図1の不揮発性メモリ素子100でメモリトランジスタの数を減少させたのに対応する。最初に(t=0)、メモリトランジスタは、データを保存するようにいずれもプログラムされており、半導体層305はほぼ0V(青色)に近い。
図6に示すように、ビットラインBL、共通ソースラインCSL、ストリング選択ラインSSL及び接地選択ラインGSLに消去電圧、約10Vを印加し、ワードラインWL0…WL15には0Vを印加した。消去時間t=10nsである場合、半導体層305の両端から内側に電圧が伝播されるということが分かる(青色から赤色に転換される)。すなわち、ビットラインBL及び共通ソースラインCSLから中央に電圧が上昇している。
図7に示すように、消去時間t=100nsである場合、半導体層305が全体的に約10V(赤色)に達したということが分かる。すなわち、バンド間のトンネリングによりホールがメモリトランジスタに注入されるということが分かる。
図5ないし図7のシミュレーション結果は、図1で説明した消去動作が効率的に行われることを表す。すなわち、ビットラインBL及び共通ソースラインCSLに消去電圧を印加して、半導体層305に消去電圧を供給できるということが分かる。
図8ないし図11は、本発明の他の実験例による不揮発性メモリ素子の消去過程を示すシミュレーションによる断面図である。この実験例において、赤色から青色へ行くほど電荷濃度(counts/cm3)が低くなる。
図8に示すように、制御ゲート電極340は、半導体層305上に提供される。ブロッキング絶縁層330、電荷保存層325及びトンネリング絶縁層320は、制御ゲート電極340と半導体層305との間に提供される。この実験例において、電荷保存層325は、トラップ層として提供され、同じ消去電圧、約20Vがビットライン及び共通ソースラインに印加された。
消去時間t=10nsである場合、電荷保存層325の電荷濃度は大きく変化がないということが分かる。したがって、まだ消去電圧の伝播が十分でないということが分かる。
図9に示すように、消去時間t=100nsである場合、電荷保存層325の底部の一部分の電荷濃度が低くなるということが分かる(底部分が青色に変わる)。すなわち、電荷保存層325から電荷が除去され始めたということが分かる。
図10に示すように、消去時間t=1msである場合、電荷保存層325の相当部分の電荷濃度が低くなるということが分かる(青色領域が拡大される)。すなわち、電荷保存層325から相当数の電荷が除去されたということが分かる。
図11に示すように、消去時間t=10msである場合、電荷保存層325のほとんどの電荷濃度が低くなるということが分かる(青色領域がさらに拡大される)。したがって、電荷保存層325の電荷がほとんど除去されたということが分かる。
したがって、図8ないし図11に示したように、ビットライン及び共通ソースラインに消去電圧を印加して消去動作を行えるということが分かる。一方、電荷保存層325をトラップ層でないフローティングゲートで形成する場合、消去速度はさらに速くなる。
図12は、本発明の実施形態による不揮発性メモリ素子400を示すブロック図である。
図12に示すように、NANDセルアレイ450は、図1の不揮発性メモリ素子100に対応する。NANDセルアレイ450のストリング選択ラインSSL、ワードラインWL0,WL1…WL29,WL30,WL31、接地選択ラインGSL及び共通ソースラインCSLは、ロウデコーダ430に連結される。NANDセルアレイ450のビットラインBLは、ページバッファ440及びカラムデコーダ435に連結される。
図12に示すように、NANDセルアレイ450は、図1の不揮発性メモリ素子100に対応する。NANDセルアレイ450のストリング選択ラインSSL、ワードラインWL0,WL1…WL29,WL30,WL31、接地選択ラインGSL及び共通ソースラインCSLは、ロウデコーダ430に連結される。NANDセルアレイ450のビットラインBLは、ページバッファ440及びカラムデコーダ435に連結される。
ロウデコーダ430は、SSLドライバ425、高電圧ポンプ420、高電圧ランプ回路415、ロウプリデコーダ410を通じて信号を伝達される。したがって、消去動作で、高電圧ポンプ420からロウデコーダ430を経て共通ソースラインCSLに高い消去電圧を供給できる。制御ロジック405は、SSLドライバ425、高電圧ポンプ420、高電圧ランプ回路415、ロウプリデコーダ410を制御できる。
一方、通常的な不揮発性メモリ素子とは異なり、この実施形態で、高電圧ポンプ420は、カラムデコーダ435にさらに連結される。したがって、消去動作で、高電圧ポンプ420からカラムデコーダ435を経てビットラインBLに高い消去電圧を供給できる。したがって、不揮発性メモリ素子400は、通常的な不揮発性メモリ素子に比べて特別に付加的な高電圧生成装置を必要としない。
発明の特定の実施形態についての以上の説明は、例示及び説明を目的として提供された。本発明は、前記実施形態に限定されず、当業者により前記実施形態を組み合わせて実施するなど色々な多くの修正及び変更が可能であることは明白である。特に、前記実施形態で、フローティングゲート電極の形態は、前述した本発明の思想範囲内で多様に変形される。
本発明は、半導体素子関連の技術分野に適用可能である。
100 不揮発性メモリ素子
BL0,BL1…BLm−1,BLm ビットライン
CG 制御ゲート
CSL 共通ソースライン
GSL 接地選択ライン
SSL ストリング選択ライン
G1 第1ゲート
G2 第2ゲート
SN ストレージノード
TSS ストリング選択トランジスタ
TM メモリトランジスタ
TGS 接地選択トランジスタ
VER1 第1消去電圧
VPS1 第1パス電圧
WL0,WL1…WL29,WL30,WL31 ワードライン
BL0,BL1…BLm−1,BLm ビットライン
CG 制御ゲート
CSL 共通ソースライン
GSL 接地選択ライン
SSL ストリング選択ライン
G1 第1ゲート
G2 第2ゲート
SN ストレージノード
TSS ストリング選択トランジスタ
TM メモリトランジスタ
TGS 接地選択トランジスタ
VER1 第1消去電圧
VPS1 第1パス電圧
WL0,WL1…WL29,WL30,WL31 ワードライン
Claims (22)
- ビットラインと共通ソースラインとの間に複数のメモリトランジスタを備える不揮発性メモリ素子において、
前記ビットラインまたは前記共通ソースラインに消去電圧を印加して、前記複数のメモリトランジスタのデータを消去するステップを含むことを特徴とする不揮発性メモリ素子の動作方法。 - 前記データを消去するステップで、前記ビットラインに第1消去電圧を印加し、前記共通ソースラインに第2消去電圧を印加することを特徴とする請求項1に記載の不揮発性メモリ素子の動作方法。
- 前記第1消去電圧及び前記第2消去電圧は、同じであることを特徴とする請求項2に記載の不揮発性メモリ素子の動作方法。
- 前記第1消去電圧及び前記第2消去電圧は、10ないし20Vの範囲であることを特徴とする請求項2に記載の不揮発性メモリ素子の動作方法。
- 前記第1消去電圧は、高電圧ポンプからロウデコーダを経て供給し、前記第2消去電圧は、前記高電圧ポンプからカラムデコーダを経て供給することを特徴とする請求項2に記載の不揮発性メモリ素子の動作方法。
- 前記データを消去するステップで、パス電圧が前記ビットラインと前記共通ソースラインとの間のストリング選択トランジスタのゲートまたは接地選択トランジスタのゲートに印加されたことを特徴とする請求項1に記載の不揮発性メモリ素子の動作方法。
- 前記ストリング選択トランジスタのゲートに第1パス電圧を印加し、前記接地選択トランジスタのゲートに第2パス電圧を印加することを特徴とする請求項6に記載の不揮発性メモリ素子の動作方法。
- 前記第1パス電圧及び前記第2パス電圧は、前記消去電圧と同一であるか、または前記消去電圧より高いことを特徴とする請求項7に記載の不揮発性メモリ素子の動作方法。
- 前記第1パス電圧は、前記消去電圧と前記ストリング選択トランジスタのしきい値電圧との和より大きいか、または同じであることを特徴とする請求項7に記載の不揮発性メモリ素子の動作方法。
- 前記第2パス電圧は、前記消去電圧と前記接地選択トランジスタのしきい値電圧との和より大きいか、または同じであることを特徴とする請求項7に記載の不揮発性メモリ素子の動作方法。
- 前記データを消去するステップで、前記複数のメモリトランジスタの制御ゲートに0Vをさらに印加することを特徴とする請求項1に記載の不揮発性メモリ素子の動作方法。
- 前記データを消去するステップで、前記複数のメモリトランジスタの制御ゲートに第3パス電圧をさらに印加することを特徴とする請求項7に記載の不揮発性メモリ素子の動作方法。
- 前記不揮発性メモリ素子は、前記ストリング選択トランジスタと前記ビットラインとの間、または前記接地選択トランジスタと前記共通ソースラインとの間に補助トランジスタをさらに備え、
前記データを消去するステップで、前記補助トランジスタに第4パス電圧をさらに印加することを特徴とする請求項12に記載の不揮発性メモリ素子の動作方法。 - 前記補助トランジスタは、前記ストリング選択トランジスタまたは前記接地選択トランジスタのソースまたはドレインにカップリングされたことを特徴とする請求項13に記載の不揮発性メモリ素子の動作方法。
- 複数のビットラインと一つの共通ソースラインとの間にNANDセルアレイを備える不揮発性メモリ素子において、
前記複数のビットラインまたは前記共通ソースラインに消去電圧を印加して、前記NANDセルアレイのデータを同時に消去するステップを含むことを特徴とする不揮発性メモリ素子の動作方法。 - 前記データを同時に消去するステップで、前記複数のビットラインに第1消去電圧を印加し、前記共通ソースラインに第2消去電圧を印加することを特徴とする請求項15に記載の不揮発性メモリ素子の動作方法。
- 前記第1消去電圧及び前記第2消去電圧は、同じであることを特徴とする請求項16に記載の不揮発性メモリ素子の動作方法。
- 前記第1消去電圧は、高電圧ポンプからロウデコーダを経て供給し、前記第2消去電圧は、前記高電圧ポンプからカラムデコーダを経て供給することを特徴とする請求項16に記載の不揮発性メモリ素子の動作方法。
- 前記データを同時に消去するステップで、前記NANDセルアレイのストリング選択ラインまたは接地選択ラインにパス電圧を印加することを特徴とする請求項15に記載の不揮発性メモリ素子の動作方法。
- 前記ストリング選択ラインに第1パス電圧を印加し、前記接地選択ラインに第2パス電圧を印加することを特徴とする請求項19に記載の不揮発性メモリ素子の動作方法。
- 複数のメモリトランジスタと、
ビットラインと、
共通ソースラインと、を備え、
前記複数のメモリトランジスタは、前記ビットラインと前記共通ソースラインとの間に配置され、前記複数のメモリトランジスタのデータを消去するために、前記ビットライン及び前記共通ソースラインの少なくとも一つに消去電圧が印加されたことを特徴とする不揮発性メモリ素子。 - 前記ビットラインと前記共通ソースラインとの間に配置されたストリング選択トランジスタ及び接地選択トランジスタをさらに備えることを特徴とする請求項21に記載の不揮発性メモリ素子。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070058573A KR101274207B1 (ko) | 2007-06-14 | 2007-06-14 | 비휘발성 메모리 소자의 동작 방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008311650A true JP2008311650A (ja) | 2008-12-25 |
Family
ID=40188573
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008152231A Pending JP2008311650A (ja) | 2007-06-14 | 2008-06-10 | 不揮発性メモリ素子及びその動作方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US7813185B2 (ja) |
JP (1) | JP2008311650A (ja) |
KR (1) | KR101274207B1 (ja) |
CN (1) | CN101325088A (ja) |
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US8427878B2 (en) | 2010-02-17 | 2013-04-23 | Samsung Electronics Co., Ltd. | Non-volatile memory devices, operating methods thereof and memory systems including the same |
US8553466B2 (en) | 2010-03-04 | 2013-10-08 | Samsung Electronics Co., Ltd. | Non-volatile memory device, erasing method thereof, and memory system including the same |
US8559224B2 (en) | 2010-02-17 | 2013-10-15 | Samsung Electronics Co., Ltd. | Nonvolatile memory device, operating method thereof, and memory system including the same |
US8570805B2 (en) | 2010-02-18 | 2013-10-29 | Samsung Electronics Co., Ltd. | Nonvolatile memory device, programming method thereof and memory system including the same |
US8730738B2 (en) | 2011-04-05 | 2014-05-20 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices and methods of operating nonvolatile memory devices |
US8792282B2 (en) | 2010-03-04 | 2014-07-29 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices, memory systems and computing systems |
US8908431B2 (en) | 2010-02-17 | 2014-12-09 | Samsung Electronics Co., Ltd. | Control method of nonvolatile memory device |
US8917558B2 (en) | 2010-02-09 | 2014-12-23 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices, operating methods thereof and memory systems including the same |
US8923060B2 (en) | 2010-02-17 | 2014-12-30 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices and operating methods thereof |
US9324440B2 (en) | 2010-02-09 | 2016-04-26 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices, operating methods thereof and memory systems including the same |
US9378831B2 (en) | 2010-02-09 | 2016-06-28 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices, operating methods thereof and memory systems including the same |
US9741438B2 (en) | 2013-09-16 | 2017-08-22 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and program method thereof |
US9881685B2 (en) | 2010-08-26 | 2018-01-30 | Samsung Electronics Co., Ltd. | Nonvolatile memory device, operating method thereof and memory system including the same |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101085724B1 (ko) * | 2010-05-10 | 2011-11-21 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 동작 방법 |
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KR102234799B1 (ko) * | 2014-08-14 | 2021-04-02 | 삼성전자주식회사 | 반도체 장치 |
KR102324797B1 (ko) * | 2015-09-17 | 2021-11-11 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 이의 동작 방법 |
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-
2007
- 2007-06-14 KR KR1020070058573A patent/KR101274207B1/ko not_active IP Right Cessation
-
2008
- 2008-01-29 US US12/010,706 patent/US7813185B2/en not_active Expired - Fee Related
- 2008-06-10 JP JP2008152231A patent/JP2008311650A/ja active Pending
- 2008-06-13 CN CNA2008101101714A patent/CN101325088A/zh active Pending
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- 2010-08-03 US US12/805,498 patent/US8004906B2/en not_active Expired - Fee Related
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US8923053B2 (en) | 2010-02-17 | 2014-12-30 | Samsung Electronics Co., Ltd. | Nonvolatile memory device, operating method thereof, and memory system including the same |
US11062784B2 (en) | 2010-02-17 | 2021-07-13 | Samsung Electronics Co., Ltd. | Non-volatile memory devices, operating methods thereof and memory systems including the same |
US8964476B2 (en) | 2010-02-17 | 2015-02-24 | Samsung Electronics Co., Ltd. | Non-volatile memory devices, operating methods thereof and memory systems including the same |
US9747995B2 (en) | 2010-02-17 | 2017-08-29 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices, operating methods thereof and memory systems including the same |
US10650903B2 (en) | 2010-02-17 | 2020-05-12 | Samsung Electronics Co., Ltd. | Non-volatile memory devices, operating methods thereof and memory systems including the same |
US10199116B2 (en) | 2010-02-17 | 2019-02-05 | Samsung Electronics Co., Ltd. | Non-volatile memory devices, operating methods thereof and memory systems including the same |
US9330770B2 (en) | 2010-02-17 | 2016-05-03 | Samsung Electronics Co., Ltd. | Non-volatile memory devices, operating methods thereof and memory systems including the same |
US8427878B2 (en) | 2010-02-17 | 2013-04-23 | Samsung Electronics Co., Ltd. | Non-volatile memory devices, operating methods thereof and memory systems including the same |
US8559224B2 (en) | 2010-02-17 | 2013-10-15 | Samsung Electronics Co., Ltd. | Nonvolatile memory device, operating method thereof, and memory system including the same |
US9390803B2 (en) | 2010-02-17 | 2016-07-12 | Samsung Electronics Co., Ltd. | Non-volatile memory devices, operating methods thereof and memory systems including the same |
US8570805B2 (en) | 2010-02-18 | 2013-10-29 | Samsung Electronics Co., Ltd. | Nonvolatile memory device, programming method thereof and memory system including the same |
US8929145B2 (en) | 2010-02-18 | 2015-01-06 | Samsung Electronics Co., Ltd. | Nonvolatile memory device, programming method thereof and memory system including the same |
US8553466B2 (en) | 2010-03-04 | 2013-10-08 | Samsung Electronics Co., Ltd. | Non-volatile memory device, erasing method thereof, and memory system including the same |
US8792282B2 (en) | 2010-03-04 | 2014-07-29 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices, memory systems and computing systems |
US8848456B2 (en) | 2010-03-04 | 2014-09-30 | Samsung Electronics Co., Ltd. | Nonvolatile memory device, erasing method thereof, and memory system including the same |
US9881685B2 (en) | 2010-08-26 | 2018-01-30 | Samsung Electronics Co., Ltd. | Nonvolatile memory device, operating method thereof and memory system including the same |
US9947416B2 (en) | 2010-08-26 | 2018-04-17 | Samsung Electronics Co., Ltd. | Nonvolatile memory device, operating method thereof and memory system including the same |
US8730738B2 (en) | 2011-04-05 | 2014-05-20 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices and methods of operating nonvolatile memory devices |
US9741438B2 (en) | 2013-09-16 | 2017-08-22 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and program method thereof |
Also Published As
Publication number | Publication date |
---|---|
KR20080110168A (ko) | 2008-12-18 |
US20100302870A1 (en) | 2010-12-02 |
CN101325088A (zh) | 2008-12-17 |
US8004906B2 (en) | 2011-08-23 |
KR101274207B1 (ko) | 2013-06-14 |
US20090021988A1 (en) | 2009-01-22 |
US7813185B2 (en) | 2010-10-12 |
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