JP2011065687A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】製造プロセスのばらつきに起因した初期書き込み電圧のばらつきに対応できるようにする。
【解決手段】フラッシュメモリ装置内にROMヒューズを設け、ワード線毎にトリミング処理を行い、初期書き込み電圧Vpgmに必要な個数nの加算電圧ΔVpgmを加算したものを予め初期書き込み電圧VpgmとしてROMヒューズ内に記憶する。書き込み処理時には、ROMヒューズから対応するワード線の初期書き込み電圧Vpgmを読み出して設定することができる。
【選択図】図7
【解決手段】フラッシュメモリ装置内にROMヒューズを設け、ワード線毎にトリミング処理を行い、初期書き込み電圧Vpgmに必要な個数nの加算電圧ΔVpgmを加算したものを予め初期書き込み電圧VpgmとしてROMヒューズ内に記憶する。書き込み処理時には、ROMヒューズから対応するワード線の初期書き込み電圧Vpgmを読み出して設定することができる。
【選択図】図7
Description
本発明は、電気的に書き換え可能なメモリセルを備えた不揮発性半導体記憶装置に関する。
不揮発性半導体記憶装置としてNAND型フラッシュメモリ装置が知られている。このNAND型フラッシュメモリ装置においては、メモリセルへのデータの書き込み時に、選択セルに書き込み電圧Vpgmを印加し、非選択セルにチャネル電位を昇圧するための中間電圧Vpassを印加している。書き込み電圧Vpgmと中間電圧Vpassは、消去状態を維持したいメモリセルの閾値電圧が変化する現象つまり誤書き込みを防ぐように設定されている。また、メモリセルのデータ消去時には、基板に消去電圧Veraを印加することで行うが、この消去電圧Veraについても、過剰消去によるセルダメージを与えないように設定されている。また、メモリセルのデータ読み出し時には、読み出し対象セル以外のメモリセルに対して電荷の蓄積量にかかわらず十分にセルトランジスタがオン動作可能となるように読み出し電圧Vreadが印加される。
従来、これらの電圧Vpgm、Vpass、Vera、Vreadは、チップの良品判別テストのときに最適な電圧になるように、チップ毎に調整(トリミング)されていて、メモリセル内のデータ領域にデータとして格納されている。メモリセルのデータの書き込み、消去、読み出しの際には、例えば、特許文献1、2に示されるように、チップ毎に記憶された電圧Vpgm、Vpass、Vera、Vreadの対応するデータを読み出して使用している。この場合、特許文献1のものでは、書き込み電圧Vpgmを複数のブロックで平均化した初期書き込み電圧Vpgmを用いてステップアップ書き込み方式に用いている。
しかし、近年のメモリセルの微細化の要求に対応して露光機の限界を超えた線幅寸法の加工技術が必要とされている。これに伴い加工時のプロセスばらつきにより、メモリセルの寸法やセル間のスペースにばらつきが生じ、寸法のばらつきに起因したメモリセルの閾値電圧のばらつきや、さらに、セル寸法が一定でもスペースがばらつくことで、セルトランジスタの拡散領域を形成する際の基板への不純物注入量がスペースに比例して変動するため、メモリセルの閾値電圧のばらつきが発生する要因となる。
また、上記した閾値電圧のばらつきの発生は、製造時のばらつき状態のみならず、使用時においても書き換え回数の増加に伴う閾値電圧の変動が発生することがある。このため、製造段階で予め適切な閾値電圧を設定しておいても、使用中に変化することに追随できないとデバイスとしての寿命が低下することになる。
本発明の目的は、同一チップ内のメモリセル間の加工ばらつきあるいは使用に伴う変動に対応して書き込み電圧を設定できるようにした不揮発性半導体記憶装置を提供することにある。
本発明の一態様の不揮発性半導体記憶装置は、ビット線に接続された第1の選択ゲートトランジスタおよびソース線に接続された第2の選択ゲートトランジスタの間に電気的にデータを書き込み可能なメモリセルトランジスタを列方向に複数個直列接続した状態に構成されるメモリセルユニットと、前記メモリセルユニットを前記列方向と交差する行方向に複数個並べてなるブロックと、前記行方向に並ぶ複数の前記メモリセルトランジスタを共通に接続する複数本のワード線と、前記ブロックを列方向に複数個並べて構成されるメモリセルアレイと、前記メモリセルアレイの前記メモリセルトランジスタへのデータの書き込みに用いる初期書き込み電圧のデータを前記ワード線に対応させて記憶された不揮発性の記憶部とを備えたところに特徴を有する。
本発明の一態様によれば、同一チップ内のメモリセル間のばらつきに対応した初期書き込み電圧を設定/変更できる。
(第1の実施形態)
本発明の第1の実施形態について図1ないし図8を参照しながら説明する。尚、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる。
本発明の第1の実施形態について図1ないし図8を参照しながら説明する。尚、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる。
図1は、不揮発性メモリシステムの一例を示すブロック図である。この図1において、不揮発性メモリシステム1は、不揮発性半導体記憶装置としてのNAND型フラッシュメモリ装置(以下、単にフラッシュメモリ装置と称する)2と、このフラッシュメモリ装置2を制御するコントローラ3とから構成されている。コントローラ3は、外部のホストコンピュータ4からの制御信号に基づいて動作するように構成され、フラッシュメモリ装置2にアクセスしてデータの読み出し、データの書き込みあるいはデータの消去を行う。
フラッシュメモリ装置2は、制御ピンと入出力ピンとを有している。制御ピンは、基本的にコントローラ3からの制御信号を受信するためのピンであり、入出力ピンは、基本的にコントローラ3とのデータの送受信、コントローラ3からのコマンドの受信、及びコントローラ3へのステータスの送信を行うためのピンである。
この実施形態では、制御ピンとしてチップイネーブルピン/CE(「/」は負論理を示し、図1、図2中ではCEの上にバーで示している;以下同じ)、アドレスラッチイネーブルピンALE、コマンドラッチイネーブルピンCLE、ライトイネーブルピン/WE、リードイネーブルピン/RE、レディ/ビジーピン(「/」はand/orを示す)RY//BY、ライトプロテクトピン/WPがある。入出力ピンとしては、I/O1〜I/O8がある。これらの制御ピン及び入出力ピンは、コントローラ3に接続されている。
図2に示すように、フラッシュメモリ装置2は、メモリセルアレイArを主として構成されており、その周辺に位置して、制御回路5、ロジック制御部6、I/O制御回路7、ROMヒューズ8、ステータスレジスタ9、アドレスレジスタ10、コマンドレジスタ11、高電圧発生回路12、ロウアドレスバッファデコーダ13、ロウアドレスデコーダ14、カラムバッファ15、カラムデコーダ16、データレジスタ17、センスアンプ18などを搭載している。ROMヒューズ8は、記憶部として機能するもので、例えばメモリセルアレイArの一部と同様の構造を有するメモリセルを別体で形成できる。フラッシュメモリ装置2の制御回路5は、電源投入時にROMヒューズ8の記憶情報を読み出しデータレジスタ17に読み込む。
図3は、メモリセルアレイの一部の電気的構成を示しており、図4は、その平面構造を模式的に示している。図3に示すように、メモリセルアレイArは、複数のブロックBLK0〜BLKnから構成されており、各ブロックBLKは複数のNANDセルユニットUCにより構成されている。NANDセルユニットUCは、2個の選択ゲートトランジスタSTD、STSと、これらの選択ゲートトランジスタSTD、STS間に位置して隣接するもの同士でソース/ドレイン領域を共用して直列接続された複数個(例えば32個)のメモリセルトランジスタMT(MT0〜MTm-1;メモリセルに相当)を備えている。
選択ゲートトランジスタSTDのそれぞれは、ドレインがビット線コンタクトCBを介して列方向(Y方向)に延伸して形成されるビット線BL(BL0〜BLn+1)に接続されている。また、選択ゲートトランジスタSTSのそれぞれは、ソースがソース線コンタクトCSを介してソース線CSLに接続されている。
図4に示すように、複数のNANDセルユニットUCは、列方向(Y方向)に延びるSTI(Shallow Trench Isolation)構造の素子分離領域Sbにより互いに分断された活性領域Saに形成されている。メモリセルトランジスタMTのゲート電極MGは、Y方向に所定間隔を存して形成されX方向に延びるワード線WL(WL0〜WLm-1)と、Y方向に延びる活性領域Saとの交差領域に位置して形成されている。
選択ゲートトランジスタSTDのゲート電極SGaは、Y方向に延びる活性領域Saと、X方向に延びる選択ゲート線SGD(SGDj)との交差領域に位置して構成されている。選択ゲートトランジスタSTSのゲート電極SGbは、Y方向に延びる活性領域Saと、X方向に延びる選択ゲート線SGS(SGSj)との交差領域に位置して構成されている。
メモリセルトランジスタMT(MT0〜MTm-1)は、そのゲート電極MGがX方向に延伸するワード線WL(WL0〜WLm-1)で連結して共通接続されている。また、選択ゲートトランジスタSGDは、そのゲート電極SGaがX方向に延伸する選択ゲート線SGDで連結して共通接続されている。さらに、選択ゲートトランジスタSGSは、そのゲート電極SGbがX方向に延伸する選択ゲート線SGSで連結して共通接続されている。
各メモリセルトランジスタMT(MT0〜MTm-1)は、電子注入量に応じた1または複数ビットのデータを記憶する。1本のワード線WL(WL0〜WLm-1)により接続された1列分のメモリセルトランジスタMTは1ページを構成する。
図5は、活性領域の形成方向すなわちY方向に沿う断面構造を模式的に示している。この図5において、半導体基板(例えばp型のシリコン基板)20の表層にはnウェル20aが形成されており、このnウェル20aのさらに表層にはpウェル20bが形成されている。pウェル20b上には、ゲート絶縁膜を介して選択ゲートトランジスタSTDの選択ゲート電極SGDが形成されている。また、この選択ゲート電極SGDの形成領域からY方向に離間して、選択ゲートトランジスタSTSの選択ゲート電極SGSがpウェル領域20b上にゲート絶縁膜を介して形成されている。選択ゲート電極SGD−SGS間の半導体基板20上には、ゲート絶縁膜21を介して複数のメモリセルトランジスタMTのゲート電極MGがY方向に並設されている。
ゲート電極MGは、ゲート絶縁膜上に浮遊ゲート電極、電極間絶縁膜、制御ゲート電極が積層されることにより構成されている。浮遊ゲート電極および制御ゲート電極は、例えば多結晶シリコン膜により構成されている。また、制御ゲート電極は、行方向(X方向)に隣接するメモリセルトランジスタMTの制御ゲート電極と連続的に形成されており、ワード線WLを構成している。
選択ゲートトランジスタSTDの選択ゲート電極SGDおよび選択ゲートトランジスタSTSの選択ゲート電極SGSは、メモリセルトランジスタMTのゲート電極MGと層構成としては同様の構造をなしているが、電極間絶縁膜の平面中央に開口が構成されており、浮遊ゲート電極と制御ゲート電極とを電気的に短絡した状態に形成され、実質的に浮遊ゲート電極が存在しない構成とされている。
各ゲート電極MG−MG間、ゲート電極MGと選択ゲート電極SGDとの間、ゲート電極MGと選択ゲート電極SGSとの間のシリコン基板20の表層には、ソース/ドレイン領域となる不純物拡散層20cが構成されている。この不純物拡散層20cは、隣り合うゲート電極MG−MG,MG−SGD,MG−SGS間で共用されている。
選択ゲート電極SGD−SGD間、およびSGS−SGS間の半導体基板20の表層にはそれぞれLDD(lightly doped drain)構造の不純物拡散層20dが形成されている。選択ゲートSGD−SGD間の不純物拡散層20d上には、ビット線コンタクトCBが形成され、その上部にY方向に沿って形成されたビット線BLに接続されている。また、選択ゲートSGS−SGS間の不純物拡散層20d上には、ソースコンタクトCSが構成され、その上部に形成されたソース線CSLに接続されている。
次に、本実施形態のフラッシュメモリ装置2における初期Vpgmの調整(トリミング)について説明する。まず、図6に、本実施形態のNAND型フラッシュメモリ装置2におけるワード線WL毎に調整(トリミング)された初期Vpgmのパラメータを与える調整回路101を示す。この調整回路101は、制御回路5の一部で構成され、制御回路5の制御部により制御される。なお、この調整回路101は、制御回路5とは別に構成されてもよい。
図示のとおり、この調整回路101は、Vpgmインクリメントコマンドレジスタ102、トリミング用シフトレジスタ(TSR)103、インクリメント回数累積レジスタ(AR)104、加算器(ADDR)105、WL0用〜WLm用の初期Vpgmパラメータレジスタ(PR0〜PRm)106a、106b、106c、…、106m及びレジスタデータ転送コマンドレジスタ107を含む。
Vpgmインクリメントコマンドレジスタ102は、書き込み電圧Vpgmをインクリメントするコマンドを発する。トリミング用シフトレジスタ(TSR)103は、書き込み電圧Vpgmを高く(インクリメント)する。インクリメント回数累積レジスタ(AR)104は、書き込み電圧Vpgmをインクリメントした回数を累積する。加算器(ADDR)105は、初期書き込み電圧Vpgm0に平均化した値を加算する。ワード線WL毎にこの回路を保持するのは回路増につながるので、本実施形態1においては、この回路を一つだけ用意して、前記TSRからそれぞれのワード線WL毎の初期Vpgmのパラメータレジスタ(PR0〜PRm)へデータを転送するためのコマンドを用意し、初期Vpgmを調整(トリミング)した後、調整(トリミング)した値を初期Vpgmパラメータレジスタ(PR0〜PRm)106a、106b、106c、…、106mの各々へ転送するようにしている。
初期Vpgmパラメータレジスタ(PR0〜PRm)106a、106b、106c、…、106mの各々には、アドレス0〜アドレスmが割り当てられているので、レジスタデータ転送コマンドレジスタ107は、そのアドレスを設定(セット)し、データ転送コマンドを入力することで、各初期Vpgmパラメータレジスタ(PR0〜PRm)106a、106b、106c、…、106mへのデータの転送が可能となる。
上記構成において、メモリセルへのデータの書き込みや消去あるいは読み出しの各種処理に際して、予めROMヒューズ8には書き込み処理や消去処理に必要な初期書き込み電圧Vpgmあるいは初期消去電圧Vpassが記憶されている。これらの設定処理については後述する。まず、書き込み処理や消去処理の概略について説明する。
データ書き込みに際しては、初めに、予めブロックBLK内を一括してデータ消去する。これは、選択されたブロックBLKの全ワード線WLを低い電圧Vss(例えば0V)とし、セルアレイを収容するp型ウェルに高い正電圧Vera(消去電圧、例えば20V)を与えて、浮遊ゲートの電子をチャネルに放出させることにより行われる。これにより、ブロックBLK内の全セルのデータが「1」データになる。一度に消去する単位は、ブロックBLK以外にチップ全体で行うことも可能である。
続くデータ書き込み処理は、上述の一括データ消去後に、選択されたワード線WLに接続される複数のメモリトランジスタに対して一括して行われる。この書き込みの単位は通常、「ページ」と定義されている。フラッシュメモリ装置では、通常、「0」データの書き込み後の閾値は、約0Vから約4Vの間に制御しなければならない。このため、書き込みベリファイが行われ、「0」書き込み不足のメモリセルトランジスタのみを検出し、「0」データ書き込み不足のメモリセルトランジスタに対してのみ再書き込みが行われるよう再書き込みデータを設定する(ビット毎ベリファイ)。「0」データ書き込み不足のメモリセルトランジスタは、選択された制御データを、例えば、0.5V(ベリファイ電圧)にして読み出すこと(ベリファイ読み出し)で検出される。すなわち、メモリセルトランジスタの閾値電圧が0Vに対してマージンを持って、0.5V以上になっていないと、選択メモリセルで電流が流れ、「0」データ書き込み不足と検出される。
書き込み動作と書き込みベリファイを繰り返しながらデータ書き込みをすることで個々のメモリセルトランジスタに対して、書き込み時間が最適化され、「0」データ書き込み後の閾値電圧は、約0Vから約4Vの間で制御される。
本実施形態におけるフラッシュメモリ装置2では、書き込み時の初期書き込み電圧Vpgmがワード線WLおよびブロックBLK毎に予めトリミングしてROMヒューズ8内に記憶されており、書き込み処理に際してこれを読み出して初期書き込み電圧Vpgmとして使用するので、対象となるワード線WLに適した条件で書き込み処理を迅速に行うことができる。
次に、上記した書き込み処理や消去処理において用いる初期書き込み電圧Vpgmあるいは初期消去電圧Veraのトリミング処理について説明する。
<書き込み電圧トリミング処理>
図7は、ブロック毎およびワード線毎に初期書き込み電圧Vpgmを調整(トリミング)する場合のフローチャートを示している。
<書き込み電圧トリミング処理>
図7は、ブロック毎およびワード線毎に初期書き込み電圧Vpgmを調整(トリミング)する場合のフローチャートを示している。
この図7に示すように、まず、外部入力装置により入力されるデータにしたがって、制御回路5は、対象とするメモリセルに対する書き込みループ回数のパラメータ設定(セット)およびトリミングする対象ワード線WLのアドレスの設定(セット)を行う(S1)。次に、外部入力装置を用いて、初期Vpgm(Vpgm0)のパラメータをトリミング用シフトレジスタ103に設定(セット)する(S2)。
次に、制御回路5は、対象となるメモリセルのデータの消去処理を行い(S3)、続いて消去処理を行ったメモリセルにデータの書き込み処理を行う(S4)。この後、書き込みを行ったメモリセルのベリファイ処理を行う(S5)。このベリファイ処理においてベリファイ結果がパス(S5でYES)であればトリミング処理は終了するが、フェイルの場合(S5でNO)には書き込み電圧のVpgm0の値を所定電圧ΔVpgmだけインクリメントする(S6)。
なお、S6での書き込み電圧Vpgm0のインクリメントは、ベリファイ処理のフェイル(失敗)に応じて、Vpgmインクリメントコマンドレジスタから書き込み電圧Vpgmをインクリメントするコマンドが発せられることで、制御回路5内で自動的に行われる。すなわち、ΔVpgmをインクリメントした回数(N)が調整回路内のインクリメント回数累積レジスタ104に格納されている。加算器105は、トリミング用シフトレジスタ103から与えられる現在のVpgm0にΔVpgmのインクリメント回数N倍した値を加算して新たなVpgm0としてトリミング用シフトレジスタ103に戻す。この場合、インクリメントするΔVpgmの大きさは、たとえば0.2〜1.0Vの範囲で任意に設定される電圧値である。
この後、制御回路5は、再びS3に戻り、消去処理(S3)、書き込み処理(S4)およびベリファイ処理(S5、S6)を、ベリファイ処理がパスするまで繰り返し実施する。この結果、ベリファイ処理がパス(S5でYES)したときには、下記(1)式に示され初期Vpgm(Vpgm0)が格納されている。
初期Vpgm=Vpgm0+N×ΔVpgm …(1)
続いて、制御回路5は、トリミング用シフトレジスタ103に格納されているVpgm0を初期Vpgmとし、レジスタデータ転送コマンドレジスタ107により設定される対応するワード線WLのアドレスのパラメータレジスタ106a(106b〜106m)にデータ転送してパラメータをセットする(S7、S8)。
初期Vpgm=Vpgm0+N×ΔVpgm …(1)
続いて、制御回路5は、トリミング用シフトレジスタ103に格納されているVpgm0を初期Vpgmとし、レジスタデータ転送コマンドレジスタ107により設定される対応するワード線WLのアドレスのパラメータレジスタ106a(106b〜106m)にデータ転送してパラメータをセットする(S7、S8)。
以下、上記した対象ワード線WLに対する初期書込み電圧Vpgmの設定を行うための過程S2〜S9を繰り返し、ブロック内のすべての対象ワード線WL0〜WLm-1のトリミング処理を行い、対象ブロックのトリミング処理が終了すると(S10)、ブロックをインクリメントして(S11)すべてのブロックについて同様のトリミング処理を実施する(S12)。
以上の処理により、全てのブロックの各ワード線の初期Vpgmのパラメータが設定される。また、ワード線WL0用〜WLm-1用の初期Vpgmパラメータレジスタ106a〜106mのWL0用〜WLm-1用の初期Vpgmパラメータは、外部入力機器により制御ピンや入出力ピン及びI/O制御回路7を介してROMヒューズ8に与えられて記憶される。ここで、ROMヒューズ8は、ワード線WL0用〜WLm-1用の初期Vpgmパラメータを記憶する所定の領域を有している。そして、制御回路5の調整回路は、ROMヒューズ8に記憶された初期Vpgmパラメータ及びデータレジスタ17の情報に基づいて、フラッシュメモリ装置2の各部の動作を制御してメモリセルアレイArに対するデータの書き込み及び読み出しを行う。
<消去電圧トリミング処理>
前記した書き込み電圧Vpgmのトリミング処理と同様にして、初期消去電圧Veraの調整(トリミング)についても行われる。図8は、フラッシュメモリ装置2のブロック毎の初期消去電圧である初期Vera(Vera0)の調整を行う場合の動作をフローチャートにより概略的に示している。
前記した書き込み電圧Vpgmのトリミング処理と同様にして、初期消去電圧Veraの調整(トリミング)についても行われる。図8は、フラッシュメモリ装置2のブロック毎の初期消去電圧である初期Vera(Vera0)の調整を行う場合の動作をフローチャートにより概略的に示している。
この場合、フラッシュメモリ装置における消去処理はブロック単位で行うことから、この消去電圧トリミング処理においては、書き込み電圧Vpgmのトリミング処理の場合と異なり、対象ワード線WL毎ではなくブロックBLKを単位として行われる。
この図8に示すように、まず、外部入力装置により入力されるデータにしたがって、制御回路5は、対象とするメモリセルに対する消去ループ回数のパラメータ設定(セット)およびトリミングするブロックBLKの設定(セット)を行う(S21)。次に、外部入力装置を用いて、初期Vera(Vera0)のパラメータをトリミング用シフトレジスタ103に設定(セット)する(S22)。
次に、制御回路5は、対象となるブロックのメモリセルにデータの書き込み処理を行い(S23)、続いて書き込み処理を行ったブロックのメモリセルにデータの消去処理を行う(S24)。この後、消去処理を行ったブロックのメモリセルのベリファイ処理を行う(S25)。ベリファイ結果がパス(S25でYES)であればトリミング処理は終了し、フェイルの場合(S25でNO)には消去電圧のVera0の値を所定電圧ΔVeraだけインクリメントする(S26)。
なお、S26での消去電圧Vera0のインクリメントは、ベリファイ処理のフェイル(失敗)に応じて、Veraインクリメントコマンドレジスタから書き込み電圧Veraをインクリメントするコマンドが発せられることで、制御回路5内で自動的に行われる。すなわち、ΔVeraをインクリメントした回数(N)が調整回路内のインクリメント回数累積レジスタ104に格納されている。加算器105は、トリミング用シフトレジスタ103から与えられる現在のVera0にΔVeraのインクリメント回数N倍した値を加算して新たなVera0としてトリミング用シフトレジスタ103に戻す。
この後、制御回路5は、再びS23に戻り、書き込み処理(S23)、消去処理(S24)およびベリファイ処理(S25、S26)を、ベリファイ処理がパスするまで繰り返し実施する。この結果、ベリファイ処理がパス(S25でYES)したときには、下記(2)式に示された初期Vera(Vera0)が格納されている。
初期Vera=Vera0+N×ΔVera …(2)
続いて、制御回路5は、トリミング用シフトレジスタ103に格納されているVera0を初期Veraとし、レジスタデータ転送コマンドレジスタ107により設定される対応するブロックBLKのパラメータレジスタにデータ転送してパラメータをセットする(S27、S28)。
初期Vera=Vera0+N×ΔVera …(2)
続いて、制御回路5は、トリミング用シフトレジスタ103に格納されているVera0を初期Veraとし、レジスタデータ転送コマンドレジスタ107により設定される対応するブロックBLKのパラメータレジスタにデータ転送してパラメータをセットする(S27、S28)。
以下、上記した対象のブロックBLKに対する初期消去電圧Veraの設定が終了するとブロックをインクリメントして(S29)、同様の処理を次のブロックBLKについて実施し(S30)、このようにして全てのブロックBLKについてトリミング処理が実施される。
以上の処理により、全てのブロックの初期Veraのパラメータが設定される。また、設定された各ブロックの初期Veraは、ブロック用初期Veraパラメータレジスタに格納され、さらに、外部入力機器により制御ピンや入出力ピン及びI/O制御回路7を介してROMヒューズ8に与えられて記憶される。ここで、ROMヒューズ8は、ブロック用初期Veraパラメータを記憶する所定の領域を有している。そして、制御回路5の調整回路は、ROMヒューズ8に記憶された初期Veraパラメータ及びデータレジスタ17の情報に基づいて、フラッシュメモリ装置2の各部の動作を制御してメモリセルアレイArに対するデータの消去を行う。
このような第1の実施形態によれば、ワード線WLおよびブロックBLK毎にトリミングを行って書き込み電圧Vpgmを設定するので、チップ単位で書き込み電圧を設定する従来に比べて製造ばらつきに起因したチップ内特にブロック内の閾値電圧のばらつきにきめ細かく対応して適切な書き込み電圧を設定することができる。
(第2の実施形態)
図9A、図9Bは、本発明の第2の実施形態を示すもので、前述実施形態と異なるところは、奇数番の群と偶数番の群とで処理を分割し、各群について初期書き込み電圧を設定するトリミング処理をするところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明を行う。
図9A、図9Bは、本発明の第2の実施形態を示すもので、前述実施形態と異なるところは、奇数番の群と偶数番の群とで処理を分割し、各群について初期書き込み電圧を設定するトリミング処理をするところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明を行う。
第2の実施形態においては、活性領域および素子分離領域の幅寸法を規定するラインアンドスペースのパターニングプロセスにおいて、例えば二重露光や、側壁転写プロセスなどを適用している場合などのものに対応する。このようなプロセスを経て形成されるフラッシュメモリ装置は、形成される活性領域のパターンが奇数列と偶数列とで異なる特性となる傾向にある。例えば、二重露光の場合は露光の合わせずれ、側壁転写プロセスの場合は加工時のプロセスばらつきにより、セルの寸法やセル間のスペースがばらつき、これによってセルの閾値が変化する。またセル寸法が一定でスペースがばらついた場合においてもセルトランジスタの拡散を形成するための基板への不純物注入量がスペースに比例するため、閾値が変化する要因となる。
<書き込み電圧トリミング処理>
図9A、図9Bは、奇数番のワード線の群毎、偶数番のワード線の群毎に初期書き込み電圧Vpgmを調整(トリミング)した場合のフローチャートを示している。この実施形態では、基本的には、第1の実施形態で実施した初期書込み電圧Vpgmのトリミング処理と同じ流れであるが、m本のワード線WL0〜WLm-1のうち、奇数ワード線WL0、WL2、…、WLm-2の群と偶数ワード線WL1、WL3、…、WLm-1の群とを別々にして初期書込み電圧Vpgmを設定するところが異なる。
図9A、図9Bは、奇数番のワード線の群毎、偶数番のワード線の群毎に初期書き込み電圧Vpgmを調整(トリミング)した場合のフローチャートを示している。この実施形態では、基本的には、第1の実施形態で実施した初期書込み電圧Vpgmのトリミング処理と同じ流れであるが、m本のワード線WL0〜WLm-1のうち、奇数ワード線WL0、WL2、…、WLm-2の群と偶数ワード線WL1、WL3、…、WLm-1の群とを別々にして初期書込み電圧Vpgmを設定するところが異なる。
すなわち、図9Aに示すように、まず、外部入力装置により入力されるデータにしたがって、制御回路5は、対象とするメモリセルに対する書き込みループ回数のパラメータ設定(セット)およびトリミングする対象の奇数ワード線WL0、WL2、…、WLm-2の群のアドレスの設定(セット)を行う(S31)。次に、外部入力装置を用いて、初期Vpgm(Vpgm0)のパラメータをトリミング用シフトレジスタ103に設定(セット)する(S32)。
次に、制御回路5は、対象となるメモリセルのデータの消去処理を行い(S33)、続いて消去処理を行ったメモリセルにデータの書き込み処理を行う(S34)。この後、書き込みを行ったメモリセルのベリファイ処理を行う(S35)。このベリファイ処理においてベリファイ結果がパス(S55でYES)であればトリミング処理は終了するが、フェイルの場合(S35でNO)には書き込み電圧のVpgm0の値を所定電圧ΔVpgmだけインクリメントする(S36)。
なお、S36での書き込み電圧Vpgm0のインクリメントは、ベリファイ処理のフェイル(失敗)に応じて、Vpgmインクリメントコマンドレジスタから書き込み電圧Vpgmをインクリメントするコマンドが発せられることで、制御回路5内で自動的に行われる。すなわち、ΔVpgmをインクリメントした回数(N)が調整回路内のインクリメント回数累積レジスタ104に格納されている。加算器105は、トリミング用シフトレジスタ103から与えられる現在のVpgm0にΔVpgmのインクリメント回数N倍した値を加算して新たなVpgm0としてトリミング用シフトレジスタ103に戻す。
この後、制御回路5は、再びS53に戻り、消去処理(S33)、書き込み処理(S34)およびベリファイ処理(S35、S36)を、ベリファイ処理がパスするまで繰り返し実施する。この結果、ベリファイ処理がパス(S35でYES)したときには、前述した(1)式の初期Vpgm(Vpgm0)がトリミング用シフトレジスタ103に格納されている。
次に、制御回路5は、対象の奇数ワード線をインクリメントして(S37)、全ての奇数ワード線WL0、WL2、…、WLm-2の群のトリミングが終了するまで(S38)上記したS32〜S37を繰り返し実行する。なお、この実施形態では、奇数ワード線、偶数ワード線の各群の単位でトリミングを行うので、それぞれのワード線WLの本数およびインクリメント回数の累積値を記憶できるようにしている。
制御回路5は、すべての奇数ワード線WL0、WL2、…、WLm-2の群のトリミングが終了すると(S38でYES)、トリミングを行った奇数ワード線WL0、WL2、…、WLm-2の群の本数とインクリメント回数の累積値から、奇数ワード線一本あたりのインクリメント回数として平均加算回数Naveを算出する(S39)。
続いて、制御回路5は、次式(3)にしたがって、インクリメントした所定電圧ΔVpgmと上記算出した平均加算回数Naveを乗じた値を初期Vpgm(Vpgm0)に加算して奇数初期Vpgm(E)を算出する(S40)。
Vpgm(E)=Vpgm0+Nave×ΔVpgm …(3)
次に、制御回路5は、トリミングした奇数ワード線WL0、WL2、…、WLm-2の群の初期奇数Vpgm(E)をパラメータレジスタにデータ転送してパラメータをセットする(S41)。
Vpgm(E)=Vpgm0+Nave×ΔVpgm …(3)
次に、制御回路5は、トリミングした奇数ワード線WL0、WL2、…、WLm-2の群の初期奇数Vpgm(E)をパラメータレジスタにデータ転送してパラメータをセットする(S41)。
ブロック内の奇数ワード線WL0、WL2、…、WLm-2の群のトリミングが終了して奇数初期VpgmEがパラメータとしてセットされると、制御回路5は、次に図9Bに従って、ブロック内の偶数ワード線WL1、WL3、…、WLm-1の群について、奇数ワード線の場合と同様のトリミング処理(S42〜S52)を行う。
ブロック内の偶数ワード線WL1、WL3、…、WLm-1の群のすべてについてトリミング処理が終了すると(S49でYES)、制御回路5は、前述同様にしてトリミングを行った偶数ワード線WL1、WL3、…、WLm-1の群の本数とインクリメント回数の累積値から、偶数ワード線一本あたりのインクリメント回数として平均加算回数Naveを算出する(S50)。
続いて、制御回路5は、次式(4)にしたがって、インクリメントした所定電圧ΔVpgmと上記算出した平均加算回数Naveを乗じた値を初期Vpgm(Vpgm0)に加算して偶数初期Vpgm(O)を算出する(S51)。
Vpgm(O)=Vpgm0+Nave×ΔVpgm …(4)
次に、制御回路5は、トリミングした偶数ワード線WL1、WL3、…、WLm-1の群の偶数初期Vpgm(O)をパラメータレジスタにデータ転送してパラメータをセットする(S52)。
Vpgm(O)=Vpgm0+Nave×ΔVpgm …(4)
次に、制御回路5は、トリミングした偶数ワード線WL1、WL3、…、WLm-1の群の偶数初期Vpgm(O)をパラメータレジスタにデータ転送してパラメータをセットする(S52)。
この後、制御回路5は、ブロックをインクリメントし(S53)、上述と同様にして奇数ワード線WL0、WL2、…、WLm-2の群および偶数ワード線WL1、WL3、…、WLm-1の群のトリミング処理を実施する(S31〜S54)。すべてのブロックについてトリミング処理が終了すると(S54でYES)、トリミング処理を終了する。
以上の処理により、全てのブロックについて、それぞれ奇数ワード線WL0、WL2、…、WLm-2の群の奇数初期Vpgm(E)、偶数ワード線WL1、WL3、…、WLm-1の群の偶数初期Vpgm(O)のパラメータが設定される。また、これら奇数ワード線WL0、WL2、…、WLm-2の群の奇数初期Vpgm(E)、偶数ワード線WL1、WL3、…、WLm-1の群の偶数初期Vpgm(O)のパラメータは、外部入力機器により制御ピンや入出力ピン及びI/O制御回路7を介してROMヒューズ8に与えられて記憶される。
なお、上記したような奇数ワード線WL0、WL2、…、WLm-2の群に対応する奇数初期Vpgm(E)、偶数ワード線WL1、WL3、…、WLm-1の群に対応する偶数初期Vpgm(O)のパラメータ設定については、書き込み処理について行ったものであり、消去電圧トリミングはワード線WL毎に行うことができないため、初期消去電圧の設定については、第1の実施形態と同様にブロックBLK毎にトリミング値を設定する。
このような第2の実施形態によれば、初期書き込み電圧として各ブロック内の奇数ワード線WL0、WL2、…、WLm-2の群に対応して1つの奇数初期Vpgm(E)、偶数ワード線WL1、WL3、…、WLm-1の群に対応して1つの偶数初期Vpgm(O)のパラメータ設定を設定するので、製造プロセスの露光技術に起因してワード線WLが1本置きに類似した特性が現れるような場合に、必要且つ最小限のROMヒューズ8のメモリ領域を利用して適切なトリミング処理を行うことができる。
(第3の実施形態)
図10ないし図12は、本発明の第3の実施形態を示すもので、前述実施形態と異なるところは、上記した各実施形態でトリミング処理をして得られた初期Vpgmあるいは初期Veraなどについて、これらが使用に伴い実際の特性とずれてきた場合に対応して適切なパラメータの設定を行えるようにしたものである。以下、前述実施形態と同一部分については同一符号を付して説明を省略し、異なる部分について説明を行う。
図10ないし図12は、本発明の第3の実施形態を示すもので、前述実施形態と異なるところは、上記した各実施形態でトリミング処理をして得られた初期Vpgmあるいは初期Veraなどについて、これらが使用に伴い実際の特性とずれてきた場合に対応して適切なパラメータの設定を行えるようにしたものである。以下、前述実施形態と同一部分については同一符号を付して説明を省略し、異なる部分について説明を行う。
前述したように、フラッシュメモリ装置では、微細化に伴う問題点として、製造プロセスによるばらつきの発生に加えて、使用に伴いメモリセルトランジスタの信頼性が低下する点がある。これは、フラッシュメモリ装置2のメモリセルトランジスタは書き込み/消去を繰り返すことによってゲート絶縁膜や電極間絶縁膜にダメージが入り、そのダメージ部分に電子がトラップされる現象がある。このような現象が起こると見かけの閾値電圧が上がって見えることになる。
図12(a)〜(c)はフラッシュメモリ装置2が劣化するメカニズムを概略的に説明している。図12(a)、(b)には、メモリセルトランジスタMTのゲート電極MGの概略的な断面構成を示しており、シリコン基板sub上に、ゲート絶縁膜D1、浮遊ゲート電極FG、電極間絶縁膜D2および制御ゲート電極CGが順次積層形成された構成である。
これらの構成において、NAND型フラッシュメモリ装置では、初期状態を示す図12(a)に対して、メモリセルへの書き込み処理を繰り返した使用状態を示す図12(b)のように、ゲート絶縁膜D1及び電極間絶縁膜D2中に電子が通過せず、トラップされるようになることを示している(図中「e」を丸で囲ったマークとしてトラップされた電子を示している)。
また、ゲート絶縁膜や電極間絶縁膜にトラップされた電子は抜けやすい状態であるので、このようなトラップサイトを通じて電子が行き来しやすくなり、この結果リーク電流の増大が発生する。さらに、書き込みサイクル数や消去サイクル数が増加することに伴って、上記したような電子のトラップが発生すると、図12(c)に示すように、見かけ上の閾値電圧Vthは上がって見えるだけでなく、ゲート絶縁膜D1や電極間絶縁膜D2を電子が通過しにくくなる。これによって、さらに書き込み処理や、消去処理が設定した閾値電圧では実施しにくくなる現象が発生するため書き込み、消去のループ回数が増加する。
本実施形態においては、このような場合に対応して初期書き込み電圧Vpgmや初期消去電圧Veraを更新する処理を実施する。以下にその更新処理について説明する。
<書き込み電圧更新処理>
図10は本実施形態における初期書き込み電圧の更新の手法を示している。まず、書き込み処理のトリミング処理では、第1の実施形態あるいは第2の実施形態で示したような手順で実行する(S60)。書き込み処理は、ステップアップ書き込みを行いベリファイ動作によりセルが所望の閾値に達していればループ終了する。ここで初期書き込み電圧は一定であり、前述のようにセルが劣化すると書き込みループ回数npが増加する。
<書き込み電圧更新処理>
図10は本実施形態における初期書き込み電圧の更新の手法を示している。まず、書き込み処理のトリミング処理では、第1の実施形態あるいは第2の実施形態で示したような手順で実行する(S60)。書き込み処理は、ステップアップ書き込みを行いベリファイ動作によりセルが所望の閾値に達していればループ終了する。ここで初期書き込み電圧は一定であり、前述のようにセルが劣化すると書き込みループ回数npが増加する。
次に、NANDセルの書き換え回数N、書き込みループ数npをモニタし、レジスタに記録する(S61)。記録したデータのうち、書き換え回数Nが所定値Nr以上であるか否かを判定する(S62)とともに、ループ回数npが前回のループ回数npiよりも大きいか否かを判定する(S63)。この2つの判定処理S62、S63において、いずれもNOの場合、つまり書き換え回数Nが所定値Nr未満で、書き込みループ回数npが前回のループ回数npi以下である場合には、初期Vpgmを変更することなく、対象ワード線WLをインクリメントし(S66)、全てのワード線WLの処理が終了するまで(S67)、S61〜S67を繰り返す。
一方、書き換え回数Nが所定値Nr以上であり(S62でYES)、且つ書き込みループ回数npが前回の値npiよりも大きい場合(S63でYES)には、初期Vpgmを書き換える処理を行う(S64)。具体的には、次式(5)で示すように、初期Vpgmの値Vpgm0に実際に加算された回数(np−npi)だけΔVpgmを加算して得られた書き込み電圧Vpgm0を新たな初期Vpgmとし、また、ループ回数npを新たな初期ループ回数npiとして更新する(S64)。
Vpgm0=Vpgm0+ΔVpgm×(np−npi)…(5)
Vpgm0=Vpgm0+ΔVpgm×(np−npi)…(5)
なお、初期Vpgmの更新処理に際しては、第1の実施形態に適用する場合であればそれぞれのブロックBLKのワード線WL毎にループ数の増加をモニタする。また、第2の実施形態に適用する場合であればループ回数npの増加はワード線WLの偶数/奇数およびブロックBLKの偶数/奇数の4つに分類し、それぞれにカウントされたループ回数npの増加を平均化したものをモニタしていけばよい。
この後、更新したワード線WLの初期Vpgmパラメータを初期Vpgmとしてレジスタにデータ転送してセットする(S65)。さらに、ブロック内の全てのワード線WLの処理が終了すると、対象ブロックをインクリメントして次のブロックに変更し(S68)、全てのブロックBLKで処理が終了するまで(S69でYES)、ブロック単位で上記したステップS61〜S69の処理を繰り返す。そして、全てのブロック内のワード線WLについて上記した処理が終了すると(S69でYES)、書き換え回数Nをリセットし(S70)、全体の処理を終了する。
上記した初期Vpgmの更新処理のタイミングは、製品のセルの信頼性に合わせて適宜に設定されればよい。例えば書き換え回数Nを記録して一定の書き換え回数毎に行っても良いし、ループ数npの増加をモニタしておき、一定の回数増加があった時に初期値を逐次更新させても良い。
<消去電圧更新処理>
次に、図11を参照して消去処理におけるパラメータの更新処理について説明する。
書き込み処理の場合と同様にして、消去処理のトリミングを第1の実施形態あるいは第2の実施形態で示したような手順で実行する(S80)。消去処理では、Vera電圧は一定であるが消去ベリファイ後にセルの閾値電圧が0V以下に達していれば消去のループが終了する。ここで初期消去電圧は一定であり、セルが劣化すると消去ループ回数neが増加する。
次に、図11を参照して消去処理におけるパラメータの更新処理について説明する。
書き込み処理の場合と同様にして、消去処理のトリミングを第1の実施形態あるいは第2の実施形態で示したような手順で実行する(S80)。消去処理では、Vera電圧は一定であるが消去ベリファイ後にセルの閾値電圧が0V以下に達していれば消去のループが終了する。ここで初期消去電圧は一定であり、セルが劣化すると消去ループ回数neが増加する。
次に、NANDセルの書き換え回数N、消去ループ数neをモニタし、レジスタに記録する(S81)。記録したデータのうち、書き換え回数Nが所定値Nr以上であるか否かを判定する(S82)とともに、消去ループ回数neが前回の消去ループ回数neiよりも大きいか否かを判定する(S83)。この2つの判定処理S82、S83において、いずれもNOの場合、つまり書き換え回数Nが所定値Nr未満で、消去ループ回数neが前回のループ回数nei以下である場合には、初期Veraを変更することなく、次のブロックに移行し(S86)、全てのブロックBLKの処理が終了するまで(S87)、S81〜S87を繰り返す。
一方、書き換え回数Nが所定値Nr以上であり(S82でYES)、且つ消去ループ回数neが前回の値neiよりも大きい場合(S83でYES)には、初期Veraを書き換える処理を行う(S84)。具体的には、次式(6)で示すように、初期Veraの値Vera0に実際に加算された回数(ne−nei)だけΔVeraを加算して得られた消去電圧Vera0を新たな初期Veraとし、また、ループ回数neを新たな初期ループ回数neiとして更新する(S84)。
Vera0=Vera0+ΔVera×(ne−nei)…(6)
なお、初期Veraの更新処理は、消去処理がブロック単位で行われることから、第1の実施形態および第2の実施形態のいずれに適用した場合も同じ処理となる。
Vera0=Vera0+ΔVera×(ne−nei)…(6)
なお、初期Veraの更新処理は、消去処理がブロック単位で行われることから、第1の実施形態および第2の実施形態のいずれに適用した場合も同じ処理となる。
この後、更新したブロックBLKの初期Veraパラメータを初期Veraとしてレジスタにデータ転送してセットする(S85)。続いて、対象ブロックをインクリメントして次のブロックに変更し(S86)、全てのブロックBLKで処理が終了すると(S87でYES)、書き換え回数Nをリセットし(S88)、全体の処理を終了する。
上記した初期Veraの更新処理のタイミングについても、初期Vpgmと同様のタイミングに設定して実施することができる。
このように、本実施形態においては、書き込みループ回数npあるいは消去ループ回数neの増加をパラメータとして記憶しておき、セルの劣化が始まった際の初期Vpgmあるいは初期Veraを更新することで、使用に伴うセルの特性劣化にも追随して書き込みの処理を確実に行うことができるようにすることができる。
このように、本実施形態においては、書き込みループ回数npあるいは消去ループ回数neの増加をパラメータとして記憶しておき、セルの劣化が始まった際の初期Vpgmあるいは初期Veraを更新することで、使用に伴うセルの特性劣化にも追随して書き込みの処理を確実に行うことができるようにすることができる。
(第4の実施形態)
図13および図14は本発明の第4の実施形態を示すもので、第1および第2の実施形態と異なるところは、ワード線WL及びブロックBLK毎の初期Vpgm、初期Veraのトリミング処理を行っているのに対して、書き込み処理時に非選択ワード線WLに印加される電圧Vpassについてもワード線WL及びブロックBLK毎に変化させるようにしたところである。
図13および図14は本発明の第4の実施形態を示すもので、第1および第2の実施形態と異なるところは、ワード線WL及びブロックBLK毎の初期Vpgm、初期Veraのトリミング処理を行っているのに対して、書き込み処理時に非選択ワード線WLに印加される電圧Vpassについてもワード線WL及びブロックBLK毎に変化させるようにしたところである。
電圧Vpassは、中間電圧として設定されるもので、次のような理由で設けられている。フラッシュメモリ装置2にデータを書き込む場合には、チャネルの電圧を低く保ち、制御ゲートにVpgmが印加されたときに、浮遊ゲート下のゲート絶縁膜に大きな電界がかかるようにする。一方、書き込みを防止する場合には、チャネル電圧を昇圧してゲート絶縁膜に掛かる電界を下げ、浮遊ゲートへの電子注入を禁止する。このとき、チャネル電圧の昇圧が不十分であると、電子の注入が起こるため「1」書き込みメモリトランジスタでも閾値電圧が変動してしまう。この現象は、「誤書き込み」と呼ばれている。
このため、チャネルへの昇圧は書き込みを行わない非選択メモリトランジスタに対し、中間電圧Vpassを印加することによって誤書き込みの防止を行うようにしている。この場合、Vpassが高ければチャネルを十分に昇圧することが出来るが、過剰に高い場合にはVpassにより弱い書き込みが発生してしまう。したがって、フラッシュメモリ装置2の書き込み動作を確実に行うためには、誤書き込みによる閾値変動で誤動作を引き起こさないように、Vpassを規格範囲内に抑える必要がある。
一方、前述したようにプロセスのばらつきの影響をうけてワード線WLの寸法及びスペースにはバラツキが生じるためワード線WLに対し同じVpassを印加してもチャネルの昇圧具合が異なってくるため、第1の実施形態で行っている書き込みのトリミング動作を利用してワード線WL毎に初期Vpassを設定することが好ましい。
この場合、書き込みが速いワード線WLは同じVpassを印加した場合のチャネル昇圧も高いのでVpassは低くてかまわない。一方で書き込みの遅いワード線WLでは同じ電圧を印加した場合のチャネルの昇圧も低いので同じチャネルの昇圧を確保するためにはVpassは高く設定する必要がある。以上の点から、第1の実施形態で用いている書き込み時のトリミング処理を利用してVpass電圧を設定することが可能である。
<中間電圧トリミング処理>
具体的な手順としては、図13に示しているように、書き込み電圧Vpgmのトリミングの際に記録された加算個数Nを利用している。すなわち、式(7)で示すように、中間電圧の設定値Vpass0に加算値(N×ΔVpass)を足したものを、新たな対象ブロックBLKの対象WLの初期Vpassとして、パラメータに設定(セット)する(S101)。
初期Vpass=Vpass0+N×ΔVpass …(7)
この場合、初期書き込み電圧Vpassの設定が第1の実施形態に従う場合は、ワード線WL及びブロックBLK毎に設定を行う。また、第2の実施形態に従う場合は、奇数ワード線WL、偶数ワード線WL及びブロックBLK毎に設定する。
具体的な手順としては、図13に示しているように、書き込み電圧Vpgmのトリミングの際に記録された加算個数Nを利用している。すなわち、式(7)で示すように、中間電圧の設定値Vpass0に加算値(N×ΔVpass)を足したものを、新たな対象ブロックBLKの対象WLの初期Vpassとして、パラメータに設定(セット)する(S101)。
初期Vpass=Vpass0+N×ΔVpass …(7)
この場合、初期書き込み電圧Vpassの設定が第1の実施形態に従う場合は、ワード線WL及びブロックBLK毎に設定を行う。また、第2の実施形態に従う場合は、奇数ワード線WL、偶数ワード線WL及びブロックBLK毎に設定する。
次に、トリミングしたワード線WLの初期中間電圧Vpassをパラメータレジスタへデータ転送する(S102)。以下、対象ワード線WLをインクリメントし(S103)、全てのワード線WLで処理を終了する(S104でYES)までステップS101〜S104の処理を繰り返す。そして、全てのワード線WLで処理が終了すると(S104でYES)、対象ブロックBLKを変更し(S105)、ステップS101〜S106の処理を繰り返す。そして、全てのブロックBLKで処理が終了すると(S106でYES)トリミング処理を終了する。
<中間電圧更新処理>
図14は本実施形態における中間電圧トリミング処理の更新の手法を示している。この更新処理では、書き込み処理の更新処理が行われるタイミングで行われる。書き込み処理のトリミング処理では、第1の実施形態あるいは第2の実施形態で示したような手順で実行される。この書き込み処理は、ステップアップ書き込みを行いベリファイ動作によりセルが所望の閾値に達していればループ終了する。ここで初期書き込み電圧は一定であり、前述のようにセルが劣化すると書き込みループ回数npが増加する。
図14は本実施形態における中間電圧トリミング処理の更新の手法を示している。この更新処理では、書き込み処理の更新処理が行われるタイミングで行われる。書き込み処理のトリミング処理では、第1の実施形態あるいは第2の実施形態で示したような手順で実行される。この書き込み処理は、ステップアップ書き込みを行いベリファイ動作によりセルが所望の閾値に達していればループ終了する。ここで初期書き込み電圧は一定であり、前述のようにセルが劣化すると書き込みループ回数npが増加する。
上記したように、書き込み処理の更新処理が行われると、NANDセルの書き換え回数N、書き込みループ数npをモニタし、レジスタに記録する(S111)。続いて、記録したデータのうち、書き換え回数Nが所定値Nr以上であるか否かを判定する(S112)とともに、ループ回数npが前回のループ回数npiよりも大きいか否かを判定する(S113)。この2つの判定処理S112、S113において、いずれもNOの場合、つまり書き換え回数Nが所定値Nr未満で、書き込みループ回数npが前回のループ回数npi以下である場合には、初期Vpassを変更することなく、対象ワード線WLをインクリメントし(S116)、全てのワード線WLの処理が終了するまで(S117)、S111〜S117を繰り返す。
一方、書き換え回数Nが所定値Nr以上であり(S112でYES)、且つ書き込みループ回数npが前回の値npiよりも大きい場合(S113でYES)には、初期Vpassを書き換える処理を行う(S114)。具体的には、次式(8)で示すように、初期Vpassの値Vpass0に実際に加算された回数(np−npi)だけΔVpassを加算して得られた書き込み電圧Vpass0を新たな初期Vpassとし、また、ループ回数npを新たな初期ループ回数npiとして更新する(S114)。
Vpass0=Vpass0+ΔVpass×(np−npi)…(8)
なお、初期Vpassの更新処理についても、書き込み処理の更新処理と同様に、第1の実施形態に適用する場合であればそれぞれのブロックBLKのワード線WL毎にループ数の増加をモニタする。また、第2の実施形態に適用する場合であればループ回数npの増加はワード線WLの偶数/奇数およびブロックBLKの偶数/奇数の4つに分類し、それぞれにカウントされたループ回数npの増加を平均化したものをモニタする。
Vpass0=Vpass0+ΔVpass×(np−npi)…(8)
なお、初期Vpassの更新処理についても、書き込み処理の更新処理と同様に、第1の実施形態に適用する場合であればそれぞれのブロックBLKのワード線WL毎にループ数の増加をモニタする。また、第2の実施形態に適用する場合であればループ回数npの増加はワード線WLの偶数/奇数およびブロックBLKの偶数/奇数の4つに分類し、それぞれにカウントされたループ回数npの増加を平均化したものをモニタする。
この後、更新したワード線WLの初期Vpassパラメータを初期Vpassとしてレジスタにデータ転送してセットする(S115)。さらに、ブロック内の全てのワード線WLの処理が終了すると、対象ブロックをインクリメントして次のブロックに変更し(S118)、全てのブロックBLKで処理が終了するまで(S119でYES)、ブロック単位で上記したステップS111〜S119の処理を繰り返す。そして、全てのブロック内のワード線WLについて上記した処理が終了すると(S119でYES)、書き換え回数Nをリセットし(S120)、全体の処理を終了する。
このような第4の実施形態によれば、書き込み処理時に非選択ワード線WLに印加される電圧Vpassについてもワード線WL及びブロックBLK毎に変化させるとともに、更新処理を行うようにしたので、誤書き込みによる閾値変動で誤動作を引き起こさないように、Vpassを規格範囲内に抑えることができ、これによってフラッシュメモリ装置2の書き込み動作を確実に行うことができる。
(第5の実施形態)
図15及び図16は本発明の第5の実施形態を示すもので、この実施形態においては、第1および第2の実施形態で行っているワード線WL及びブロックBLK毎の初期Vpgm、初期Veraの設定と同様に、読み出し時に非読み出し対象ワード線WLに印加される電圧(Vread)もワード線WL及びブロックBLK毎に変化させるというものである。
図15及び図16は本発明の第5の実施形態を示すもので、この実施形態においては、第1および第2の実施形態で行っているワード線WL及びブロックBLK毎の初期Vpgm、初期Veraの設定と同様に、読み出し時に非読み出し対象ワード線WLに印加される電圧(Vread)もワード線WL及びブロックBLK毎に変化させるというものである。
メモリセルの読み出し動作においては読み出しの対象セル以外のセルに対してはメモリセルにどれだけ電子が貯まっていても十分にセルトランジスタがオンできる読み出し電圧Vreadが印加されており、セルに対して誤書き込みが生じないように設定される。
前述したようにプロセスのばらつきの影響を受けてワード線WLの寸法及びスペースにはバラツキが生じるためワード線WLに対し同じVreadを印加しても誤書き込みに対するマージンが異なってくるため、第1の実施形態で行っている書き込みのトリミング動作を利用してワード線WL及びブロックBLK毎に初期Vreadを設定することでセルに対する誤書き込みの発生を防止しようというものである。
この場合、書き込みの速いワード線WLは同じ読み出し電圧Vreadを印加した場合の誤書き込みに対するマージンが低いのでVreadは低く設定する必要がある。また、書き込みの悪いワード線WLでは同じ電圧を印加した場合の誤書き込みが生じにくくなるが、一方で十分にトランジスタがオンしない可能性があるため読み出し電圧Vreadは高く設定する必要がある。ここでは、第4の実施形態のVpassの設定と同様に第1の実施形態で用いている書き込み時のトリミング動作を利用して読み出し電圧Vreadを設定することが可能である。
具体的な手順としては、図15に読み出し電圧Vreadの初期トリミング処理を示し、図16に読み出し電圧Vreadの更新処理を示している。これら読み出し電圧Vreadの初期トリミング処理および更新処理については、第4の実施形態において図13および図14に示した中間電圧Vpassの初期トリミング処理および更新処理の手順と同様であるので、以下、対応関係を概略的に示すとともに異なる点について簡単に説明する。
<読み出し電圧トリミング処理>
図15の読み出し電圧Vreadの初期トリミング処理においては、ステップS131〜S136の各処理は、図13のVpassの初期トリミング処理におけるステップS101〜S106に対応しており、初期Vpassとして設定する算出においては、式(9)に従う。
Vread0=Vread0+ΔVread×(np−npi)…(9)
<読み出し電圧更新処理>
次に、図16の読み出し電圧Vreadの更新処理においては、ステップS141〜S150の各処理は、図14のVpassの更新処理におけるステップS111〜S120に対応しており、更新する初期Vreadとして設定する算出においては同じく式(9)に従う。
図15の読み出し電圧Vreadの初期トリミング処理においては、ステップS131〜S136の各処理は、図13のVpassの初期トリミング処理におけるステップS101〜S106に対応しており、初期Vpassとして設定する算出においては、式(9)に従う。
Vread0=Vread0+ΔVread×(np−npi)…(9)
<読み出し電圧更新処理>
次に、図16の読み出し電圧Vreadの更新処理においては、ステップS141〜S150の各処理は、図14のVpassの更新処理におけるステップS111〜S120に対応しており、更新する初期Vreadとして設定する算出においては同じく式(9)に従う。
このような第5の実施形態によれば、書き込み処理時に非選択ワード線WLに印加される読み出し電圧Vreadについてもワード線WL及びブロックBLK毎に変化させるとともに、更新処理を行うようにしたので、誤書き込みによる閾値変動で誤動作を引き起こさないように、Vreadを規格範囲内に抑えることができ、これによってフラッシュメモリ装置2の書き込み動作を確実に行うことができる。
(第6の実施形態)
図17は本発明の第6の実施形態を示すもので、第1の実施形態と異なるところは、ROMヒューズ8に代えて、メモリセルアレイArの一部のメモリセルの一部を、ROMヒューズ8aのメモリセルとして用いる構成としたところである。これにより、ROMヒューズ8aに記憶されている情報は、電源投入時にメモリセルアレイArのROMヒューズ8aからデータレジスタ17に読み込まれ、フラッシュメモリ装置2の動作を最適化する。
図17は本発明の第6の実施形態を示すもので、第1の実施形態と異なるところは、ROMヒューズ8に代えて、メモリセルアレイArの一部のメモリセルの一部を、ROMヒューズ8aのメモリセルとして用いる構成としたところである。これにより、ROMヒューズ8aに記憶されている情報は、電源投入時にメモリセルアレイArのROMヒューズ8aからデータレジスタ17に読み込まれ、フラッシュメモリ装置2の動作を最適化する。
(他の実施形態)
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
消去処理は、ブロック単位で実施する形態に加えて、チップ全体で一括して実施する形態を採用することもできる。
第1の実施形態、第2の実施形態は、それぞれ第3の実施形態、第4の実施形態、第5の実施形態のいずれかと組み合わせて実施することもできる。第6の実施形態は、第1ないし第5の実施形態のいずれにも適用することができる。
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
消去処理は、ブロック単位で実施する形態に加えて、チップ全体で一括して実施する形態を採用することもできる。
第1の実施形態、第2の実施形態は、それぞれ第3の実施形態、第4の実施形態、第5の実施形態のいずれかと組み合わせて実施することもできる。第6の実施形態は、第1ないし第5の実施形態のいずれにも適用することができる。
第3の実施形態では、偶数列と奇数列のワード線群に分けて初期書き込み電圧Vpgmをトリミング設定しているが、偶数列/奇数列以外に、ブロック内の場所やブロック毎の領域に応じてワード線の群を形成してそのそれぞれについて初期書き込み電圧その他の電圧をトリミング設定することもできる。
記憶部としてのROMヒューズは、チップ内であれば周辺回路領域やメモリセルアレイ以外に別途記憶領域を設けることもできる。
NAND型フラッシュメモリ装置以外に、NOR型フラッシュメモリ装置にも適用することができる。
メモリセルトランジスタは、1ビットのデータ記憶をするものとしても良いし、複数ビットのデータを記憶するものとしても良い。
NAND型フラッシュメモリ装置以外に、NOR型フラッシュメモリ装置にも適用することができる。
メモリセルトランジスタは、1ビットのデータ記憶をするものとしても良いし、複数ビットのデータを記憶するものとしても良い。
図面中、1は不揮発性メモリシステム、2はNAND型フラッシュメモリ装置、3はコントローラ、4はホストコンピュータ、5は制御回路、6はロジック制御部、7はI/O制御部、8、8aはROMヒューズ(記憶部)を示す。
Claims (5)
- ビット線に接続された第1の選択ゲートトランジスタおよびソース線に接続された第2の選択ゲートトランジスタの間に電気的にデータを書き込み可能なメモリセルトランジスタを列方向に複数個直列接続した状態に構成されるメモリセルユニットと、
前記メモリセルユニットを前記列方向と交差する行方向に複数個並べてなるブロックと、
前記行方向に並ぶ複数の前記メモリセルトランジスタを共通に接続する複数本のワード線と、
前記ブロックを列方向に複数個並べて構成されるメモリセルアレイと、
前記メモリセルアレイの前記メモリセルトランジスタへのデータの書き込みに用いる初期書き込み電圧のデータを前記ワード線に対応させて記憶された不揮発性の記憶部と
を備えたことを特徴とする不揮発性半導体記憶装置。 - 請求項1に記載の不揮発性半導体記憶装置において、
前記記憶部は、前記初期書き込み電圧を前記ワード線毎に対応すると共に前記ブロック毎にも対応したデータとして記憶されていることを特徴とする不揮発性半導体記憶装置。 - 請求項1または2に記載の不揮発性半導体記憶装置において、
前記記憶部は、前記初期書き込み電圧を前記ブロック毎の奇数列のワード線群および偶数列のワード線群のそれぞれに対応するデータとして記憶されていることを特徴とする不揮発性半導体記憶装置。 - 請求項1ないし3のいずれかに記載の不揮発性半導体記憶装置において、
前記記憶部は、前記初期書き込み電圧に加えて前記メモリセルトランジスタの書き込み時に選択したワード線以外の非選択ワード線に与える非選択電圧を前記ブロック毎に対応するデータとして記憶されていることを特徴とする不揮発性半導体記憶装置。 - 請求項1ないし4のいずれかに記載の不揮発性半導体記憶装置において、
前記記憶部は、書き換え可能な不揮発性の記憶部として構成され、前記初期書き込み電圧は書き込み電圧の調整により変化したものを更新して記憶されることを特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
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---|---|---|---|
JP2009213140A JP2011065687A (ja) | 2009-09-15 | 2009-09-15 | 不揮発性半導体記憶装置 |
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013143155A (ja) * | 2012-01-06 | 2013-07-22 | Powerchip Technology Corp | 不揮発性半導体記憶装置とその書き込み方法 |
US8977890B2 (en) | 2012-08-31 | 2015-03-10 | Kabushiki Kaisha Toshiba | Memory system and control method |
JP2015512552A (ja) * | 2012-04-02 | 2015-04-27 | スパンション エルエルシー | フラッシュメモリブロックの適応的なプログラミングまたは消去 |
US9852786B2 (en) | 2015-10-21 | 2017-12-26 | Toshiba Memory Corporation | Semiconductor memory device that varies voltage levels depending on which of different memory regions thereof is accessed |
-
2009
- 2009-09-15 JP JP2009213140A patent/JP2011065687A/ja active Pending
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