CN106653080B - 快闪存储器与增进快闪存储器可靠性的方法 - Google Patents

Abstract

本发明提供一种快闪存储器与增进快闪存储器可靠性的方法。一种增进快闪存储器可靠性的方法，包括在写入期间，通过字线、位线及参考位准线，分别施加第一开启电压、第一电压及第二电压至晶体管的栅极结构、第一源/漏极和第二源/漏极，以对快闪存储器单元执行写入动作；于写入期间之后的测试期间，通过字线、位线及参考位准线，分别施加第二开启电压、第三电压及第四电压至晶体管的栅极结构、第一源/漏极和第二源/漏极，以执行测试动作；其中，第一开启电压大于第二开启电压、第一电压大于第二电压，且第四电压大于第三电压。通过实施本发明，可增进快闪存储器的可靠性，防止快闪存储器的制造良品率下降。

Description

快闪存储器与增进快闪存储器可靠性的方法

技术领域

本发明是有关于快闪存储器，特别是有关于增进快闪存储器可靠性的方法。

背景技术

快闪存储器是一种允许在操作中被多次写入或读取的存储器，可用于电子装置之间传输或交换所储存的数据，例如存储卡与随身硬盘的应用。而快闪存储器亦为目前非挥发性固态储存领域中相当重要且被广为应用的技术，也由于快闪存储器是非挥发性的存储器，快闪存储器在储存数据的运用上不需要消耗电力，此为快闪存储器的优势。

快闪存储器所使用的晶体管的栅极结构具备一控制栅(control gate)和一浮栅(floating gate)，浮栅是介于控制栅与晶体管的通道之间，通过浮栅的使用，快闪存储器可完成读取、写入以及抹除的三种基本操作模式。在一些应用中，当浮栅被注入电荷时，快闪存储器所储存的位即为“0”，相对的，当上述电荷从浮栅中移除后，上述位即为“1”，而快闪存储器就是通过上述将电荷注入或移除于浮栅的原理，而使得本身具有重复读写的特性。

而在一些实际应用中，快闪存储器写入动作的测试过程，会受到测试温度以及电荷捕获(trapping)现象的影响，使测试结果对于浮栅所储存的电荷量产生误判，而造成测试结果错误，进而导致快闪存储器的制造良品率下降。

发明内容

有鉴于此，本发明提供一种快闪存储器以及增进快闪存储器可靠性的方法，以克服前述问题。

本发明提供一种增进快闪存储器可靠性的方法，该快闪存储器包括一字线、一位线、一参考位准线及一由晶体管构成的快闪存储器单元，该晶体管具有一连接该字线的栅极结构、一连接该位线的第一源/漏极和一连接该参考位准线的第二源/漏极。而该方法包括于一写入期间，通过该字线、位线及参考位准线，分别施加一第一开启电压、一第一电压及一第二电压至该栅极结构、第一源/漏极和第二源/漏极，以对该快闪存储器单元执行一写入动作；于该写入期间之后的一测试期间，通过该字线、位线及参考位准线，分别施加一第二开启电压、一第三电压及一第四电压至该栅极结构、第一源/漏极和第二源/漏极，以执行一测试动作，该测试动作为测试该写入期间写入该快闪存储器单元的数据；其中，该第一开启电压大于该第二开启电压、该第一电压大于该第二电压，且该第四电压大于该第三电压。

如上述增进快闪存储器可靠性的方法，其中该快闪存储器单元于该测试期间会产生一测试电流，且该方法更包括当该测试电流的电流量低于一第一预定电流量时，结束该测试动作；以及当该测试电流的电流量高于该第一预定电流量时，重新执行该写入动作。

如上述增进快闪存储器可靠性的方法，其中该晶体管的栅极结构具备一控制栅以及一浮栅。

本发明提供一种快闪存储器，包括至少一电压控制电路；至少一字线，耦接对应的一电压控制电路；至少一位线，耦接该电压控制电路；至少一参考位准线，耦接该电压控制电路；以及至少一快闪存储器单元。该快闪存储器单元包括一晶体管，该晶体管的栅极结构耦接该字线，该晶体管的第一源/漏极耦接该位线，且该晶体管的第二源/漏极耦接该参考位准线；其中，在一写入期间，该电压控制电路通过该字线提供一第一开启电压于该栅极结构、通过该位线提供一第一电压于该第一源/漏极以及通过该参考位准线提供一第二电压于该第二源/漏极，以对该快闪存储器单元执行一写入动作；其中，在该写入动作执行之后的一测试期间，该电压控制电路通过该字线提供一第二开启电压于该栅极结构、通过该位线提供一第三电压于该第一源/漏极以及通过该参考位准线提供一第四电压于该第二源/漏极，以执行一测试动作，该测试动作为测试该写入期间写入该快闪存储器单元的数据；其中，该第一开启电压大于该第二开启电压、该第一电压大于该第二电压，且该第四电压大于该第三电压。

如上述的快闪存储器，其中该晶体管的栅极结构具备一控制栅以及一浮栅。

如上述的快闪存储器，其中该快闪存储器单元更包括：一第二晶体管，该第二晶体管的栅极结构连接该字线，该第二晶体管的第一源/漏极耦接一第二位线，且该晶体管的第二源/漏极耦接该参考位准线；其中，该第二位线，耦接对应的该第一电压控制电路或对应的一第二电压控制电路。

如上述的快闪存储器，其中该等参考位准线是耦接于同一电压。

如上述的快闪存储器，其中该快闪存储器是反或栅NOR型快闪存储器。

通过实施本发明，可增进快闪存储器的可靠性，防止快闪存储器的制造良品率下降。

附图说明

图1A是依据本发明一实施例的快闪存储器的一晶体管的示意图。

图1B是依据本发明一实施例的快闪存储器的一晶体管的示意图。

图2A是依据本发明一实施例的一快闪存储器的写入动作的示意图。

图2B是依据本发明一实施例的一快闪存储器的测试动作的示意图。

图3A是依据本发明一实施例的一反或栅快闪存储器的写入动作的示意图。

图3B是依据本发明一实施例的一反或栅快闪存储器的测试动作的示意图。

图4是依据本发明一实施例的增进快闪存储器可靠性的方法流程图。

附图标号

100 晶体管

101 栅极结构

101a 控制栅

101b 氧化层

101c 浮栅

101d 氧化层

102 第一源/漏极

103 第二源/漏极

104 P型基板

106、107 多负电荷

200 快闪存储器区块

201 电压控制器

203 控制栅

204 第一源/漏极

205 第二源/漏极

M₁ 快闪存储器单元

B₀、B₁ 位线

W₀ 字线

SL 参考位准线

300 反或栅快闪存储器区块

M₁₁-M₁₃、M₂₁-M₂₃ 开关元件

S₁₁-S₂₃ 栅极

M₁₄、M₂₄ 反或栅快闪存储器单元

301 电压控制器

303 控制栅

304 第一源/漏极

305 第二源/漏极

I_w 写入电流

I_t 测试电流

400 流程图

401-404 步骤

具体实施方式

为让本发明的上述目的、特征和优点能更明显易懂，下文特举出本发明的具体实施例，并配合所附图式，作详细说明如下。

图1A是依据本发明一实施例的一快闪存储器的一晶体管100的示意图。晶体管100包括一栅极结构101，一第一源/漏极102，以及一第二源/漏极103。栅极结构101形成于该P型基板104上，具有一控制栅101a、一浮栅101c以及氧化层101b与101d。第一和第二源/漏极102、103，是由N型掺杂区所构成，并设置于该栅极结构101两侧的P型基板104中。于栅极结构101中，控制栅101a和浮栅101c之间以氧化层101b而电性隔离，浮栅101c和P型基板104间有氧化层101d。

在本实施例中，该快闪存储器在一写入期间执行一写入动作，晶体管100的控制栅101a连接一第一开启电压；第一源/漏极102连接一第一电压；以及第二源/漏极103连接一第二电压，在本实施例中，该第一电压大于该第二电压。在一些实施例中，该第一开启电压可为9伏特；该第一电压可为4伏特；以及该第二电压可为0伏特，但本发明并不以此为限制。

由于该第一电压大于该第二电压，该写入动作施加至控制栅101a、第一源/漏极102与第二源/漏极103的电压会造成热电子注入到浮栅101c中，晶体管100将会具有对应于浮栅101c中电荷的一临界电压。在此同时，由于电荷捕获现象的发生，氧化层101d亦具备多负电荷107，多负电荷107主要会屏蔽部分控制栅101a与第二源/漏极103之间的电场(亦即主要会屏蔽第一源/漏极102、第二源/漏极103中电压较低者以及控制栅101a之间的电场)，进而影响该临界电压。其中，氧化层101d中的多负电荷107会受到环境温度的影响，例如在一高温测试之后，多负电荷107会部分散逸或从氧化层101d中移除。

在本实施例中，在该写入动作执行之后的一测试期间，该快闪存储器进而执行一测试动作，该测试动作用以测试该写入动作是否已完成。通过施加电压于控制栅101a、第一源/漏极102以及第二源/漏极103，以检测于第一源/漏极102以及第二源/漏极103之间导通的一测试电流是否小于一预定电流量，若该测试电流小于该预定电流量则该写入动作已完成。

根据以往的操作方式，以往测试动作是将控制栅101a连接一第二开启电压；第一源/漏极102连接一第三电压；以及第二源/漏极103连接一第四电压，其中该第三电压大于该第四电压且该第一开启电压大于该第二开启电压，也就是说，在以往测试动作中，第一源/漏极102以及第二源/漏极103的电压大小关是与该写入动作相同。上述已知操作方式使晶体管100的该临界电压会明显受到多负电荷107的影响(如前述的现象，多负电荷107主要会屏蔽第一源/漏极102、第二源/漏极103中电压较低者以及控制栅101a之间的电场)，造成晶体管100在以往测试动作完成后，再进一步经过该高温测试的状况下，晶体管100的该临界电压可能还会发生明显的变化，此现象可能导致该快取存储器的读取错误。举例而言，当以往测试动作已检测该测试电流小于该预定电流量时，亦即该写入动作已完成，该快取存储器的读取值应为“0”，但在进一步经过该高温测试后，晶体管100的该临界电压因为多负电荷107的减少(例如图1B所示的多负电荷107完全消失的情況)而下降，造成晶体管100于第一源/漏极102以及第二源/漏极103之间导通的电流大于预期的电流量，导致该快取存储器的读取值变为“1”，因此产生读取错误。

而在本实施例中，该测试动作是将晶体管100的控制栅101a连接一第二开启电压；第一源/漏极102连接一第三电压；以及第二源/漏极103连接一第四电压，且该第四电压是大于该第三电压、该第一开启电压是大于该第二开启电压。在一些实施例中，该第二开启电压可为6伏特；该第三电压可为0伏特；以及该第四电压可为1伏特，但本发明并不以此为限制。

由于本实施例的该第四电压大于该第三电压，亦即该测试动作的第一源/漏极102以及第二源/漏极103的电压大小关系与该写入动作相反，因此晶体管100的该临界电压明显较不受多负电荷107所影响，因此，本实施例的该测试动作将较以往测试动作更能抵抗多负电荷107所造成的影响，且明显更能避免读取错误。

图2A是依据本发明一实施例的一快闪存储器区块200中一快闪存储器单元M₁的一写入动作的示意图。一快闪存储器可通过连接多个快闪存储器区块200来组成。快闪存储器区块200包括一电压控制器201、快闪存储器单元M₁、一位线B₀、一参考位准线SL以及一字线W₀，其中快闪存储器单元M₁为具有和前述晶体管100相同结构的晶体管。快闪存储器区块200的快闪存储器单元M₁于一写入期间执行该写入动作，快闪存储器单元M₁的一控制栅203通过字线W₀耦接电压控制器201所提供的该第一开启电压；快闪存储器单元M₁的一第一源/漏极204通过位线B₀耦接电压控制器201所提供的该第一电压；以及快闪存储器单元M₁的一第二源/漏极205通过参考位准线SL耦接电压控制器201所提供的该第二电压，其中该第一电压大于该第二电压，且快闪存储器单元M₁产生一写入电流I_w。当该写入动作完成时，快闪存储器单元M₁内的电荷分布如图1A所示，且快闪存储器区块200进而执行一测试动作，如图2B所示。

图2B是依据本发明一实施例的一快闪存储器区块200中一快闪存储器单元M₁的该测试动作的示意图。在该写入期间之后的该测试期间，快闪存储器区块200的快闪存储器单元M₁执行该测试动作，快闪存储器单元M₁的控制栅203通过字线W₀耦接电压控制器201所提供的该第二开启电压；快闪存储器单元M₁的一第一源/漏极204通过位线B₀耦接电压控制器201所提供的该第三电压；以及快闪存储器单元M₁的一第二源/漏极205通过参考位准线SL耦接电压控制器201所提供的该第四电压，其中该第四电压大于该第三电压且该第一开启电压大于该第二开启电压。其中，快闪存储器单元M₁产生一测试电流I_t。

在一些实施例中，快闪存储器区块200执行该测试动作时，快闪存储器单元M₁内的电荷分布如图1A所示，且该测试动作所产生的控制栅203与第一源/漏极204之间的一临界电压不会受多负电荷107所影响。

在一些实施例中，当测试电流I_t低于一预定电流时，快闪存储器区块200结束该测试动作，反之，当测试电流I_t高于该预定电流时，快闪存储器区块200重新执行该写入动作。

上述快闪存储器区块200的写入与测试动作，亦可扩展至一反或栅快闪存储器(Nor Flash)，如图3A与图3B所示。图3A是依据本发明一实施例的一反或栅快闪存储器区块300中一反或栅快闪存储器单元M₁₄的一写入动作的示意图。一反或栅快闪存储器可通过连接多个反或栅快闪存储器区块300来组成。反或栅快闪存储器区块300包括一电压控制器301、开关元件M₁₁～M₁₃以及M₂₁～M₂₃、反或栅快闪存储器单元M₁₄与M₂₄、位线B₀与B₁、一参考位准线SL以及一字线W₀，其中反或栅快闪存储器单元M₁₄以及M₂₄各为具有和前述晶体管100相同结构的晶体管。反或栅快闪存储器区块300于一写入期间执行该写入动作，开关元件M₁₁～M₁₃的栅极S₁₁～S₁₃耦接电压控制器301所提供的一高电压以导通开关元件M₁₁～M₁₃的电流路径，而反或栅快闪存储器单元M₁₄的一控制栅303通过字线W₀耦接电压控制器301所提供的该第一开启电压；反或栅快闪存储器单元M₁₄的一第一源/漏极304通过位线B₀耦接电压控制器301所提供的该第一电压；以及反或栅快闪存储器单元M₁₄的一第二源/漏极305通过参考位准线SL耦接电压控制器301所提供的该第二电压，其中该第一电压大于该第二电压，且反或栅快闪存储器单元M₁₄产生一写入电流I_w。当该写入动作完成时，反或栅快闪存储器单元M₁₄内的电荷分布如图1A所示，且反或栅快闪存储器区块300进而执行一测试动作，如图3B所示。

在该写入期间之后的该测试期间，反或栅快闪存储器区块300执行该测试动作，开关元件M₁₁～M₁₃的栅极S₁₁～S₁₃耦接电压控制器301所提供的该高电压以导通开关元件M₁₁～M₁₃的电流路径，而反或栅快闪存储器单元M₁₄的控制栅303通过字线W₀耦接电压控制器301所提供的该第二开启电压；反或栅快闪存储器单元M₁₄的第一源/漏极304通过位线B₀耦接电压控制器301所提供的该第三电压；以及反或栅快闪存储器单元M₁₄的第二源/漏极305通过参考位准线SL耦接电压控制器301所提供的该第四电压，其中该第四电压大于该第三电压且该第一开启电压大于该第二开启电压。其中，反或栅快闪存储器单元M₁₄产生一测试电流I_t。

在一些实施例中，反或栅快闪存储器区块300执行该测试动作时，反或栅快闪存储器单元M₁₄内的电荷分布如图1A所示，且该测试动作所产生的控制栅303与第一源/漏极304之间的一临界电压不会受多负电荷107所影响。

当测试电流I_t低于一预定电流时，反或栅快闪存储器区块300结束该测试动作，反之，当测试电流I_t高于该预定电流时，反或栅快闪存储器区块300重新执行该写入动作。

在一些实施例中，通过多快闪存储器区块200所构成的快闪存储器，或通过多反或栅快闪存储器区块300所构成的反或栅快闪存储器，该反或栅快闪存储器或快闪存储器的多参考位准线皆连接至一相同电压位准。

图4是依据本发明一实施例的增进快闪存储器可靠性的方法流程图400。在步骤401中，一快闪存储器单元的一晶体管的一控制栅耦接一第一开启电压；该晶体管的一第一源/漏极耦接一第一电压；以及该晶体管的一第二源/漏极耦接一第二电压，藉此执行一写入动作，其中该第一电压大于该第二电压。在步骤402中，该控制栅耦接一第二开启电压；该第一源/漏极耦接一第三电压；以及该第二源/漏极耦接一第四电压，藉此执行一测试动作并产生一测试电流，其中该第四电压大于该第三电压且该第一开启电压大于该第二开启电压。在步骤403中，若该测试电流大于一预定电流量，回到步骤401；若该测试电流小于该预定电流量，进入到步骤404。流程图400结束于步骤404。

本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何熟习此项技艺者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视申请专利范围所界定者为准。

Claims (7)

1.一种增进快闪存储器可靠性的方法，其特征在于，所述快闪存储器包括一字线、一位线、一参考位准线及一由晶体管构成的快闪存储器单元，所述晶体管具有一连接所述字线的栅极结构、一连接所述位线的第一源/漏极和一连接所述参考位准线的第二源/漏极，

所述方法包括：

于一写入期间，通过所述字线、位线及参考位准线，分别施加一第一开启电压、一第一电压及一第二电压至所述栅极结构、第一源/漏极和第二源/漏极，以对所述快闪存储器单元执行一写入动作；

于所述写入期间之后的一测试期间，通过所述字线、位线及参考位准线，分别施加一第二开启电压、一第三电压及一第四电压至所述栅极结构、第一源/漏极和第二源/漏极，以执行一测试动作，所述测试动作为测试所述写入期间写入所述快闪存储器单元的数据，且所述快闪存储器单元于所述测试期间会产生一测试电流；

当所述测试电流的电流量低于一第一预定电流量时，结束所述测试动作；以及

当所述测试电流的电流量高于所述第一预定电流量时，重新执行所述写入动作；

其中，所述第一开启电压大于所述第二开启电压、所述第一电压大于所述第二电压，且所述第四电压大于所述第三电压。

2.如权利要求1所述的方法，其特征在于，所述晶体管的所述栅极结构包括一控制栅和一浮栅。

3.一种快闪存储器，其特征在于，所述快闪存储器包括：

至少一电压控制电路；

至少一字线，耦接对应的一电压控制电路；

至少一位线，耦接所述电压控制电路；

至少一参考位准线，耦接所述电压控制电路；以及

至少一快闪存储器单元，包括一晶体管，所述晶体管的栅极结构耦接所述字线，所述晶体管的第一源/漏极耦接所述位线，且所述晶体管的第二源/漏极耦接所述参考位准线；

其中，在一写入期间，所述电压控制电路通过所述字线提供一第一开启电压于所述栅极结构、通过所述位线提供一第一电压于所述第一源/漏极以及通过所述参考位准线提供一第二电压于所述第二源/漏极，以对所述快闪存储器单元执行一写入动作；

其中，在所述写入动作执行之后的一测试期间，所述电压控制电路通过所述字线提供一第二开启电压于所述栅极结构、通过所述位线提供一第三电压于所述第一源/漏极以及通过所述参考位准线提供一第四电压于所述第二源/漏极，以执行一测试动作，所述测试动作为测试所述写入期间写入所述快闪存储器单元的数据，且所述第一源/漏极以及第二源/漏极之间于所述测试期间会产生一测试电流，其中当所述测试电流的电流量低于一第一预定电流量时结束所述测试动作，且当所述测试电流的电流量高于所述第一预定电流量时对所述快闪存储器单元重新执行所述写入动作；

其中，所述第一开启电压大于所述第二开启电压、所述第一电压大于所述第二电压，且所述第四电压大于所述第三电压。

4.如权利要求3所述的快闪存储器，其特征在于，所述快闪存储器单元更包括：

一第二晶体管，所述第二晶体管的栅极结构连接所述字线，所述第二晶体管的第一源/漏极耦接一第二位线，且所述第二晶体管的第二源/漏极耦接所述参考位准线；

其中，所述第二位线，耦接对应的所述电压控制电路或对应的一第二电压控制电路。

5.如权利要求3或4所述的快闪存储器，其特征在于，所述参考位准线是耦接于同一电压。

6.如权利要求3所述的快闪存储器，其特征在于，所述晶体管的栅极结构具备一控制栅以及一浮栅。

7.如权利要求4所述的快闪存储器，其特征在于，所述快闪存储器是反或栅NOR型快闪存储器。