JPH0191395A

JPH0191395A - 不揮発性半導体メモリ

Info

Publication number: JPH0191395A
Application number: JP62248529A
Authority: JP
Inventors: Masamichi Asano; 正通浅野; Hiroshi Iwahashi; 岩橋　宏
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-10-01
Filing date: 1987-10-01
Publication date: 1989-04-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は電気的にデータ消去が可能な不揮発性半導体
メモリに係り、特に消去時間の短縮化を図るようにした
改良に関する。

（従来の技術）電気的に記憶内容を消去し、かつ書換えることができる
ＲＯＭはＥＥＰＲＯＭ（エレクトリカリ−・イレーサプ
ル・プログラマブルＲＯＭ）として知られている。この
ＥＥＰＲＯＭは紫外線消去型のＥＰＲＯＭと比べ、ボー
ド上に実装した状態で電気信号によりデータの消去を行
なうことができるという使い易さから、各種制御用やメ
モリカード用等に需要が急増している。

第７図はこのＥＥＰＲＯＭの代表的なメモリセルの素子
構造を示す断面図であり、第８図はその等価回路図であ
る。第７図において、例えばＰ型の基板５１上にはＮ型
拡散領［５２，５３及び５４が設けられている。上記Ｎ
型拡散領ｔｉｉｔ５２．５３相互間の基板上には、絶縁
膜５５を介して第１層目の多結晶シリコン層で構成され
た浮遊ゲート５６が設けられている。また、この浮遊ゲ
ート５６は上記絶縁膜５５の薄膜部５５Ａを介して上記
Ｎ型拡散領域５３と重なっている。上記浮遊ゲート５６
上には、絶縁膜５１を介して第２層目の多結晶シリコン
層で構成されたＩＩ御ゲート５８が設けられている。ま
た、上記Ｎ型拡散領域５３．５４相互間の基板上には、
絶ａｌ１５９を介して第１層目の多結晶シリコン層で構
成された制御ゲート６０が設けられている。

第７図の素子は第８図の等価回路に示すように、Ｎ型拡
散！’ｉ［５２をソースＳ、Ｎ型拡散領［５３をドレイ
ン０１浮遊ゲート５７を浮遊ゲートＦＧ、制御ゲート５
８をυＪｉｌｔゲートＣＧとする浮遊ゲートトランジス
タ６１と、Ｎ型拡散領域５３をソースＳ、Ｎ型拡散領域
５４をデータ線ＤＬ、制御ゲート６０をワード８ＷＬと
するエンハンスメント型の選択トランジスタ６２を直列
接続した構成にされている。

第９図は上記第８図の等価回路で示されるメモリセルの
動作モードをまとめて示す図である。このメモリセルで
はデータ消去、″Ｏ”！き込み、１”書き込み、読み出
しの４つの動作モードがあり、以下、これらのモードに
ついて説明する。

消去モードでは、ワードａＷＬ及びｉ制御ゲートＣＧが
選択状態になり、ワード線電位Ｖ％ｄＬ及び制御ゲート
電位Ｖｃａとしてそれぞれ高電位ト１、例えば＋２０Ｖ
が印加され、データ線電位■。ＬとしてＯｖが印加され
る。このとき、浮遊ゲート電位ＶＦＧは制御ゲートＣＧ
との間の容量結合により高電位Ｈ１例えば＋１２Ｖ程度
になる。また、選択トランジスタ６２がオンしており、
浮遊ゲートトランジスタ６１のドレイン電位がＯＶにな
っているので、第７図中のｓｇｉ部５５Ａを介して、Ｆ
ｏｗｌｅｒ　−ＮＯＩｃｌｈｅｉｍ　　＜ファウラー・
ノルドハイム）のトンネル効果により浮遊ゲートトラン
ジスタ６１のドレインから浮遊ゲートＦＧに電子が注入
される。この動作を消去動作と称しており、消去後のデ
ータを“１″としている。

データの書き込みモードは２つあり、両モードともワー
ドＩ！ｉ！電位ＶｗＬは高電位Ｈに、制御ゲート電位Ｖ
ｃｏはＯｖにそれぞれされ、ソース電位Ｖｓは高電位Ｈ
１例えば＋５ｖにされる。この状態で、一方の書き込み
モードのときにはデータ線電位ＶＤＬが高電位（書込み
データ“０”）にされ、浮遊ゲートＦＧは制御ゲートＣ
Ｇとの間の容量結合によって低電位りにされる。このと
ぎは前記のファウラー・ノルドハイムのトンネル効果に
より、前記薄膜部５５Ａを介して、浮遊ゲートトランジ
スタ６１の浮遊ゲートＦＧからドレインに電子が放出さ
れる。この動作を“Ｏ″古き込みと称している。

他方の害き込みモードのときにはデータ線電位ＶＤＬが
ＯＶ　（１！込みデーラダ’１”）にされ、浮遊ゲート
ＦＧと制御ゲートＣＧとの間の電位差がほとんどＯにさ
れる。この場合には電子の移動がなく、以前に消去され
たデータ″１”を保っている。この動作を“１″揖ぎ込
みと称している。

データの読み出しモードでは、ワード線ＷＬが選択され
てその電位ＶｗＬが高電位Ｈ１例えば＋５Ｖにされ、か
つデータ線電位ＶＤＬが＋１Ｖ程度にされる。このとき
制御ゲート電位ＶＣＯをＯＶにしておけば、浮遊ゲート
ＦＧにおける蓄積２！荷の種類、すなわち電子もしくは
正孔の区別に応じて浮遊ゲートトランジスタ６１のオン
、オフが決定される。例えば、記憶データが“１”であ
り、浮遊ゲートＦＧに電子が蓄積されている状態では、
浮遊ゲートＦＧが負に帯電しているためにトランジスタ
６１はオフ状態になる。このときセル電流は流れない。

他方、記憶データが０″であり、浮遊ゲートＦＧに正孔
が蓄積されている状態では、浮遊ゲートＦＧが正に帯電
している。このときはトランジスタ６１がオンしてセル
電流が流れる。このデータ読み出し時に、セル電流の有
無に応じてデータの検出が図示しないセンス増幅回路で
行われる。

第１０図は上記第８図のようなメモリセルを使用してメ
モリセルアレイを構成した、従来の代表的なＥＥＰＲＯ
Ｍの回路図である。各メモリセルＭＣ−１１〜ＭＣ−ｍ
ｎの浮遊ゲートトランジスタ６１の制御ゲートは、制御
ゲート選択トランジスタ６３を介して、列デコーダ６４
−１〜６４−ｎで選択される制御ゲート選択１！ＪＣＧ
　Ｌ　１〜ＣＧ　Ｌ　ｎに接続されている。また、上記
制御ゲート選択トランジスタ６３のゲートは、対応する
メモリセルの選択トランジスタ６２のゲートと共に、行
デコーダ６５で選択される行ＩＷＬ１〜ＷＬｍに接続さ
れている。

各メモリセルの選択トランジスタ６２のドレインは列線
としてのデータ線ＤＬ１〜ＤＬｎに接続されている。上
記データ線ＤＬＩ〜ＤＬｎはそれぞれ対応する列デコー
ダ６４で選択される列選択線ＣＬ１〜ＣＬｎがゲートに
接続された列選択トランジスタ６６を介して共通のバス
線６７に接続されている。上記バス線６７には、外部か
ら入力される囚き込み用データ信号Ｑｉｎに応じて設定
される高電圧系の“０”もしくは“１ｎのデータを出力
するデータ入力回路６８が接続されている。ざらに上記
バス線６７には、上記行デコーダ６５及び列デコーダ６
４によって選択されるメモリセルの記憶データに応じて
このバス線６７に出力される０”　Ｍ　１１１の読み出
し電位を検出するセンス増幅回路６９が接続されている
。そして、上記センス増幅回路６９の検出データはデー
タ出力回路７０に供給され、読み出しデータ［）Ｏｕｔ
はこのデータ出力回路７０からメモリ外部に出力される
。

このような構成のメモリでは、行デコーダ６５及び列デ
コーダ６４によって選択されたメモリセルで消去もしく
は書き込みが行われる。ここで、データ入力回路６８、
センス増幅回路６９及びデータ出力回路７０はそれぞれ
１個のみ設けられており、このメモリは読み出しデー、
夕が１ビツトにされている。

ところが、通常は８ビット並列出力型、すなわち列デコ
ーダ、例えば列デコーダ６４−１で選択される列選択１
ｃＬＩには列選択ゲートトランジスタが８個並列に接続
され、それぞれの一端が８本のバス線にそれぞれ接続さ
れ、それぞれのバス線にはデータ入力回路、センス増幅
回路及びデータ出力回路がそれぞれ接続されて８ビツト
の読み出しデータが出力される。この場合のデータ消去
時には、行デコーダ及び列デコーダによって同時に選択
された８個（１バイト）のメモリセルで同時に消去が行
われるので、このようなメモリはバイト消去可能なＥＥ
’ＰＲＯＭと称されている。

上記第１０図のようなメモリは、アドレス毎に消去、古
き込みを行なうことができるという利点はあるが、１ビ
ツトのメモリセルが浮遊ゲートトランジスタと選択トラ
ンジスタからなる２１１１ｉ１のトランジスタで構成さ
れているため、メモリセルサイズが大きくなり、大容邑
化が困難であるという欠点がある。例えば、紫外線消去
型のＥＰＲＯＭと比較すると、２μｍのデザインルール
（設計基準）で見積もった場合に紫外線消去型ＥＦＲＯ
Ｍでは１メモリセル当りの面積が６４μｍ２であるのに
対し、上記ＥＥＰＲＯＭでは２７０μｍ２にもなる。実
際にＥＰＲＯＭでは、現在、１Ｍビットの言回の製品が
量産されているのに対し、ＥＥＰＲＯＭではまだ６４に
ビットの容量の製品が量産されているのみで、ようや＜
２５６にビットの容量のもののサンプルが出始めている
のみである。

しかも上記第１０図に示すような従来のメモリでは、デ
ータの消去を１バイト単位でしか行なうことができない
。例えば、フロッピーディスクのように、あるアドレス
の範囲で指定されたメモリ領域を基本単位として一括し
て消去、書き変えを行うような用途に対しては、上記Ｅ
ＥＰＲＯＭのように１バイト単位で消去を行うものでは
多大な時間を要し、効率が極めて悪い。すなわち、ある
最少メモリ領域として例えば２にバイト（２０４８Ｘ８
ビツト）を最少単位として書き換えるような場合、上記
ＥＥＰＲＯＭでは１バイト毎に消去を行うので２０４８
回繰り返して消去動作を行わなければならない。

（発明が解決しようとする問題点）上記のように、従来の不揮発性半導体メモリではメモリ
セル１個当りの占有面積が大ぎく、かつ複数のメモリセ
ルでデータ消去を行う際に消去時間が長くかかるという
欠点がある。そこで、この発明の目的は、メモリセル１
個当りの占有面積の縮小化が実現でき、かつ複数のメモ
リセルでデータ消去を行う際の消去時間を短縮すること
ができる不揮発性半導体メモリを提供することにある。

【発明の構成〕

く問題点を解決するための手段）この発明の不揮発性半導体メモリは、複数の行線及び列
線と、上記行線、列線をそれぞれ選択する行デコーダ及
び列デコーダと、上記行線と列線によって選択され、そ
れぞれ浮遊ゲート、この浮遊ゲートにそれぞれ容量結合
したるす御ゲート及び消去ゲートとを備え電気的にデー
タ消去が行われる不揮発性トランジスタからなるメモリ
セルを複数個有し、これらメモリセルが複数のブロック
に分割されたメモリセルアレイと、上記各ブロック内の
全てのメモリセルの消去ゲートに共通接続された消去線
とから構成されている。

（作用）この発明の不揮発性半導体メモリではメモリセルとして
浮遊ゲート、制御ゲート及び消去ゲートを鍋えた１トラ
ンジスタ形式のものを使用する。

この結果、１メモリセル当りの面積が小さくなり、チッ
プ面積の縮小化が図られる。さらにこの発明の不揮発性
半導体メモリでは、メモリセルのデータ消去は消去ゲー
トに高電位を印加することにより行われる。このとき、
メモリセルは複数にブロック化されており、各ブロック
内のメモリセルの消去ゲートは消去線に共通接続されて
いるので、データ消去は各ブロック単位で行われる。こ
のため、消去時間の短縮化が図られる。

（実施例）以下、図面を参照してこの発明の実ｈ’＆例を説明する
。

第２図はこの発明の不揮発性半導体メモリで使用される
メモリセルの構成を示すものであり、第２図（ａ）はパ
ターン平面図、第２図（ｂ）は同図（ａ）のＡ−Ａ’線
に沿った断面図であり、第２図（ｃ）は同図（ａ）のＢ
−８’線に沿った断面図である。第２図において、１１
は第１層目の多結晶シリコン層からなる浮遊ゲート、１
２は第２層目の多結晶シリコン層からなる消去ゲート、
１３は第３層目の多結晶シリコン層からなる制御ゲート
であり、４１１　ＩＩＩゲート１３はメモリセルのワー
ド線としても使用される。また、１４はＰ型の基板であ
り、１５及び１６はこの基板１４上に形成されたＮ４″
型拡散層からなるソース及びドレイン、１７はコンタク
トホール、１８はこのコンタクトホール１７を介して上
記ドレイン１６と接続されるアルミニウム層からなるデ
ータ線である。さらに、１９は浮遊ゲートトランジスタ
部のゲート絶縁膜、２０は浮遊ゲート１１と消去ゲート
１２との間に設けられたゲート絶縁膜、２１は浮遊ゲー
ト１１と制御ゲート１３との間に設けられたゲート絶縁
膜であり、このゲート絶縁膜２１は０−Ｎ−０構造（Ｏ
ｘｉｄｅ　−Ｎ　１ｔｒｉｄｅ−Ｏｘｉｄｅ）の３層構
造膜で構成されている。また、２２は消去ゲート１２と
制御ゲート１３との間に設けられたゲート絶縁膜であり
、これも０−Ｎ−０構造のものにされている。２３は第
３層目の多結晶シリコン層をゲート電極とする選択トラ
ンジスタ部のゲート絶縁膜である。また、２４はフィー
ルド絶縁膜、２５は層間絶縁膜である。

次にこのような構造のメモリセルの基本的な動作を説明
する。第３図はこのメモリセルの基本動作をまとめて示
す図である。まずデータ消去は次のようにして行なわれ
る。メモリセルのソース電位Ｖｓ、ドレイン電位Ｖｏ及
び制御ゲート電位ＶＣＧをそれぞれＯｖにし、消去ゲー
ト電位ＶＥＧを例えば＋２７Ｖにする。このとき、ファ
ウラー・ノルドハイムのトンネル効果により、浮遊ゲー
ト中の電子が電界放出によって消去ゲートに放出され、
浮遊ゲートは正極性に帯電し、このメモリセルの閾値電
圧は低くなる。この状態をデータ゛１”とする。

上記のようにデータ“１′′に消去され、″”ｆｌＴｉ
ゲ−トが正に帯電しているメモリセルにおいて“０″門
き込みを行う場合には、制御ゲート電位Ｖｃ。

を＋２１ｖ１ドレイン電位Ｖｏを＋１０Ｖ、ソース電位
Ｖｓをｏｖ、消去ゲート電位ＶＥＧを＋５Ｖにそれぞれ
設定することにより行なわれる。

これにより、ドレイン近傍にてホット・エレクトロン効
果が起こり、インパクト・アイオ°ナイゼーションによ
り発生した電子が浮遊ゲート中に注入され、浮遊ゲート
が負極性に帯電してこのメモリセルのｒｓｔｍ電圧は高
くなる。この状態をデータ“Ｏ”とする。

他方、ドレイン電位Ｖｏを＋１０Ｖにする代わりにＯｖ
にした場合はホット・エレクトロン効果が起こらず、浮
遊ゲートには電子が注入されずに“１”データが保たれ
る。従って、ドレインに高宵位を印加するか否かによっ
て書き込みを制御することができる。

また、上記選択トランジスタ部はエンハンスメント型で
あり、データ消去を行った後に過消去により上記浮遊ゲ
ートトランジスタ部がデプレッション化された場合でも
、この選択トランジスタ部によりメモリセルの選択、非
選択を制御することができる。なお、上記第２図に示さ
れるメモリセルの等価回路を第４図に示す。

上記メモリセルは、その構造上から１ビット分を１個の
トランジスタで構成することができるから、チップ面積
が非常に縮小化されたＥＥＰＲＯＭが実現できる。例え
ば、２μｍのデザインルールを使用した場合、メモリセ
ル１個の６右面積は６４μｍ２となり、前記した紫外線
消去型ＥＦＲＯＭと同サイズにすることができる。

第１図は上記メモリセルを使用したこの発明の一実施例
の構成を示す回路図であり、このメモリは１ビット読み
出し／書き込みのＥＥＰＲＯＭである。図において３０
はそれぞれ第４図のような等価回路で示され、浮遊ゲー
ト、制御ゲート及び消去ゲートを備えた不揮発性トラン
ジスタで構成されたメモリセルであり、これら複数個の
メモリセル３０が行列状にマトリクス配置されてメモリ
セルアレイ３１が構成されている。そして、同一行に配
置されたメモリセルの制御ゲートは行デコーダ３２で選
択される行ａｗｃｉ〜ＷＬｍのいずれか１本に共通接続
されており、同一列に配置されたメモリセルのドレイン
は列線としてのデータＩ！！ＤＬ１〜ＤＬｎのいずれか
１本に共通接続されている。

また、上記各メモリセル３０は行単位でそれぞれ互いに
隣合った二つの行毎にブロック化されており、各ブロッ
ク内のメモリセルの消去ゲートはこの消去ゲートと同じ
材料である多結晶シリコン層で構成されている消去線Ｅ
Ｌ１〜ＥＬｋのいずれか１本に共通接続されている。例
えば、制御ゲートがワード１ｉｌＷＬ１．ＷＬ２に接続
されている二つの行内のメモリセルからなるブロックで
は各消去ゲートは消去！’ｆｆＥＬ１に、ＤＩ　＊ｒＪ
ゲートがワード線ＷＬ３．ＷＬ４に接続されている二つ
の行内のメモリセルからなるブロックでは各消去ゲート
は消去線ＥＬ２にそれぞれ共通接続されており、制御ゲ
ートがワード１９ＷＬｍ−１，ＷＬｍに接続すしている
二つの行内のメモリセルからなるブロックでは各消去ゲ
ートは消去線ＥＬｋに共通接続されている。これら各消
去線ＥＬＩ〜ＥＬｋは、消去ブロック指定アドレス信号
（図示せず）が入力される図示しない消去ブロックデコ
ーダの出力によって選択的に駆動される。

上記データ１ＤＬ１〜ＤＬｎは列デコーダ３３で選択さ
れる列選択線ＯＬＩ〜ＣＬｎがゲートに接続された列選
択トランジスタ３４−１〜３４−ｎを介して共通のバス
線３５に接続されている。上記バス線３５には、外部か
ら入力される書き込み用データ信号Ｄｉｎに応じて設定
される高電圧系の“０″もしくは“１″のデータを出力
づるデータ入力回路３６が接続されている。さらに上記
バス線３５には、上記行デコーダ３２及び列デコーダ３
３によって選択されるメモリセルの記憶データに応じて
このバス１；１３５に出力される“Ｏ”、”１″の読み
出し−３を検出するセンス増幅回路３１が接続されてい
る。

そして、上記センス増幅回路３７の検出データはデータ
出力回路３８に供給され、読み出しデータＱｏｕｔはこ
のデータ出力回路３８からメモリ外部に出力される。

次に上記のように構成されたメモリの動作を説明する。

データの書き込みは行デコーダ３２及び列デコーダ３３
によってメモリセルアレイ３１内の１個のメモリセルを
選択して行われる。このとき、行デコーダ３２で選択さ
れた行線ＷＬは＋２１Ｖの電位に設定される。さらに“
Ｏ”ｌき込みの場合にはデータ入力回路３６から＋１０
Ｖの高電位が出力され、この電位が列デコーダ３３の出
力により選択的にオン状態にされている列選択トランジ
スタ３４及び選択されたデータＩＤＬを介して、選択さ
れたメモリセル３０のドレインに印加される。このとき
は前記第３図で説明したようにホット・エレクトロン効
果により、選択メモリセルの浮遊ゲートに電子が注入さ
れ、“ｏ”ａき込みが行われる。

他方、”　１　”　ｆｉき込みの場合にはデータ入力回
路３６からＯＶの電位が出力されるので、選択メモリセ
ルにおける電子の移動はなく、１”データがそのまま保
たれる。

次にデータ消去動作を説明する。このデータ消去時には
、消去ブロック指定アドレス信号（図示せず）が入力さ
れる図示しない消去ブロックデコーダの出力によって消
去ＦｉｌＥＬ１〜Ｅｌｋのいずれか１本が選択的に駆動
される。このとぎ、例えば消去ＦｉｌＥＬ１が駆動され
たとすると、この消去１！ｊＥＬ１には消去ブロックデ
コーダ内もしくは消去ブロックデコーダの外部に設けら
れた図示しない昇圧回路で昇圧された高電位、例えば＋
２７Ｖの電位が印加される。また、行デコーダ３２の出
力はいずれもＯＶにされ、かつデータ入力回路３６の出
力もＯｖにされる。これにより、選択された消去ＩＥＬ
１が接続されているブロック内の各メモリセルではそれ
ぞれ、ソース電位ＶｓがＯＶ、ドレイン電位Ｖｏが０■
、制御ゲート電位ＶｃｏがＯｖ１消去ゲート電位ＶＥＧ
が＋２７Ｖとなる。

これにより前記第３図で説明したように、各メモリセル
でファウラー・ノルドハイムのトンネル効果により、浮
遊ゲート中の電子が電界放出によって消去ゲートに放出
され、浮遊ゲートは正極性に帯電し、閾ｉ電圧が低くな
って消去が行われる。なお、非選択のブロックでは消去
線ＥＬ２〜ＥＬｋがＯｖにされるため、データ消去は行
われない。

ここで、例えば１ＭビットのＥＥＦＲＯＭを考えると、
ｎ−ｍ−１０２４となり、２本のワード線ＷＬ１．ＷＬ
２に接続されているメモリセル３０は２にビット（２０
４８ビツト）になる。従って、このＥＥＰＲＯＭでは、
２にビットを最少単位としてブロック消去することがで
きるので、従来のように１ビツトずつ消去を行う場合に
比較して消去時間の大幅な短縮化が実現できる。また、
同時に複数の消去線を並列に選択することにより複数ブ
ロックでデータ消去を行うことができ、さらには全メモ
リセル−括して消去することもできる。

なお、上記実施例では各メモリセル３０は行単位でそれ
ぞれ互いに隣合った二つの行毎にブロック化されており
、各ブロック内のメモリセルの消去ゲートが消去線ＥＬ
Ｉ〜ＥＬ、にのいずれか１本に共通接続される場合につ
いて説明したが、これは各メモリセル３０を行単位で一
つの行毎にブロック化し、各ブロック内のメモリセルの
消去ゲートを消去線ＥＬのいずれか１本に共通接Ｉする
ように構成してもよい。

第５図はこの発明の他の実施例によるＥＥＰＲＯＭ全体の構成を示１回路図である。上記実施
例のメモリでは、各メモリセル３０を行単位でそれぞれ
互いに隣合った二つの行毎にブロック化し、各ブロック
内のメモリセルの消去ゲートを消去１ａＥＬ１〜ＥＬｋ
のいずれか１本に共通接続するようにしているが、この
実施例の場合には各メモリセル３０を列単位でそれぞれ
互（りに隣合った二つの列毎にブロック化し、各ブロッ
ク内のメモリセルの消去ゲートを消去ＦｉｌＥＬ１〜Ｅ
Ｌｋのいずれか１本に共通接続するようにしたものであ
る。

この実施例のメモリによれば、データ消去時には例えば
２本データ線Ｄ　Ｌ　１　、　’Ｄ　Ｌ　２にドレイン
が接続されているブロック内のメモリセルで並列にデー
タ消去が行われることになる。

第６図はこの発明のさらに他の実施例によるＥＥＰＲＯ
Ｍの構成を示す回路図であり、この発明を８ビット並列
読み出し／書き込みのものに実施したものである。づな
わら、この実施例のメモリでは、前記第１図におけるメ
モリセルアレイ３１と同様の構成の８個のメモリセルア
レイ３１−１〜３１−８．８本のバス線３５−１〜３５
−８　、それぞれ８個のデータ入力回路３６−１〜３６
−８、センス増幅回路３６−１〜３６−８、データ出力
回路３８−１〜３８−８を設けるようにしたものである
。

上記８個のメモリセルアレイ３１−１〜３１−８内のメ
モリセルは前記のように行単位でブロック化されており
、各メモリセルアレイで対応するブロック内のメモリセ
ルの消去ゲートは消去ａＥＬ１〜ＥＬｋのいずれか１本
に接続されている。

このような構成のメモリでは複数バイト同時にデータ消
去を行うことができる。

［発明の効果］以上説明したようにこの発明によれば、メモリセル１個
当りの占有面積の縮小化が実現でき、かつ複数のメモリ
セルでデータ消去を行う際の消去時間を短縮することが
できる不揮発性半導体メモリを提供することができる。

【図面の簡単な説明】

第１図はこの発明の一大茄例によるメモリの構成を示す
回路図、第２図は上記実施例メモリで使用されるメモリ
セルの構成を示づものであり、第２図（ａ）はパターン
平面図、第２図（ｂ）及び（Ｃ）はそれぞれ断面図、第
３図は上記第２図のメモリセルの基本動作をまとめて示
ず図、第４図は第２図のメモリセルの等価回路図、第５
図はこの発明の他の実施例によるメモリの構成を示す回
路図、第６図はこの発明のさらに他の実施例によるメモ
リの構成を示す回路図、第７図は従来メモリで使用され
るメモリセルの素子構造を示す断面図、第８図はその等
価回路図、第９図は上記第８図の等何回路で示されるメ
モリセルの動作モードをまとめて示す図、第１０図は従
来のメモリの回路図である。１１・・・浮遊ゲート、１２・・・消去ゲート、１３・
・・制御ゲートであり、１４・・・Ｐ型の基板、１５・
・・ソース、１６・・・ドレイン、１７・・・コンタク
トホール、１８・・・データ線、１９、２０．２１．２
２．２３・・・ゲート絶縁膜、２４・・・フィールド絶
縁膜、２５・・・層間絶縁膜、３０・・・メモリセル、
３１・・・メモリセルアレイ、３２・・・行デコーダ、
３３・・・列デコーダ、３４・・・列選択トランジスタ
、３５・・・バス線、３６・・・データ入力回路、３７
・・・センス増幅回路、３８・・・データ出力回路、Ｗ
Ｌ１〜ＷＬｍ・・・ワード線、ＤＬ１〜ＤＬｎ・・・デ
ータ線、ＣＬ１〜ＣＬｎ・・・列選択線、ＥＬ１〜ＥＬ
ｋ・・・消去線。出願人代理人　弁理士　鈴江武彦 −〇ド　　　ド

Claims

【特許請求の範囲】

（１）複数の行線及び列線と、上記行線、列線をそれぞ
れ選択する行デコーダ及び列デコーダと、上記行線と列
線によって選択され、それぞれ浮遊ゲート、この浮遊ゲ
ートにそれぞれ容量結合した制御ゲート及び消去ゲート
とを備え電気的にデータ消去が行われる不揮発性トラン
ジスタからなるメモリセルを複数個有し、これらメモリ
セルが複数のブロックに分割されたメモリセルアレイと
、上記各ブロック内の全てのメモリセルの消去ゲートに
共通接続された消去線とを具備したことを特徴とする不
揮発性半導体メモリ。
（２）前記消去線が前記メモリセルの消去ゲートを構成
する多結晶シリコン層で構成されている特許請求の範囲
第１項に記載の不揮発性半導体メモリ。
（３）前記複数個のメモリセルが行列状に配置されてお
り、これらメモリセルが行単位もしくは列単位でブロッ
ク化されている特許請求の範囲第１項に記載の不揮発性
半導体メモリ。
（４）前記メモリセルアレイが複数個設けられている特
許請求の範囲第１項に記載の不揮発性半導体メモリ。
（５）前記複数のメモリセルアレイにおいて、各対応す
るブロック内のメモリセルの消去ゲートが前記消去線に
共通接続されている特許請求の範囲第４項に記載の不揮
発性半導体メモリ。