KR980011482A - 리프레쉬 회로 및 리프레쉬 방법을 갖는 다이나믹 메모리 장치 - Google Patents

리프레쉬 회로 및 리프레쉬 방법을 갖는 다이나믹 메모리 장치 Download PDF

Info

Publication number
KR980011482A
KR980011482A KR1019970031352A KR19970031352A KR980011482A KR 980011482 A KR980011482 A KR 980011482A KR 1019970031352 A KR1019970031352 A KR 1019970031352A KR 19970031352 A KR19970031352 A KR 19970031352A KR 980011482 A KR980011482 A KR 980011482A
Authority
KR
South Korea
Prior art keywords
address
refresh
signal
subset
memory
Prior art date
Application number
KR1019970031352A
Other languages
English (en)
Inventor
자코브 벤즈비
Original Assignee
빈센트 비. 인그라시아
모토로라 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=24744893&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=KR980011482(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by 빈센트 비. 인그라시아, 모토로라 인코포레이티드 filed Critical 빈센트 비. 인그라시아
Publication of KR980011482A publication Critical patent/KR980011482A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40622—Partial refresh of memory arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4067—Refresh in standby or low power modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

리프레쉬 회로(230) 및 다이나믹 메모리 장치(201)의 리프레쉬를 위한 방법은 로직 함수 및 어드레스(223)에 의해 결정된다. 디코더(214)의 출력부(217)에서의 행에 대한 리프레쉬 신호(215)의 이용도는 어드레스 발생기(212)와 기준 어드레스(223)를 포함한 기준 레지스터에 접속된 제어 로직(224)에 의해 결정된다. 리프레쉬 회로(230)에 기준 어드레스(223)를 공급함으로서, 행이 리프레쉬 되는 것을 결정할 수 있다, 다이나믹 메모리 장치(201)의 메모리 어레이(210)는 부분적으로 리프레쉬될 수 있고, 리프레쉬 에너지 소비가 감소될 수 있다.

Description

리프레쉬 회로 및 리프레쉬 방법을 갖는 다이나믹 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
본 발명은 다이나믹 메모리 장치 및 다이나믹 메모리 장치를 액세스하는 방법에 관한 것이나, 다이나믹 랜덤 액세스 메모리(DRAM)에 한정되지 않는다. DRAM 등의 다이나믹 메모리 장치는 리프레쉬되어야 하며, 이 로서 에너지를 소비하게 된다. 대부분의 시스템에서의 에너지 소비는 성능이 매우 중요한 역할을 하기 때문에, 리프레쉬에 사용되는 전력은 감소되어야 한다. 에너지 소비는 DRAM 뿐만 아니라 저전력 소비 스택틱 메모리(SRAM)로 구성된 메모리를 이용하여 감소될 수 있다. 대기 모드중 임계 데이터는 SRAM에 기억될 수 있고, DRAM은 스위치 오프되어 리프레쉬될 수 없다. SRAM은 부가적인 비용과 공간을 차지할 뿐만 아니라, 2개의 다른 메모리 액세스 사이클을 필요로 한다. 미국 특허 제 5,331,601호에는 전력을 저감시키기 위해 입력 리프레쉬 어드레스를 변경하여 보다 적은 메모리 셀에 액세스시키거나, 또는 리프레쉬 시간을 줄이기 위해 보다 많은 메모리 셀에 어드레스시키는 메모리 장치에 대해기재되어 있다. 회로는 소정의 어드레스 비트를 차단시킨 후, 어드레스 디코더에 대하여 액티브 비트를 사용하는 간단한 트랜지스터 구조를 갖는다. 회로는 또한 리프래쉬모드를 제공하는 메모리 장치에 응답하는 제어기를 포함한다. 상기 장치가 리프레쉬 모드에 사용되는 경우 어드레스 비트는 전체 유저 제어를 위해 어드레스 디코더에 차단되지 않고 통과될 수 있다. 또한, 종래의 기술을 참조하면, 유럽 특허 출원 488,593호는 전원이 없는 경우에 리프레쉬의 안정성에 관한 것이다. 도 1은 종래의 다이나믹 메모리 장치(101)의 개략적인 블럭도를 도시한다. 다이나믹 메모리 장치(101)는 메모리 어레이(110), 어드레스 발생기(112), 디코더(114)를 포함한다. 어드레스 발생기(112)와 디코더(114)의 결합부는 리프레쉬 회로(130)로 불리운다. 도 1에 도시된 바와같이, 다이나믹 메모리 장치(101)는 또한 데이터 단자(120), 선택 단자(116)를 포함한다. 메모리 어레이(110)는 다수의 기억 소자(111)와 데이터 액세스 수(118)을 포함한다. 데이터 액세스 수단(118)은 기억 소자(111)에 기억된 데이터의 기입 판독 및 갱신을 위해 갱신을 위해 제공된다. 데이터 액세스 수단(118)은 기억 소자(111) 및 데이터 단자(120)와 접속된다. 메모리 어레이(110)내의 기억 소자(111)의 실제 그룹은 블럭(113)으로 불리운다. 블록(113)은 A1, Ai...An으로 논리적으로 표시되어 있으며, 메모리 어레이(110)에서의 블록(113)의 수는 n이다. 블럭 어드레스 a1, ai...an은 블록 A1.Ai...An에 논리적으로 할당된다.한 블록 어드레스 ai가 존재한다. 디코더(114)의 출력부(117)는 대응하는 블록(113)의 기억 소자와 접속된다. 어드레스 발생기(112)는 디코더(114)와 접속되어, 블록(113)(A1, Ai...An)에 대응하는 블록 어드레스(119)(a1, ai...an)를 발생한다. 다이나믹 메모리 장치(101)는 데이터 단자(120) 또는 선택적 단자(116)를 통해 다른 구성 요소와 접속될 수 있다. 선택적 단자(116)는 어드레스 발생기(112)에 제어 신호(121)를 공급한다. 예를 들면 제어 신호(121)는 클럭 신호일 수 있다. 한 리프레쉬 사이클레서, 어드레스 발생기(112)는 메모리 어레이(110)의 모든 블록(113)(A1, Ai...An)에 블록 어드레스(119)(a1, ai...an)를 발생한다. 블록 어드레스(a1, ai...an)는 예컨데 값을 상승 또는 하강 시킬 수 있다. 블록 어드레스(a1, ai...an)는 디코더(114)에 공급된다. 디코더(114)는 리프레쉬 신호(115)를 메모리 어레이(110)상의 대응하는 블록(113)에 전송한다. 리프레쉬 신호(115)를 수신하자마자, 한 블록(113)내의 모든 기억 소자(111)의 정보는 데이터 액세스 수단(118)에 의해 갱신됨으로서, 각 블록(113)은 리프래쉬된다. 각 리프래쉬 사이클의 종료 시점에서, 어드레스 발생기(112)는 자동적으로 리셋되어, 사이클은 클럭 신호가 이용가능하다면 다시 개시된다. 클럭 신호는 선택적 단자(116)를 통해 제어 신호(121)로서 공급될 수 있다. 또한 어드레스 발생기에 의해 자체적으로 발생될 수 있다. DCRAM의 경우에는 종종, 예를 들면 행에 배열된 메모리 셀을 갖는 어레이에 데이터가 기억될 수 있다. 이 경우, 메모리 셀은 기억 소자(111)에 대응하고, 행은 블록(113)에, 카운터는 어드레스 발생기(112)에, 행 디코더는 디코더(114)에 대응한다. 데이터 액세스 수단(118)은 정보를 판독하기 위한 전하 검출 회로를 포함한다. 행 어드레스는 카운터에서 발생되어, 행 디코더에 공급된다. 행 디코더는 출력부(117)를 통해 각 행에 접속된다. 행 디코더의 출력부에서의 신호는 상술한 리프레쉬 신호(115)이다. 리프레쉬 신호(115)가 특정 행에 공급될 때, 상기 특정 행의 모든 단일 메모리 셀의 정보가 판독되고, 메모리 셀의 캐패시터는 필요하다면 재충전될 수 있기 때문에, 상기 행은 리프레쉬된다. 다음의 예는 설명을 용이하게하기 위한 것으로서, 이에 한정시키려는 의도는 아니다. 1Mbit 데이터를 기억하기 위해 1024×1024 메모리 셀을 갖는 DRAM에서, 메모리 셀은A1 ...A1024로 표시된 1024행으로 배열된다. 행 디코더는 각 행과 접속되어, 상술한 리프레쉬 신호(115)를 행에 공급한다. 카운터는 a1=1 내지 a1024의 정수인 증가형 어드레스 ai를 생성한다. 예를 들면, 어드레스 a256이 행 디코더의 입력부에 공급되는 경우, 행A256의 모든 1024개의 메모리 셀은 하나씩 리프레쉬된다. 각 메모리 셀의 전하는 데이타 액세스 수단(118)인 전하 검출 회로에 의해 검출된다. 만약, 메모리 셀이 충전된다면, 재충전될 수 있다. 이것은 충전된 캐패시터(예컨데, 비트 “1”로 표시된다)를 갖는 모든 메모리 셀은 재충전되고, 충전되지 않는 캐피시터를 갖는 메모리 셀은 재충전되지 않음을 의미한다. DRAM은 또 한 각 메모리 셀의 정보를 판독하기 위한 데이터 액세스 수단(118)을 포함한다. 예를 들면, 열 어드레스같은 부가적 어드레스는 각 메모리 셀을 액세스하기 위해 필요하다. 상기 부가 어드레스는 데이터 단자(120)를 통해 공급될 수 있다. 도 1의 다이나믹 메모리 장치(101)에서, 메모리 어레이(110)의 모든 블록은 모든 리프레쉬 사이클에서 리프레쉬되고, 이에 따라 에너지를 소비하게 된다.
본 발명은 상술한 종래의 문제점을 감소 또는 극복하는 다이나믹 메모리 장치를 위한 개량된 리프레쉬 회로와 상기 장치를 리프레쉬하는 방법을 제공한다.
제1도는 종래에 공지된 바와 같은 다이나믹 메모리 장치의 개략적인 도면.
제2도는 본 발명의 양호한 실시예에 따른 변형된 리프레쉬 회로를 갖춘 다이나믹 메모리 장치의 개략적인 도면.
* 도면의 주요부분에 대한 부호의 설명
201 : 다이나믹 메모리 장치 210 : 메모리 어레이
212 : 어드레스 발생기 214 : 디코더
222 : 기준레지스터 224 : 제어 로직
도 2는 본 발명의 양호한 실시예에 따른 변형된 리프레쉬 회로(230)를 갖춘 다이나믹 메모리 장치(201)의 개략적인 도면이다. 종래와 마찬가지로, 다이나믹 메모리 장치(201)는 메모리 어레이, 어드레스 발생기(212) 및 디코더를 포함한다. 또한, 다이나믹 메모리 장치(201)는 기준레지스터(222) 또는 다른 기억 수단 및 제어 로직(224)을 포함한다. 다이나믹 메로리 장치(201)는 또한 데이터 단자(220)와 선택적 단자(216, 226, 236)를 포함한다. 어드레스 발생기와 디코더(214)의 결합부는 신호 공급기(260)로 불리운다. 기준레지스터(222)와 제어 로직(224)의 결합부는 신호 제어기(270)로 불리운다. 신호 공급기(260) 및 신호 제어기(270)는 리프레쉬 회로(230)를 형성한다. 종래와 마찬가지로, 메모리 어레이(210)는 블록(213)으로 불리운다. 각 블럭(213)은 A1, Ai...An으로 논리적으로 표시된다. 메모리 어레이(210)에서, 블록(213)의 수는 n이다. 블록 어드레스(219)(a1, ai...an)는 블록(A1, Ai...An)으로 논리적으로 불리운다. 한 블록(Ai)마다 한 어드레스(ai)가 존재한다. 디코더(214)의 출력부(217)는 대응하는 블록(213)의 기억 소자(211)와 접속된다. 도 1 및 도 2에서, 참조 부호 101/201, 110/210, 111/211, 112/212, 113/213, 114/214, 115/215, 116/216, 117/217, 118/218, 119/219, 120/220, 121/221, 130/230은 아날로그 성분 또는 신호를 나타낸다. 그러나, 그 동작이나 기능은 도 2를 참조하여 상세히 설명된 실시예의 결과와 다르다. 기준 레지스터(222)는 기준 어드레스(ar)를 기억하기 위해 사용된다. 도 2에서, 기준 어드레스(ar)는 선택적 단자(226)에 의해 기준 레지스터(222)에 공급될 수 있다. 제어 로직(224)은 한 입력단(227)이 어드레스 발생기(212)와 접속되고, 다른 한 입력단(229)이 기준 레지스터(222)와 접속된다. 디코더(214)는 제어 로직(224)의 출력단(225)과 접속된 인에이블 입력단(234)를 구비한다. 선택적 링크(250)는 메모리 어레이(210)와 기준 레지스터(222)의 사이에 공급된다. 선택적 단자(236)는 제어 로직(224)에 신호를 공급하기 위해 제공된다. 어드레스 발생기(212)는 블럭 어드레스(219)(a1, ai...an)를 디코더(214)에 계속해서 공급한다. 일정한 기준 어드레스(ar)는 제어 로직(224)의 입력단(229)에 나타난다. 제어 로직(224)의 입력단(227)에서, 어드레스 발생기(212)로부터 변화하는 어드레스중에 어드레스(ai)가 존재한다. 제어 로직(224)은 상기 어드레스(ai)를 기준 어드레스(ar)와 비교하여, 제어 로직(224)에 도입된 로직 함수 f(ai, ar)에 따라 디코더(214)를 온과 오프로 스위치시킨다. 로직 함수 f(ai, ar)는 크거나, 작거나, 홀수 또는 짝수, 모듈로 등의 조건으로 표현될 수 있다. 상기 방법으로, 디코더(214)는 제어 로직(224)에 의해 인에이블 입력단(234)에서 인에이블될 때, 리프레쉬 신호(215)를 메모리 어레이(210)에 전송한다. 생성을 위한 기준 어드레스(ar)또는 정보는 선택적 단자(226)를 통해 기준 레지스터(222)에 공급되거나, 또는 내부에 기억될 수 있다. 로직 함수 f(ai, ar)는 제어 로직에 도입될 수 있으나, 로직 함수 f(ai, ar)를 제어 로직(224)에 공급하기 위한 소정의 수단이 또한 이용될 수 있다. 예를 들면, 로직 함수 f(ai, ar)는 선택적 단자(236)를 통해 제어 로직(224)에 공급되거나, 또는 선택적 단자(226)이나 선택적 단자(216) 또는 이들의 결합부를 통해 공급되거나, 또는 다이나믹 메모리 장치(201)에 기억될 수 있다. DRAM에 대한 양호한 실시예에서, 제어 로직(224)은 비교기이다. 예를 들면, 제어 로직(224)은 ai〈ar및 ai=ar일 때 디코더(214)를 인에이블시킨다. ai〉ar일 때는 디코더(214)를 디스에이블시킨다. 예를 들면, ai=1 내지 a1024=1024의 어드레스를 갖는 n=1024의 행인 A1내지 A1024이 있고, 기준 레지스터(222)가 ar=a512=512의 값을 갖는다고 가정할 수 있다. 어드레스 발생기(212)는 상기 예에서의 번호 1 내지 1024인 어드레스(ai)를 발생시키며, 1로 되돌아가게 된다. 상기 어드레스가 512와 같거나 작다면, 디코더(214)는 에이블되고, 행(A1내지 A512)은 리프레쉬된다. 이 후 어드레스 발생기(212)는 또한 513 내지 1024를 카운트하나 디코더(214)는 인에이블되고, 행(A513, A514,...A1024)은 리프레쉬되지 않는다. 상기 예에서, 리프레쉬 행(A1, A2,...A512)은 연속적이다. 이것이 적절하기는 하나 꼭 필요한 조건은 아니다. 리프레쉬되지 않은 행(A513, A514,...A1024)은 또한 연속적 일 수 있다. DRAM에 대한 다른 실시에에서, 제어 로직(224)은 다른 논리 함수f(ai, ar)를 갖는다. 예를 들면, ar=1일 때, 제어 로직(224)은 짝수 블록 어드레스(ai)에 대해서는 디코더(214)를 인에이블시키며, 홀수 블록 어드레스(ai)에 대해서는 디코더를 디스에이블 시킨다. ar=0일 때, 제어 로직(224)은 블록 어드레스(ai)가 짝수 또는 홀수임에 상관없이 항상 디코더(214)를 인에이블시킬 수 있다. 이 경우, ar은 1비트만을 갖는다. 모든 경우에, 한 사이클내의 모든 블록 어드레스(a1, ai ...an)를 갖는 어드레스 발생기(212)의 동작은 종래와 마찬가지이다. 어드레스 발생기(212) 및 기준 레지스터(222)는 독립적이다. 리프레쉬되는 메모리 어레이(210)내의 블록(213)의 수는 기준 레지스터 및 제어 로직(224)을 명령하는 로직 함수f(ai, ar)의 기준 어드레스(ar)에만 의존한다. 종래와 비교하면, 종래에는 모든 블록(113)과 이에 따른 모든 기억 소자가 리프레쉬되나, 도 2의 본 발명은 기억 소자의 전체 번호를 2세트로 분할한다. 기억 소자(211)의 제 1 세트는 리프레쉬되고, 기억 소자(211)의 제 2 세트는 리프레쉬되지 않는다. “세트”란 용어는 또한 블록(213)에 적용할 수 있다. 블록의 제 1 세트 기억 소자(211)는 리프레쉬되고, 블록(213)의 제 2 세트 기억 소자(211)는 리프레쉬되지 않는다. 즉, 종래의 리프레쉬 회로(130)는 어레이를 완전하게 리프레쉬할 수 있고, 본 발명의 리프레쉬회로(230) 는 기억 소자의 메모리 어레이의 완전한 리프레쉬 뿐만아니라 부분적인 리프레쉬를 허용할 수 있다. 또한, 본 발명에서의 기준 어드레스(ar) 및 로직 함수 f(ai, ar)는 외부 다이나믹 메모리 장치(201)로부터 공급될 수 있다. 다이나믹 메모리장치(201)를 이용하는 시스템이 완전한 메모리 용량을 필요로 한다면, 기준 레지스터(222)는 소정의 값(aro)으로 세트될 수 있으나, 어드레스 발생기(212)의 최저 어드레스(a1)나 최고 어드레스(an)는 배재하는 것이 바람직하다. 이때, 메모리 어레이(210)는 각 리프레쉬 사이클중에 완전하게 리프레쉬되기 때문에, 최대 데이터량을 기억할 쉬 있다. 상술한 제 1 세트는 모든 블록(213)을 포함하여, 제 2세트는 비어있다. 본 발명은 하나의 어드레스 발생기(212), 기준 레지스터(222) 또는 제어 로직(224)의 이용에만 한정되지 않는다. 부가적인 유닛이 블록(213)을 지정하기 위하여 이용 및 결합되어 더욱 유연하게 리프레쉬될 수 있다. 이것은 특히 다이나믹 메모리 장치(201)가 내용 어드레스가능한 메모리인 경우 중요하며, 상기 메모리에서 리프레쉬되는 블록은 다이나믹 메모리 장치(201)가 내용 어드레스가능한 메모리인 경우 중요하며, 상기 메모리에서 리프레쉬되는 블록은 다이나믹 메모리 장치(201)가 이용되는 시스템에 의해 제어된다. 리프레쉬 회로(230)를 활용함으로써, 기준 레지스터(222)가 작동하지 않더라도 중요한 데이터를 확실히 기억시킬 수 있다. 메모리 어레이(210)는 완전히 리프레쉬되고, 기준 레지스터의 열화는 전력 소비에만 영향을 주고, 데이터의 안전성 에는 영향이 없기 때문에, 이중 안전 동작을 제공할 수 있다. 로직 함수 f(ai, ar)뿐만 아니라 기준 어드레스(ar) 및 이에 따라 리프레쉬되는 블록(213)은 소프트웨어에 의해 결정되며 이것은, 시스템 및 각 에플리케이션에 적용될 수도 있다. 본 발명의 다른 실시 예에서, 기준 레지스터(222)는 소정의 값(ar fix)으로 세트될 수 있다. 상기 값은 외부 다이나믹 메모리 장치(210)로부터 변환될 수 없다. 상기 구성에서, 제어 신호(237)는 선택적 단자(236)로부터 공급된다. 제어신호(237)에 따라서, 메모리 어레이(210)는 완전하게 또는 부분적으로 리프레쉬된다. 본 발명의 또 다른 실시예에서 기준 레지스터(222)는 선택적 링크(250)에 의해 데이터 프로세싱 수단(218)과 직접 결합된다. 기준 어드레스(ar)는 DRAM에 기억된 데이터부이다. 본 발명을 위한 애플리케이션은 예를 들면 랩탑 컴퓨터, 포터블 컴퓨터 게임기, 셀룰러, 전화, 호출, 보청기 등의 광역 배터리 전원형 휴대용 시스템에서 발견될수 있다. 상술한 통신 및 다른 시스템에서는 종종 소정의 양의 데이터가 기억되어야 하는 경우에만, 대기모드에서 유효 기간동안 동작한다. 완전한 동작을 위해 활성화 되는 경우, 시스템은 매우 단기간내에 이용가능한 완전한 메모리 용량을 필요로 한다. 본 발명은 스태틱 메모리의 사용없이 상기 동작을 가능하게 할 수 있다. 애플리케이션은 상기 시스템에 한정되지 않는다. 많은 고정 및 원격 시스템에 있어서, 전원은 예를 들면 태양 또는 풍력 전원 전송기, 원격 지진 또는 온도 센서, 비상 비컨, 인공 위성 등으로 대체하기가 어렵거나 불가능하다. 예를 들면, 임플란트 의료기기의 크기 및 전력 소비를 감소시킴으로서 배터리가 보다적게 또는 전혀 교재될 필요가 없기 때문에, 환자를 위해 상당한 잠정이 있다. 또한, 에너지 소비를 감소시킴으로써, 다이나믹 메모리 장치는 이들이 사전에 배제된 애플리케이션에 이용될 수 있다. 본 발명의 한 특정 실시예만 상세히 설명하였지만, 본 발명의 범주를 이탈하지 않는 범위에서 많은 변형과 응용이 있을 수 있음은 당 업자에게는 명백하다.
개량된 리프레쉬 회로의 하드웨어의 스페이스는 다른 소자에 비해서 상당히 작다. 개량된 하드웨어는 기존의 소프트웨어와 호환가능하기 때문에, 본 발명을 도입할 시 소프트웨어를 변경할 필요가 없다. 스태틱 장치와 다이나믹 장치를 결합한 종래의 솔루션과 비교하면, 스태틱 메모리 장치같은 고가의 하드웨어의 사용을 현저히 줄이거나 피할 수 있기 때문에, 신뢰성 향상 및 비용을 절감할 수 있다.

Claims (5)

  1. 다수의 기억 소자와, 상기 기억 소자에 리프레쉬 신호를 전송하는 신호 공급기와, 특정 리프레쉬 사이클중 기억 소자의 제 1 서브셋이 리프레쉬되고, 기억 소자의 제 2 서브셋이 리프레쉬되지 않도록 상기 신호 공급기를 제어하기 위해 상기 신호 공급기와 결합된 프로그램가능한 신호 제어기를 포함한 다이나믹 메모리 장치.
  2. 제1항에 있어서, 상기 신호 공급기는 상기 기억 소자에 대한 어드레스를 공급하는 어드레스 발생기와, 상기 신호 제어기로부터 수신된 제어 신호에 응답하여 상기 기억 소자의 제 2 서브셋이 아닌 상기 기억 소자의 제 1서브셋에 리프레쉬 신호를 전송하므로서 상기 어드레스 발생기로부터 상기 어드레스를 수신하는 디코더를 포함하는 다이나믹 메모리 장치.
  3. 제2항에 있어서, 상기 신호 제어기는, 기준 어드레스를 기억하는 기준 레지스터와, 상기 기준 레지스터, 상기 어드레스 발생기 및 상기 디코더에 결합된 제어 로직을 포함하며, 상기 제어 로직은 상기 어드레스 발생기에 의해 발생된 상기 어드레스와, 기억 소자가 상기 제 1서브셋에 있는 가, 기억 소자가 상기 제 2 서브셋에 있는 가를 결정하는 상기 기준 어드레스를 이용하는 메모리 장치.
  4. 제3항에 있어서, 상기 제어 로직은 외부 단자에 제공되는 신호에 의해 제어될 수 있는 다이나믹 메모리 장치.
  5. 다수의 기억 소자를 갖는 다이나믹 메모리 장치의 리프레쉬 방법에 있어서, 상기 기억 소자용 어드레스를 발생시키며, 기준 어드레스를 기억시키는 단계와, 상기 기억 소자 어드레스와 상기 기준 어드레스를 로직 함수와 연관시켜서, 각 기억 소자 어드레스가 제 1 서브셋에 속하나 제 2 서브셋에 속하는가를 결정하는 단계와, 상기 기억 소자 어드레스가 상기 제 1 서브셋에 속한다면, 리프레쉬 신호를 상기 기억 소자에 전송하는 단계를 포함하는 다이나믹 메모리 장치의 리프레쉬 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970031352A 1996-07-15 1997-07-07 리프레쉬 회로 및 리프레쉬 방법을 갖는 다이나믹 메모리 장치 KR980011482A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US683,642 1991-04-11
US68364296A 1996-07-15 1996-07-15

Publications (1)

Publication Number Publication Date
KR980011482A true KR980011482A (ko) 1998-04-30

Family

ID=24744893

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970031352A KR980011482A (ko) 1996-07-15 1997-07-07 리프레쉬 회로 및 리프레쉬 방법을 갖는 다이나믹 메모리 장치

Country Status (7)

Country Link
US (1) US5875143A (ko)
EP (1) EP0820065A3 (ko)
JP (1) JPH1069768A (ko)
KR (1) KR980011482A (ko)
IL (1) IL121044A (ko)
SG (1) SG53006A1 (ko)
TW (1) TW331644B (ko)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5257233A (en) * 1990-10-31 1993-10-26 Micron Technology, Inc. Low power memory module using restricted RAM activation
KR100253276B1 (ko) * 1997-02-18 2000-05-01 김영환 메모리 소자의 셀 리프레쉬 회로
KR100363108B1 (ko) * 1998-12-30 2003-02-20 주식회사 하이닉스반도체 반도체 메모리장치와 그 장치의 리프레쉬주기 조절방법
US6167484A (en) * 1998-05-12 2000-12-26 Motorola, Inc. Method and apparatus for leveraging history bits to optimize memory refresh performance
FI990038A (fi) 1999-01-11 2000-07-12 Nokia Mobile Phones Ltd Menetelmä dynaamisen muistin virkistämiseksi
KR100355226B1 (ko) * 1999-01-12 2002-10-11 삼성전자 주식회사 뱅크별로 선택적인 셀프 리프레쉬가 가능한 동적 메모리장치
EP2083423A1 (en) * 1999-11-09 2009-07-29 Fujitsu Microelectronics Limited Semiconductor memory device, and method of controlling the same
US6563746B2 (en) 1999-11-09 2003-05-13 Fujitsu Limited Circuit for entering/exiting semiconductor memory device into/from low power consumption mode and method of controlling internal circuit at low power consumption mode
JP2001338489A (ja) * 2000-05-24 2001-12-07 Mitsubishi Electric Corp 半導体装置
US20020138690A1 (en) * 2001-03-23 2002-09-26 Simmonds Stephen M. System and method for performing a partial DRAM refresh
US6590822B2 (en) * 2001-05-07 2003-07-08 Samsung Electronics Co., Ltd. System and method for performing partial array self-refresh operation in a semiconductor memory device
US6738861B2 (en) * 2001-09-20 2004-05-18 Intel Corporation System and method for managing data in memory for reducing power consumption
KR100424178B1 (ko) 2001-09-20 2004-03-24 주식회사 하이닉스반도체 반도체 메모리 장치의 내부어드레스 발생회로
US20030053361A1 (en) * 2001-09-20 2003-03-20 Haitao Zhang EDRAM based architecture
DE10154770B4 (de) * 2001-11-08 2004-11-18 Infineon Technologies Ag Dynamische Speichervorrichtung mit einer Auswahleinrichtung für das selektive Ausblenden von nicht belegten Speicherzellen beim Refresh
US6608783B2 (en) 2001-12-27 2003-08-19 Infineon Technologies North America Corp. Twisted bit-line compensation
US6570794B1 (en) 2001-12-27 2003-05-27 Infineon Technologies North America Corp. Twisted bit-line compensation for DRAM having redundancy
US6603694B1 (en) * 2002-02-05 2003-08-05 Infineon Technologies North America Corp. Dynamic memory refresh circuitry
US6618314B1 (en) 2002-03-04 2003-09-09 Cypress Semiconductor Corp. Method and architecture for reducing the power consumption for memory devices in refresh operations
DE10211570A1 (de) * 2002-03-15 2003-10-09 Infineon Technologies Ag Verfahren zum Betrieb eines linearen Speichers und digitale Schaltungsanordnung mit einem linearen Speicher
US6665224B1 (en) 2002-05-22 2003-12-16 Infineon Technologies Ag Partial refresh for synchronous dynamic random access memory (SDRAM) circuits
US6778455B2 (en) * 2002-07-24 2004-08-17 Micron Technology, Inc. Method and apparatus for saving refresh current
KR100535071B1 (ko) * 2002-11-07 2005-12-07 주식회사 하이닉스반도체 셀프 리프레쉬 장치
AU2003227363A1 (en) * 2003-04-24 2004-11-19 Fujitsu Limited Semiconductor memory
US6862238B1 (en) 2003-09-25 2005-03-01 Infineon Technologies Ag Memory system with reduced refresh current
US20050078538A1 (en) * 2003-09-30 2005-04-14 Rainer Hoehler Selective address-range refresh
US7342841B2 (en) * 2004-12-21 2008-03-11 Intel Corporation Method, apparatus, and system for active refresh management
US7158434B2 (en) * 2005-04-29 2007-01-02 Infineon Technologies, Ag Self-refresh circuit with optimized power consumption
KR100652414B1 (ko) * 2005-06-10 2006-12-01 삼성전자주식회사 딥 파워 다운 모드일 때 일부 데이터를 보존할 수 있는메모리 장치 및 그 동작 방법
US7830690B2 (en) * 2006-10-30 2010-11-09 Intel Corporation Memory module thermal management
US7983108B2 (en) * 2008-08-04 2011-07-19 Micron Technology, Inc. Row mask addressing
US7990795B2 (en) * 2009-02-19 2011-08-02 Freescale Semiconductor, Inc. Dynamic random access memory (DRAM) refresh
JP2009295274A (ja) * 2009-09-16 2009-12-17 Renesas Technology Corp 半導体装置
KR101796116B1 (ko) 2010-10-20 2017-11-10 삼성전자 주식회사 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법
US9159396B2 (en) * 2011-06-30 2015-10-13 Lattice Semiconductor Corporation Mechanism for facilitating fine-grained self-refresh control for dynamic memory devices
KR20150017276A (ko) 2013-08-06 2015-02-16 삼성전자주식회사 리프레쉬 레버리징 효율을 향상시키는 휘발성 메모리 장치의 리프레쉬 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6313197A (ja) * 1986-07-03 1988-01-20 Nec Corp ダイナミツク型半導体記憶装置
JPS63282997A (ja) * 1987-05-15 1988-11-18 Mitsubishi Electric Corp ブロツクアクセスメモリ
US5283885A (en) * 1988-09-09 1994-02-01 Werner Hollerbauer Storage module including a refresh device for storing start and stop refresh addresses
US5247655A (en) * 1989-11-07 1993-09-21 Chips And Technologies, Inc. Sleep mode refresh apparatus
JP3018498B2 (ja) * 1990-11-30 2000-03-13 日本電気株式会社 半導体記憶装置
KR0126243B1 (ko) * 1992-06-29 1997-12-26 세끼자와 다다시 자기재생기능을 갖는 반도체 메모리장치
US5331601A (en) * 1993-02-04 1994-07-19 United Memories, Inc. DRAM variable row select
US5469559A (en) * 1993-07-06 1995-11-21 Dell Usa, L.P. Method and apparatus for refreshing a selected portion of a dynamic random access memory

Also Published As

Publication number Publication date
US5875143A (en) 1999-02-23
IL121044A0 (en) 1997-11-20
EP0820065A3 (en) 1999-09-15
EP0820065A2 (en) 1998-01-21
TW331644B (en) 1998-05-11
SG53006A1 (en) 1998-09-28
IL121044A (en) 2000-09-28
JPH1069768A (ja) 1998-03-10

Similar Documents

Publication Publication Date Title
KR980011482A (ko) 리프레쉬 회로 및 리프레쉬 방법을 갖는 다이나믹 메모리 장치
EP1225589B1 (en) Semiconductor memory device having a plurality of low power consumption modes
US5262998A (en) Dynamic random access memory with operational sleep mode
US6094705A (en) Method and system for selective DRAM refresh to reduce power consumption
US9286161B2 (en) Memory system and method using partial ECC to achieve low power refresh and fast access to data
US6879536B2 (en) Semiconductor memory device and system outputting refresh flag
US7193919B2 (en) Selective bank refresh
JP3165585B2 (ja) 情報処理装置
US8116161B2 (en) System and method for refreshing a DRAM device
JPH09501254A (ja) 同期ｄｒａｍシステムにおけるリフレッシュを実施する方法および装置
KR960038983A (ko) 반도체기억장치와 메모리시스템
US20050105362A1 (en) Semiconductor memory device for performing refresh operation
JP2002358780A (ja) ダイナミックメモリにおけるリフレッシュ方法
JPH05266657A (ja) ダイナミック型半導体メモリ
US20040179416A1 (en) Memory device, refresh control circuit to be used for the memory device, and refresh method
US7088635B2 (en) Bank based self refresh control apparatus in semiconductor memory device and its method
KR100861439B1 (ko) 반밀도 및 전밀도 동작을 갖는 ｄｒａｍ 및 이와 같은 메모리를 동작시키기 위한 방법
US6765838B2 (en) Refresh control circuitry for refreshing storage data
KR100532456B1 (ko) 메모리 컨트롤러 및 상기 메모리 컨트롤러를 구비하는반도체 장치
US20070070671A1 (en) Integrated semiconductor memory with transmission of data via a data interface
US20080080284A1 (en) Method and apparatus for refreshing memory cells of a memory
JPH0644773A (ja) ダイナミック型半導体メモリ
US20030043675A1 (en) Memory system
JPH05242671A (ja) Ｄｒａｍリフレッシュ装置
US20030182522A1 (en) SRAM compatible and page accessible memory device using dram cells and method for operating the same

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid