JPS6313197A - ダイナミツク型半導体記憶装置 - Google Patents
ダイナミツク型半導体記憶装置Info
- Publication number
- JPS6313197A JPS6313197A JP61157232A JP15723286A JPS6313197A JP S6313197 A JPS6313197 A JP S6313197A JP 61157232 A JP61157232 A JP 61157232A JP 15723286 A JP15723286 A JP 15723286A JP S6313197 A JPS6313197 A JP S6313197A
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- Japan
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- 239000004065 semiconductor Substances 0.000 title claims description 6
- 230000004044 response Effects 0.000 claims description 4
- 230000006870 function Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000005856 abnormality Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 210000001215 vagina Anatomy 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はダイナミック型半導体記憶装置、特に記憶息子
をリフレッシュするためのリフレッシュ部に関する。
をリフレッシュするためのリフレッシュ部に関する。
従来、この釉のダイナミック型半導体記憶装置としては
、第２図に示されているようなものがあり、この第２図
に示されている記憶装置は第３図に示されているページ
モードのタイミングで機能する。すなわち、ロウアドレ
スストローブ信号（以下、ＲＡＳという）が活性化され
るとアドレスバッファ１に供給されるロウアドレスがロ
ウデコーダ２でデコードされてメモリアレイ３の行が選
択される。ＲＡＳを活性化させたままで、カラムアドレ
スを供給しつつカラムアドレスストローブ信号（以下、
ＣＡＳという）をカラムアドレスに対応させて活性化す
るとカラムデコーダ４はカラムアドレスをデコードして
上記ロウアドレスとカラムアドレスとで指定されるアド
レスのデータがメモリセルアレイ３からＩ１０スイッチ
＆バッファ５）出力バッファ６を介して読み出される。
、第２図に示されているようなものがあり、この第２図
に示されている記憶装置は第３図に示されているページ
モードのタイミングで機能する。すなわち、ロウアドレ
スストローブ信号（以下、ＲＡＳという）が活性化され
るとアドレスバッファ１に供給されるロウアドレスがロ
ウデコーダ２でデコードされてメモリアレイ３の行が選
択される。ＲＡＳを活性化させたままで、カラムアドレ
スを供給しつつカラムアドレスストローブ信号（以下、
ＣＡＳという）をカラムアドレスに対応させて活性化す
るとカラムデコーダ４はカラムアドレスをデコードして
上記ロウアドレスとカラムアドレスとで指定されるアド
レスのデータがメモリセルアレイ３からＩ１０スイッチ
＆バッファ５）出力バッファ６を介して読み出される。
かかる従来の記憶装ｆ１７を画像処理装置に適用した場
合は第４図に示されているようにディスプレイ８の画素
（５１２ｘ５１２画素）に各メモリセルを対応させて使
用している。
合は第４図に示されているようにディスプレイ８の画素
（５１２ｘ５１２画素）に各メモリセルを対応させて使
用している。
一方、ダイナミック型半導体記憶装置としては、第５図
に示されているような２５６７ワード×４ビツトのデー
タレジスタ９を有する記憶装ｆｆｌ。
に示されているような２５６７ワード×４ビツトのデー
タレジスタ９を有する記憶装ｆｆｌ。
もあシ、この記憶装置１０ではｌ下位アドレス分（１０
２４ビツト）のデータをデータレジスタ９に読み出し、
その後膣データレジスタ９から外部にデータを送出する
。したがって、かかる記憶装置４個を使用すると第６図
に示されているように高解像度（１０２４画素Ｘ画素０
２４画素）のディスプレイ１１を有する画像処理装置を
構成できる。
２４ビツト）のデータをデータレジスタ９に読み出し、
その後膣データレジスタ９から外部にデータを送出する
。したがって、かかる記憶装置４個を使用すると第６図
に示されているように高解像度（１０２４画素Ｘ画素０
２４画素）のディスプレイ１１を有する画像処理装置を
構成できる。
上記第２図および第５図に示されている記憶装ｆｔ７，
１０は、いずれもダイナミック型なので定期的なリフレ
ッシュを必要としておシ、リフレッシュはメモリセルア
レイ３等のアドレスを順次指定するりフレッシェアドレ
スカウンタが外部からの９７−レツシエ要求時に活性化
されるリフレッシュ制御回路からの指令によシ先頭アド
レスから最終アドレスまで順次無条件でアドレス指定を
することによシなされていた。通常２５６キロビツトの
メモリセルアレイの場合は４ミリ秒、１メガビツトのメ
モリアレイの場合は８ミリ秒の間に全メモリのりフレッ
シユをして各メモリセルに誉き込まれているデータの保
持を図っていた。
１０は、いずれもダイナミック型なので定期的なリフレ
ッシュを必要としておシ、リフレッシュはメモリセルア
レイ３等のアドレスを順次指定するりフレッシェアドレ
スカウンタが外部からの９７−レツシエ要求時に活性化
されるリフレッシュ制御回路からの指令によシ先頭アド
レスから最終アドレスまで順次無条件でアドレス指定を
することによシなされていた。通常２５６キロビツトの
メモリセルアレイの場合は４ミリ秒、１メガビツトのメ
モリアレイの場合は８ミリ秒の間に全メモリのりフレッ
シユをして各メモリセルに誉き込まれているデータの保
持を図っていた。
上記従来の記憶装［７、１０を画像処理装置に使用した
場合には、各メモリセルは水平走査時にのみアクセスさ
れるので、ディスプレイ８，１１の１垂直走査期間（通
常１／３０秒また＃″１１／６０秒）にはデータの書き
込みおよび読み出し以外Ｋ リフレッシ工期間を設けな
ければデータが失なわれるおそれがありた。とのリフレ
ッシュは直前にデータの読み出し等を行なったメモリセ
ルに対しても無条件でなされることからりフレッシユＫ
ｔ４する期間が長くなシ、メモリへの画像データの書き
込みの効率（描画効率）が低下するという問題点があっ
た。さらに、大容量の記憶装置を採用した場合には、使
用しないメモリセルも生じ、かかるメモリセルへも無条
件でリフレッシュすることは記憶装置を含むシステムの
メモリアクセス効率を低下させるという問題点もあった
。
場合には、各メモリセルは水平走査時にのみアクセスさ
れるので、ディスプレイ８，１１の１垂直走査期間（通
常１／３０秒また＃″１１／６０秒）にはデータの書き
込みおよび読み出し以外Ｋ リフレッシ工期間を設けな
ければデータが失なわれるおそれがありた。とのリフレ
ッシュは直前にデータの読み出し等を行なったメモリセ
ルに対しても無条件でなされることからりフレッシユＫ
ｔ４する期間が長くなシ、メモリへの画像データの書き
込みの効率（描画効率）が低下するという問題点があっ
た。さらに、大容量の記憶装置を採用した場合には、使
用しないメモリセルも生じ、かかるメモリセルへも無条
件でリフレッシュすることは記憶装置を含むシステムの
メモリアクセス効率を低下させるという問題点もあった
。
したがって、本発明はりフレッシェ期間の短かい記憶装
置を提供することを目的としている。
置を提供することを目的としている。
〔問題点を解決するだめの手段、作用および効果〕本発
明は、リフレッシュアドレスカウンタにリフレッシュす
べき記憶素子の開始アドレスと終了アドレスとを任意に
プリセットできるようにしたことｆ：要旨としており、
リフレッシュ制御回路からロード命令が送出されるとリ
フレッシュアドレスカウンタはリフレッシュすべき記憶
素子の開始アドレスと終了アドレスとを保持し、リフレ
ッシュ期間に入シリフレッシュ制御回路がらリフレッシ
ュ指令が供給されると開始アドレスから順次アドレスを
歩進させつつ終了アドレスに達するまでリフレッシュア
ドレスをアドレス部に送出する。
明は、リフレッシュアドレスカウンタにリフレッシュす
べき記憶素子の開始アドレスと終了アドレスとを任意に
プリセットできるようにしたことｆ：要旨としており、
リフレッシュ制御回路からロード命令が送出されるとリ
フレッシュアドレスカウンタはリフレッシュすべき記憶
素子の開始アドレスと終了アドレスとを保持し、リフレ
ッシュ期間に入シリフレッシュ制御回路がらリフレッシ
ュ指令が供給されると開始アドレスから順次アドレスを
歩進させつつ終了アドレスに達するまでリフレッシュア
ドレスをアドレス部に送出する。
その結果、アドレス部によシアドレス指定された記憶素
子のみリフレッシュされ、それ以外の記憶素子はり７レ
ツシ為されることがない。よって、直前にデータの書き
込み等のなされた記憶素子や不使用記憶素子を除外して
リフレッシュすれば、記憶機能に異常を生じさせること
なぐり７レツシ、期間を短縮させることができる。
子のみリフレッシュされ、それ以外の記憶素子はり７レ
ツシ為されることがない。よって、直前にデータの書き
込み等のなされた記憶素子や不使用記憶素子を除外して
リフレッシュすれば、記憶機能に異常を生じさせること
なぐり７レツシ、期間を短縮させることができる。
第１図は本発明の一実施例を示す図であシ、通常の書き
込み、読み出し時に／ｆｉ、ライト入力リード入力に応
答してリードライト制御回路２１がデータ入出力パッフ
ァ２２ｔ−切シ換え、ＲＡＳ。
込み、読み出し時に／ｆｉ、ライト入力リード入力に応
答してリードライト制御回路２１がデータ入出力パッフ
ァ２２ｔ−切シ換え、ＲＡＳ。
ＣＡＳに応答してタイミング発生回路２３が制御信号を
発生させると、外部アドレスがアドレスバッファ・デコ
ーダにラッチされてデコードされる。
発生させると、外部アドレスがアドレスバッファ・デコ
ーダにラッチされてデコードされる。
こうして外部アドレスによってアドレス指定されたメモ
リセルアレイ２５のメモリセルにデータがデータ入出力
バッ７ア２２−を介して書き込みあるいは読み出される
。
リセルアレイ２５のメモリセルにデータがデータ入出力
バッ７ア２２−を介して書き込みあるいは読み出される
。
一万、リフレッシ１を行なうには、リフレッシ−人力と
ライト入力とを同時に活性化して外部アドレスに開始ア
ドレスを供給すると、該開始アドレスはアドレスバッフ
ァ・デコーダ２４を介してリフレッシユアドレスカウン
タ２６に保持される。
ライト入力とを同時に活性化して外部アドレスに開始ア
ドレスを供給すると、該開始アドレスはアドレスバッフ
ァ・デコーダ２４を介してリフレッシユアドレスカウン
タ２６に保持される。
続いて、リフレッシュ入力とリード入力とを活性化し外
部アドレス終了アドレスを供給すると、該アドレスはア
ドレスバッファ・デコーダ２４を介してリフレッシユア
ドレスカウンタ２６に保持される。す７レツシ為期間に
入シ外部からリフレッシュ要求があると、リフレッシェ
制御回路２７の制御のもとに９７レツシエアドレスがア
ドレスバッファ・デコーダに送出され、開始アドレスと
終了アドレスとの間に指定されるメモリセルのりフレッ
シ島がなされる。よって、リフレッシ工期間が短縮され
、メモリセス効率が向上する。
部アドレス終了アドレスを供給すると、該アドレスはア
ドレスバッファ・デコーダ２４を介してリフレッシユア
ドレスカウンタ２６に保持される。す７レツシ為期間に
入シ外部からリフレッシュ要求があると、リフレッシェ
制御回路２７の制御のもとに９７レツシエアドレスがア
ドレスバッファ・デコーダに送出され、開始アドレスと
終了アドレスとの間に指定されるメモリセルのりフレッ
シ島がなされる。よって、リフレッシ工期間が短縮され
、メモリセス効率が向上する。
第１図は本発明の一実施例を示すブロック図、第２図は
第１従来例のブロック図、第３図は第１従来例のタイミ
ング図、第４図は第１従来例を便用した画像処理装置の
ブロック図、第５図は第２従来例のブロック図、第６図
は第２従来例を使用した画像処理装置のブロック図であ
る。 ２４・・・・・・アドレス部（アドレスバッファ・デコ
ーダ）、２５・・・・・・記憶部（メモリセルアレイ）
、２６・・・・°°リフレッシユアドレスカウンタ、２
７・・・・・・リフレッシェ制御回路。 ′ｆＪｊ回 パー ′ｙｆ５ｚ回 ￥５３図 Ｍ４図 １５左図 ￥ 噸
第１従来例のブロック図、第３図は第１従来例のタイミ
ング図、第４図は第１従来例を便用した画像処理装置の
ブロック図、第５図は第２従来例のブロック図、第６図
は第２従来例を使用した画像処理装置のブロック図であ
る。 ２４・・・・・・アドレス部（アドレスバッファ・デコ
ーダ）、２５・・・・・・記憶部（メモリセルアレイ）
、２６・・・・°°リフレッシユアドレスカウンタ、２
７・・・・・・リフレッシェ制御回路。 ′ｆＪｊ回 パー ′ｙｆ５ｚ回 ￥５３図 Ｍ４図 １５左図 ￥ 噸
Claims (1)
- アドレス指定可能な複数の記憶素子を有する記憶部と
、外部アドレスに基づき記憶素子をアドレス指定するア
ドレス部と、記憶素子をリフレッシュするリフレッシユ
部とを備えたダイナミック型半導体記憶装置において、
上記リフレッシュ部がプリセット指令に応答してリフレ
ッシュすべき記憶素子の開始アドレスと終了アドレスと
を保持しリフレッシユ指令に応答して開始アドレスから
終了アドレスまで順次アドレスを歩進させつつリフレッ
シユアドレスをアドレス部に送出するリフレッシュアド
レスカウンタと、ロード命令に基づきプリセット指令を
送出するとともに記憶素子のリフレッシュ期間にリフレ
ッシュ指令を送出するリフレッシユ制御回路とを有する
ことを特徴とするダイナミック型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61157232A JPS6313197A (ja) | 1986-07-03 | 1986-07-03 | ダイナミツク型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61157232A JPS6313197A (ja) | 1986-07-03 | 1986-07-03 | ダイナミツク型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6313197A true JPS6313197A (ja) | 1988-01-20 |
Family
ID=15645122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61157232A Pending JPS6313197A (ja) | 1986-07-03 | 1986-07-03 | ダイナミツク型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6313197A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0358277A2 (de) * | 1988-09-09 | 1990-03-14 | Koninklijke Philips Electronics N.V. | In ein Informationsverarbeitungsgerät einführbarer Speichermodul und Verwendung eines solchen Speichermoduls in einem Informationsverarbeitungsgerät |
| US5283885A (en) * | 1988-09-09 | 1994-02-01 | Werner Hollerbauer | Storage module including a refresh device for storing start and stop refresh addresses |
| EP0820065A2 (en) * | 1996-07-15 | 1998-01-21 | Motorola, Inc. | Dynamic memory device with refresh circuit and refresh method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5956276A (ja) * | 1982-09-24 | 1984-03-31 | Hitachi Ltd | 半導体記憶装置 |
| JPS60182098A (ja) * | 1984-02-28 | 1985-09-17 | Fujitsu Ltd | リフレツシユ制御方式 |
-
1986
- 1986-07-03 JP JP61157232A patent/JPS6313197A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5956276A (ja) * | 1982-09-24 | 1984-03-31 | Hitachi Ltd | 半導体記憶装置 |
| JPS60182098A (ja) * | 1984-02-28 | 1985-09-17 | Fujitsu Ltd | リフレツシユ制御方式 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0358277A2 (de) * | 1988-09-09 | 1990-03-14 | Koninklijke Philips Electronics N.V. | In ein Informationsverarbeitungsgerät einführbarer Speichermodul und Verwendung eines solchen Speichermoduls in einem Informationsverarbeitungsgerät |
| JPH02108296A (ja) * | 1988-09-09 | 1990-04-20 | Philips Gloeilampenfab:Nv | 記憶蓄積モジュール |
| US5283885A (en) * | 1988-09-09 | 1994-02-01 | Werner Hollerbauer | Storage module including a refresh device for storing start and stop refresh addresses |
| EP0820065A2 (en) * | 1996-07-15 | 1998-01-21 | Motorola, Inc. | Dynamic memory device with refresh circuit and refresh method |
| EP0820065A3 (en) * | 1996-07-15 | 1999-09-15 | Motorola, Inc. | Dynamic memory device with refresh circuit and refresh method |
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