CN107665174B - 具有非易失性存储器和易失性存储器的存储系统 - Google Patents
具有非易失性存储器和易失性存储器的存储系统 Download PDFInfo
- Publication number
- CN107665174B CN107665174B CN201710457059.7A CN201710457059A CN107665174B CN 107665174 B CN107665174 B CN 107665174B CN 201710457059 A CN201710457059 A CN 201710457059A CN 107665174 B CN107665174 B CN 107665174B
- Authority
- CN
- China
- Prior art keywords
- page
- volatile memory
- information
- memory
- host
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0638—Combination of memories, e.g. ROM and RAM such as to permit replacement or supplementing of words in one module by words in another module
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/12—Replacement control
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0866—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches for peripheral storage systems, e.g. disk cache
- G06F12/0868—Data transfer between cache memory and other subsystems, e.g. storage devices or host systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0891—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using clearing, invalidating or resetting means
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0893—Caches characterised by their organisation or structure
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1009—Address translation using page tables, e.g. page table structures
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
- G06F3/0614—Improving the reliability of storage systems
- G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
- G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
- G06F3/0671—In-line storage system
- G06F3/0683—Plurality of storage devices
- G06F3/0685—Hybrid storage combining heterogeneous device types, e.g. hierarchical storage, hybrid arrays
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/10—Providing a specific technical effect
- G06F2212/1016—Performance improvement
- G06F2212/1021—Hit rate improvement
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/10—Providing a specific technical effect
- G06F2212/1016—Performance improvement
- G06F2212/1024—Latency reduction
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/10—Providing a specific technical effect
- G06F2212/1032—Reliability improvement, data loss prevention, degraded operation etc
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/20—Employing a main memory using a specific memory technology
- G06F2212/205—Hybrid memory, e.g. using both volatile and non-volatile memory
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/60—Details of cache memory
- G06F2212/608—Details relating to cache mapping
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/72—Details relating to flash memory management
- G06F2212/7201—Logical to physical mapping or translation of blocks or pages
Abstract
一种存储系统可以包括易失性存储器、非易失性存储器和控制器。控制器可以将数据从存储器复制到另一个存储器。控制器可以包括页命中检测电路和页请求器。页命中检测电路可以根据主机请求的页信息与加载在易失性存储器中的非易失性存储器的页信息是否彼此对应来产生关于页命中和页未命中的信息。页请求器可以执行页交换并且将就绪响应信号传输给主机。
Description
相关申请的交叉引用
本申请要求2016年7月27日提交给韩国知识产权局的申请号为10-2016-0095557的韩国专利申请的优先权,其通过引用整体合并于此。
技术领域
各种实施例一般而言涉及一种半导体技术,更具体地,涉及一种存储系统。
背景技术
电子装置可以包括大量的电子组件。在其它电子装置之中,计算机系统可以包括许多半导体组件,诸如半导体存储器件。例如,计算机系统可以具有存储器模块,该存储器模块在具有连接到计算机系统的其它电子组件的引脚的电路板上包含一个或更多个半导体存储器件。存储器模块的示例可以包括用作暂时储存器件的存储器模块。这些类型的存储器模块可以包括双列直插存储器模块,其通常包括一个或更多个易失性存储器,诸如DRAM。双列直插式存储器模块还可以包括一个或更多个非易失性存储器,以便即使当电力由于意外的功率损耗或正常的系统关闭而被去除时也可以保持数据。
发明内容
在实施例中,一种存储系统可以包括易失性存储器、非易失性存储器和控制器。控制器可以将数据从存储器复制到另一个存储器。控制器可以包括页命中检测电路和页请求器。页命中检测电路可以根据主机请求的页信息与加载在易失性存储器中的非易失性存储器的页信息是否彼此对应来产生关于页命中和页未命中的信息。页请求器可以基于关于页命中和页未命中的信息,来执行与主机的数据输入/输出操作或改变加载在易失性存储器中的非易失性存储器的页。
在实施例中,一种操作包括控制器、易失性存储器和非易失性存储器的存储系统的方法可以包括通过判断主机请求的页信息与加载在易失性存储器中的非易失性存储器的页信息是否彼此对应来产生关于页命中和页未命中的信息。该方法可以包括在页命中的情况下将就绪响应信号传输给主机,而在页未命中的情况下执行页交换,然后将就绪响应信号传输给主机。该方法可以包括基于就绪响应信号来执行数据输入/输出操作。
附图说明
图1是图示根据实施例的存储系统的示例配置的示图。
图2是图示根据实施例的控制器的示例配置的示图。
图3是概念上图示图1所示的易失性存储器和非易失性存储器的示例配置的示图。
图4是图2所示的页命中检测电路的操作的示例代表。
图5是根据实施例的存储系统的操作的示例代表。
图6是当寄存器存储器包括第一信息时页命中检测电路的操作的示例代表。
图7是根据实施例的存储系统的操作的示例代表。
图8是用于说明根据实施例的存储系统的操作的图2所示的页扫描电路的示例代表。
图9是在存储系统和主机之间传输的信号的时序图的示例代表。
具体实施方式
在下文中,下面将参考附图通过实施例的各种示例来描述使用易失性存储器作为高速缓冲存储器的非易失性存储系统。
图1是图示根据实施例的存储系统1的示例配置的示图。在图1中,存储系统1可以包括易失性存储器110和非易失性存储器120。例如,存储系统1可以是即使当电力由于意外的功率损耗或正常的系统关闭而被去除时也可以保持数据的非易失性存储系统。存储系统1可以是包括易失性存储器110和非易失性存储器120的非易失性存储器模块。存储系统1可以使用易失性存储器110作为缓冲存储器或高速缓冲存储器,并且可以使用非易失性存储器120作为数据储存区域。非易失性存储器120可以具有比易失性存储器110相对大的数据储存容量。易失性存储器110的示例可以包括静态RAM(SRAM)、动态RAM(DRAM)以及同步DRAM(SDRAM)。非易失性存储器120的示例可以包括只读存储器(ROM)、可编程ROM(PROM)、电可擦除可编程ROM(EEPROM)、电可编程ROM(EPROM)、快闪存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)以及铁电式RAM(FRAM)。
存储系统1可以包括寄存器时钟驱动器131和数据缓冲器132。寄存器时钟驱动器131和数据缓冲器132可以耦接到诸如主机的外部设备。主机可以包括中央处理单元(CPU)、图形处理单元(GPU)、多媒体处理器(MMP)或数字信号处理器(DSP)。此外,主机可以通过组合具有各种功能的处理器芯片(诸如应用处理器(AP))以片上系统(SOC)的形式来实现。主机可以将控制信号(诸如命令信号CMD、地址信号ADD以及时钟信号CLK)提供给寄存器时钟驱动器131,从而控制存储系统1的操作。寄存器时钟驱动器131可以缓冲从主机接收到的命令信号CMD、地址信号ADD以及时钟信号CLK,并且可以将它们提供给易失性存储器110。主机可以将数据DQ传输给数据缓冲器132或从数据缓冲器132接收数据DQ。数据缓冲器132可以缓冲从主机接收到的数据DQ并且将其提供给易失性存储器110,或者可以将从易失性存储器110提供的数据DQ输出到主机。
存储系统1还可以包括控制器140。控制器140可以从主机接收命令信号CMD和地址信号ADD。控制器140可以产生页命中信息。当从主机接收到页的访问请求时,控制器140可以将主机请求的非易失性存储器120的页信息与加载到易失性存储器110中(当前储存在易失性存储器110中)的非易失性存储器120的页信息进行比较,并且可以产生页命中信息。例如,当主机已经做出访问页的请求时,控制器140可以将主机请求的非易失性存储器120的页信息(例如,页地址)与当前储存在易失性存储器110中的非易失性存储器120的页信息(例如,页地址)进行比较,并且如果发现匹配,则可以产生页命中信息。当发现不匹配时,控制器140可以执行页交换操作。当由主机请求的非易失性存储器120的页信息与加载到(例如当前储存在)易失性存储器110中的非易失性存储器120的页信息相对应时,控制器140可以将就绪响应信号PGREADY传输给主机,并且可以在主机和易失性存储器110之间执行数据输入/输出操作。当由主机请求的页信息与加载到(例如,当前储存在)易失性存储器110中的非易失性存储器120的页信息不对应时,控制器140可以将数据DATA从易失性存储器110复制到非易失性存储器120,并且将易失性存储器110的地址映射到与主机请求的页信息相对应的非易失性存储器120的页。控制器140可以产生数据交换信号DBSW,以便将数据DATA从易失性存储器110复制到非易失性存储器120。响应于数据交换信号DBSW,易失性存储器110可以变成耦接到控制器140,并且可以执行在易失性存储器110和非易失性存储器120之间的数据DATA的复制(例如,备份和恢复)。如果页交换操作完成,则控制器140可以将就绪响应信号PGREADY传输给主机。
图2是图示根据实施例的控制器200的示例配置的示图。将在下面讨论的控制器200的概念可以应用于图1所示的控制器140。在存储系统1是非易失性存储器模块的情况下,控制器200可以用作模块控制器。在图2中,控制器200可以包括页命中检测电路210和页请求器220。页命中检测电路210可以根据主机请求的页信息和加载在易失性存储器110中的页信息是否彼此对应来产生关于页命中(page hit)/页未命中(page miss)的信息,诸如页命中信号PGHIT和页未命中信号PGMISS。主机请求的页信息可以包括地址信号ADD。地址信号ADD可以包括页地址RA和扩展地址EXA。页可以是可以储存在易失性存储器110和非易失性存储器120中的数据的单元。例如,页可以表示用于存储器管理的数据的单元。
页命中检测电路210可以包括寄存器存储器211和页命中检测器212。寄存器存储器211可以储存加载在易失性存储器110的页中的非易失性存储器120的页信息。页命中检测电路210可以从寄存器存储器211获得加载在易失性存储器110的页中的非易失性存储器120的页信息。寄存器存储器211可以储存映射到与页地址RA相对应的易失性存储器110的页的非易失性存储器120的页信息。如稍后将详细描述的,寄存器存储器211可以使用页地址RA作为索引,并且可以将与从主机接收到的页地址RA相对应的扩展地址EXA储存为扩展地址信息iEXA。页命中检测器212可以将从主机接收到的扩展地址EXA与储存在寄存器存储器211中并且与从主机接收到的页地址RA相对应的扩展地址信息iEXA进行比较,并且可以产生页命中信号PGHIT和/或页未命中信号PGMISS。寄存器存储器211可以通过使用例如静态随机存取存储器(SRAM)来实现,并且页命中检测电路210还可以包括用于控制寄存器存储器211的寄存器控制器213。如果寄存器存储器211是SRAM,则寄存器控制器213可以是SRAM控制器。寄存器控制器213可以在页命中检测器212的控制下向寄存器存储器211输入信息或输出储存在寄存器存储器211中的信息。
图3是概念上图示图1所示的易失性存储器110和非易失性存储器120的示例配置的示图。参考图3,非易失性存储器120可以具有比易失性存储器110大的储存容量。易失性存储器110的页可以与非易失性存储器120的页进行映射。易失性存储器110的页可以基于页地址RA和扩展地址EXA来与非易失性存储器120的页进行映射。易失性存储器110可以包括多个页。例如,易失性存储器110可以包括(n+1)个页Page 0到Page n。页的数量可以与布置在易失性存储器110的存储单元阵列中的字线的数量相对应。页地址RA可以是指示易失性存储器110的每个页的页信息。非易失性存储器120可以包括多个页。非易失性存储器120可以包括多个页组。每个页组具有的页数可以与易失性存储器110的页数相对应,并且组的数量可以与扩展地址EXA相对应。例如,非易失性存储器120可以包括第一组至第四组,并且第一组至第四组可以分别包括第一页至第n页Page 0_0到Page 0_n、Page 1_0到Page 1_n、Page 2_0到Page 2_n以及Page 3_0到Page 3_n。第一组到第四组的第一页Page 0_0、Page1_0、Page 2_0和Page 3_0可以与易失性存储器110的第一页Page 0进行映射。第一组到第四组的第一页Page 0_0、Page 1_0、Page 2_0和Page 3_0中的每个可以由页地址RA和扩展地址EXA来限定。
例如,如果页地址RA是与第一页Page 0相对应的信息并且扩展地址EXA是与第一组相对应的信息,则易失性存储器110的第一页Page 0可以与非易失性存储器120中的第一组的第一页Page 0_0进行映射。如果页地址RA是与第一页Page 0相对应的信息并且扩展地址EXA是与第三组相对应的信息,则易失性存储器110的第一页Page 0可以与非易失性存储器120中的第三组的第一页Page 2_0进行映射。
参考图2,控制器200还可以包括地址FIFO 230。地址FIFO 230可以储存从主机接收到的页地址RA和扩展地址EXA。地址FIFO 230可以顺序地储存连续输入的多个页地址RA和多个扩展地址EXA。例如,地址FIFO 230可以储存四对页地址RA和扩展地址EXA,并且该四对页地址RA和扩展地址EXA可以是用于访问不同存储体的页的信息。响应于来自地址FIFO230的页地址RA和扩展地址EXA,页命中检测器212可以将扩展地址EXA与储存在寄存器存储器211中的扩展地址信息iEXA进行比较,并且可以产生页命中信号PGHIT和/或页未命中信号PGMISS。
当主机请求的页信息与当前加载在(例如,当前储存在)易失性存储器110中的非易失性存储器120的页信息匹配时,可以产生页命中信号PGHIT。当主机请求的页信息与当前加载(例如,当前储存)在易失性存储器110中的非易失性存储器120的页信息不匹配时,可以产生页未命中信号PGMISS。页命中检测器212可以将从主机接收到的页地址RA提供给寄存器控制器213,寄存器控制器213可以将寄存器存储器211中的与页地址RA相对应的扩展地址信息iEXA提供给页命中检测器212。页命中检测器212可以将从主机接收到的扩展地址EXA与扩展地址信息iEXA进行比较,并且可以产生页命中信号PGHIT和/或页未命中信号PGMISS。
参考图2,页请求器220可以接收从页命中检测电路210产生的页命中信号PGHIT和/或页未命中信号PGMISS。页请求器220可以根据页命中信号PGHIT和页未命中信号PGMISS中的哪个已经被发出而产生就绪响应信号PGREADY。当页命中信号PGHIT通过页命中检测电路210而已经发出时,页请求器220可以将就绪响应信号PGREADY发送给主机。就绪响应信号PGREADY可以指示存储系统1已经变得可用于主机与存储系统1的存储器中的至少一个之间的通信。当页未命中信号PGMISS通过页命中检测电路210发出时,页请求器220可以改变加载在易失性存储器110中的非易失性存储器120的页。换言之,页请求器220可以使与页地址RA和扩展地址EXA相对应的非易失性存储器120的页被加载到易失性存储器110中。为了改变加载在易失性存储器110中的非易失性存储器120的页,页请求器220可以产生数据交换信号DBSW。可以响应于由页请求器220产生的数据交换请求REQ来在易失性存储器110和非易失性存储器120之间执行数据交换。当易失性存储器110和非易失性存储器120之间的数据交换完成时,页请求器220可以向主机发送就绪响应信号PGREADY,并且与页地址RA和扩展地址EXA相对应的非易失性存储器120的页被加载到易失性存储器110中。
控制器200还可以包括易失性存储器控制器240、非易失性存储器控制器250以及数据交换电路260。易失性存储器控制器240可以控制易失性存储器110。易失性存储器控制器240可以基于由页请求器220发出的控制信号来控制易失性存储器110的数据输入/输出操作。非易失性存储器控制器250可以控制非易失性存储器120。非易失性存储器控制器250可以基于由页请求器220发出的控制信号来控制非易失性存储器120的数据输入/输出操作。数据交换电路260可以接收来自页请求器220的数据交换请求REQ。数据交换电路260可以基于数据交换请求REQ来将读取信号RD提供给易失性存储器控制器240以及将写入信号WT提供给非易失性存储器控制器250。数据交换电路260可以通过提供读取信号RD和写入信号WT来将从易失性存储器110输出的数据DATA储存到非易失性存储器120中。如果数据DATA从易失性存储器110移动(例如,复制)到非易失性存储器120,则数据交换电路260可以将交换完成信号ACK提供给页请求器220。页请求器220可以响应于交换完成信号ACK来将就绪响应信号PGREADY发送给主机。数据交换电路260可以包括有限状态机,其能够基于数据交换请求REQ来顺序地执行预定的算法。
图4是图2所示的页命中检测电路210的操作的示例代表。参考图4,寄存器存储器211可以具有作为索引的页地址RA,并且可以储存映射有效性信息V和扩展地址信息iEXA。映射有效性信息V可以是定义易失性存储器110的页和非易失性存储器120的页是否被有效映射的信息。映射有效性信息V可以是例如1比特信息。例如,映射有效性信息V的“1”可以表示根据页面地址RA和扩展地址EXA,与页地址RA相对应的易失性存储器110的页和非易失性存储器120的页被有效地映射,而映射有效性信息V的“0”可以表示易失性存储器110的页与非易失性存储器120的页未被映射。如果映射有效性信息V为“1”,并且如果储存在寄存器存储器211中的扩展地址信息iEXA和从主机接收到的扩展地址EXA彼此对应,则页命中检测器212可以产生页命中信号PGHIT。此外,即使当映射有效性信息V为“0”时,页命中检测器212也可以产生页命中信号PGHIT。即使映射有效性信息V为“1”,如果储存在寄存器存储器211中的扩展地址信息iEXA与从主机接收到的扩展地址EXA不匹配,则页命中检测器212可以产生页未命中信号PGMISS。
如上所述,从主机接收到的页地址RA和扩展地址EXA可以被储存在地址FIFO 230中。在地址FIFO 230储存四对页地址RA和扩展地址EXA的示例中,当接收到与第一页相对应的页地址RA0并且输入与第四组相对应的扩展地址EXA3时,页地址RA0可以被提供给寄存器控制器213。寄存器控制器213可以将储存在寄存器存储器211中的信息之中与页地址RA0相关联的映射有效性信息V和扩展地址信息iEXA提供给页命中检测器212。如图4所示,当映射有效性信息V为“0”时,页命中检测器212可以产生页命中信号PGHIT,并且寄存器控制器213可以将寄存器存储器211的映射有效性信息V更新为“1”,以及将扩展地址信息iEXA更新为对应于与第四组相关联的扩展地址EXA3的值。
在地址FIFO 230储存四对页地址RA和扩展地址EXA的示例中,当接收到与第二页相对应的页地址RA1并且输入与第三组相对应的扩展地址EXA2时,页地址RA1可以被提供给寄存器控制器213。寄存器控制器213可以将储存在寄存器存储器211中的信息之中与页地址RA1相关联的映射有效性信息V和扩展地址信息iEXA提供给页命中检测器212。当储存在寄存器存储器211中的映射有效性信息V为“1”并且扩展地址信息iEXA与第二组相关联时,由于储存在寄存器存储器211中的扩展地址信息iEXA与从主机接收到的扩展地址EXA2彼此不对应,因此页命中检测器212可以产生页未命中信号PGMISS。寄存器控制器213可以保持寄存器存储器211的映射有效性信息V,并且可以将寄存器存储器211的扩展地址信息iEXA更新为对应于与第三组相关联的扩展地址EXA2的值。
在地址FIFO 230储存四对页地址RA和扩展地址EXA的示例中,当接收到与第三页相对应的页地址RA2并且输入与第二组相对应的扩展地址EXA1时,页地址RA2可以被提供给寄存器控制器213。寄存器控制器213可以将储存在寄存器存储器211中的信息之中与页地址RA2相关联的映射有效性信息V和扩展地址信息iEXA提供给页命中检测器212。当储存在寄存器存储器211中的映射有效性信息V为“1”并且扩展地址信息iEXA与第一组相关联时,由于储存在寄存器存储器211中的扩展地址信息iEXA与从主机接收到的扩展地址EXA1彼此不对应,因此页命中检测器212可以产生页未命中信号PGMISS。寄存器控制器213可以保持寄存器存储器211的映射有效性信息V,并且可以将寄存器存储器211的扩展地址信息iEXA更新为对应于与第二组相关联的扩展地址EXA1的值。
在地址FIFO 230储存四对页地址RA和扩展地址EXA的示例中,当接收到与第四页相对应的页地址RA3并且输入与第一组相对应的扩展地址EXA0时,页地址RA3可以被提供给寄存器控制器213。寄存器控制器213可以将储存在寄存器存储器211中的信息之中与页地址RA3相关联的映射有效性信息V和扩展地址信息iEXA提供给页命中检测器212。当储存在寄存器存储器211中的映射有效性信息V为“1”并且扩展地址信息iEXA与第一组相关联时,由于储存在寄存器存储器211中的扩展地址信息iEXA与从主机接收到的扩展地址EXA0彼此对应,因此页命中检测器212可以产生页命中信号PGHIT。寄存器控制器213可以保持寄存器存储器211的映射有效性信息V,并且可以保持寄存器存储器211的扩展地址信息iEXA。
图5是根据实施例的存储系统1的操作的示例代表。下面将参照图1到图5描述存储系统1的操作。可以从主机请求对页的访问,并且存储系统1可以从主机接收页地址RA和扩展地址EXA(S51)。页命中检测电路210可以根据主机请求的页信息和加载在易失性存储器110中的非易失性存储器120的页信息是否彼此对应,来产生页命中信号PGHIT和/或页未命中信号PGMISS(S52)。页命中检测电路210可以基于从主机接收到的扩展地址EXA与储存在寄存器存储器211中且与从主机接收到的页地址RA相对应的扩展地址信息iEXA是否匹配,来产生页命中信号PGHIT和页未命中信号PGMISS。
如果扩展地址EXA和扩展地址信息iEXA彼此对应,则页命中检测电路210可以检测到页被“命中”并且产生页命中信号PGHIT。页请求器220可以基于页命中信号PGHIT来将就绪响应信号PGREADY传输给主机,并且可以允许数据在主机和存储系统1之间输入/输出(S53)。
如果扩展地址EXA和扩展地址信息iEXA彼此不对应,则页命中检测电路210可以检测到页“未命中”并且产生页未命中信号PGMISS。页请求器220可以基于页未命中信号PGMISS来将储存在易失性存储器110中的数据移动(例如,复制)到非易失性存储器120(S54)。页请求器220可以基于页未命中信号PGMISS来产生数据交换信号DBSW,易失性存储器110可以耦接到非易失性存储器120。页请求器220可以提供数据交换请求REQ,数据交换电路260可以将读取信号RD提供给易失性存储器控制器240,以及将写入信号WT提供给非易失性存储器控制器250。因此,储存在易失性存储器110的页中的信息可以被移动(例如,复制)到非易失性存储器120的页。
此后,与主机请求的页信息相对应的非易失性存储器120的页可以被映射到易失性存储器110(S55)。如果储存在易失性存储器110中的数据被移动(例如,复制)到非易失性存储器120,并且易失性存储器110的页与和主机请求的页信息相对应的非易失性存储器120的页映射,则页交换可以被完成。页命中检测电路210可以更新加载在易失性存储器110中的非易失性存储器120的页信息(S56)。寄存器控制器213可以将与从主机接收到的页地址RA相对应的扩展地址信息iEXA更新为与从主机接收到的扩展地址EXA相对应的值。如果该步骤完成,则页请求器220可以将就绪响应信号PGREADY传输给主机,并且存储系统1可以执行与主机的数据输入/输出操作(S53)。
在图2中,无论主机请求的页信息和加载在易失性存储器110中的非易失性存储器120的页信息是否彼此对应,页命中检测电路210都可以在存储系统1的初始操作中产生页命中信号PGHIT和/或页未命中信号PGMISS。如果存储系统1是计算机设备的一部分,并且如果在供电之后开始操作,则首先发出页未命中信号PGMISS,因为易失性存储器110的页未映射到非易失性存储器120的页。这里,可以产生页未命中信号PGMISS,直到易失性存储器110的所有页被访问一次。因此,在本公开的实施例中,寄存器存储器211还可以储存第一信息(例如,图6中的“F”)。第一信息是用于判断从主机到存储系统1的页访问请求是否为针对存储系统1的第一访问请求的信息。这里,第一访问请求可以是第一次进行的访问请求。第一信息可以具有关于主机的访问请求是否为对易失性存储器110的每个页的第一访问请求的信息。页命中检测电路210可以不仅基于主机请求的页信息和加载在易失性存储器110中的非易失性存储器120的页信息是否彼此对应,而且基于第一信息,来产生页命中信号PGHIT和/或页未命中信号PGMISS。
图6是当寄存器存储器211包括第一信息F时页命中检测电路210的操作的示例代表。参考图6,寄存器存储器211可以具有作为索引的页地址RA,并且储存针对每个页地址RA的第一信息F、映射有效性信息V和扩展地址信息iEXA。第一信息F可以是1比特信息。在第一信息F为“0”的情况下,第一信息F可以是指示对应页还未被访问的信息。在第一信息F为“1”的情况下,第一信息F可以是指示对应页先前被访问至少一次的信息。
如果存储系统1是计算机设备的一部分,并且如果在供电之后开始操作,则存储系统1可以从主机接收页地址RA和扩展地址EXA。可以从主机接收四对页地址RA和扩展地址EXA,地址FIFO 230可以顺序地储存以及然后输出页地址RA和扩展地址EXA。由于与所有页地址RA相对应的页还未被访问,因此寄存器存储器211可以将“0”储存为所有页地址RA的第一信息F。如果接收到与第一页相对应的页地址RA0,则寄存器控制器213和寄存器存储器211可以将与页地址RA0相对应的第一信息F、映射有效性信息V以及扩展地址信息iEXA提供给页命中检测器212。由于第一信息F为“0”,因此页命中检测器212可以产生页命中信号PGHIT,而不管从主机接收到的扩展地址EXA和从寄存器存储器211提供的扩展地址信息iEXA是否彼此对应。此后,寄存器控制器213和寄存器存储器211可以将页地址RA0的第一信息F更新为“1”,将映射有效性信息V更新为“1”,以及将扩展地址信息iEXA更新为与从主机接收到的扩展地址EXA3相对应的值。
如果接收到与第二页到第四页相对应的页地址RA1、RA2和RA3,则寄存器控制器213和寄存器存储器211可以将与页地址RA1、RA2和RA3中的每个相对应的第一信息F、映射有效性信息V以及扩展地址信息iEXA提供给页命中检测器212。由于第一信息F是“0”,因此页命中检测器212可以产生页命中信号PGHIT。此外,寄存器控制器213和寄存器存储器211可以更新并储存针对相应页地址RA的信息。针对与第二页相对应的页地址RA1的第一信息F被更新为“1”,映射有效性信息V被更新为“1”,以及扩展地址信息iEXA被更新为与从主机接收到的扩展地址EXA2相对应的值。类似地,针对与第三页和第四页相对应的页地址RA2和RA3的第一信息F被更新为“1”,映射有效性信息V被更新为“1”,以及扩展地址信息iEXA被更新为分别与从主机接收到的扩展地址EXA1和EXA0相对应的值。
图7是根据实施例的存储系统1的操作的示例代表。参见图1到图7,在存储系统1的初始操作阶段,页命中检测电路210可以产生页命中信号PGHIT,而不管扩展地址是否对应于扩展地址信息,从而防止由于页未命中信号PGMISS的产生而可能发生的潜在的操作延迟。主机可以请求访问存储系统1的页(S71)。存储系统1可以从主机接收页地址RA和扩展地址EXA。页命中检测电路210可以检查与从主机接收到的页地址RA相对应的第一信息F,并且可以产生页命中信号PGHIT和/或页未命中信号PGMISS(S72)。寄存器存储器211可以将与从主机接收到的页地址RA相对应的第一信息F提供给页命中检测器212。页命中检测电路210可以判断与从主机接收到的页信息相对应的页是否为尝试第一次访问的页(S73)。页命中检测器212可以基于从寄存器存储器211提供的第一信息F来判断它是否为第一访问请求。当第一信息F为“1”时,存储系统1可以根据如图5所示的步骤S52到S56来操作。当第一信息F为“0”时,页命中检测器212可以产生页命中信号PGHIT。此外,寄存器控制器213和寄存器存储器211可以更新与从主机接收到的页地址RA相对应的第一信息F(S74)。如果产生页命中信号PGHIT,则页请求器220可以将就绪响应信号PGREADY传输给主机,并且存储系统1可以执行与主机的数据输入/输出操作(S75)。
再次参考图2,根据实施例的存储系统1还可以包括页扫描电路270。当存储系统1的电源被切断时,页扫描电路270可以扫描有效页信息。页扫描电路270可以将扫描的有效页信息提供给页请求器220以将储存在易失性存储器110中的数据移动(例如,复制)到非易失性存储器120。页请求器220可以将储存在与有效页相对应的易失性存储器110的页中的数据移动(例如,复制)到非易失性存储器120的对应页。页请求器220可以将有效页信息储存在非易失性存储器120的特定页中。此后,当供应电力时,页请求器220可以基于储存在特定页中的有效页信息来将复制到非易失性存储器120的页的数据重新复制到易失性存储器110的页。此外,有效页信息可以被重新复制到寄存器存储器211。
当电力由于意外的功率损耗或正常的系统关闭而被去除时,存储系统1可以将电源切断信号SPD提供给页扫描电路270。存储系统1可以通过使用诸如超级电容器的辅助电源来执行数据移动操作。页扫描电路270可以基于电源切断信号SPD来扫描储存在寄存器存储器211中的信息。页扫描电路270可以扫描储存在寄存器存储器211中的扩展地址信息iEXA,并且可以将数据移动信号SAVE和扫描的信息提供给页请求器220。页请求器220可以检查加载在易失性存储器110中的非易失性存储器120的页信息,并且可以将数据交换请求REQ提供给数据交换电路260。数据交换电路260可以基于数据交换请求REQ来将读取信号RD和写入信号WT分别提供给易失性存储器控制器240和非易失性存储器控制器250,并且可以将储存在易失性存储器110的每个页中的数据移动(例如,复制)到非易失性存储器120的对应页。页请求器220可以将从页扫描电路270提供的有效扩展地址信息eEXA移动(例如,复制)到非易失性存储器120的指定页。
此后,如果电力被供给存储系统1,则存储系统1可以将电源信号PU提供给页扫描电路270。当接收到电源信号PU时,页扫描电路270可以将数据恢复信号RESTORE提供给页请求器220。页请求器220可以响应于数据恢复信号RESTORE来读取储存在非易失性存储器120的指定页中的有效扩展地址信息eEXA。页请求器220可以基于有效扩展地址信息eEXA来产生数据交换请求REQ。数据交换电路260可以基于数据交换请求REQ来将写入信号WT和读取信号RD分别提供给易失性存储器控制器240和非易失性存储器控制器250,并且可以将移动到非易失性存储器120的页的数据DATA重新复制到易失性存储器110。此外,有效扩展地址信息eEXA可以被重新复制到寄存器存储器211。
图8是根据实施例的存储系统1的操作以及图2所示的页扫描电路270的示例代表。在图8中,页扫描电路270可以包括页地址发生器810和有效信息确定电路820。页地址发生器810可以基于电源切断信号SPD来顺序地产生所有页地址RA。例如,页地址发生器810可以顺序地产生从与第一页相对应的页地址RA到与第n页相对应的页地址RA的页地址RA。页地址发生器810可以通过使用例如计数器电路来实现。页地址发生器810可以将页地址RA提供给寄存器控制器213。寄存器控制器213可以响应于页地址RA来将储存在寄存器存储器211中的映射有效性信息V和扩展地址信息iEXA输出到有效信息确定电路820。有效信息确定电路820可以判断储存在寄存器存储器211中的扩展地址信息iEXA是否有效,并且可以将有效扩展地址信息eEXA输出到页请求器220。在图8中,由于针对与第一页相对应的页地址RA0的映射有效性信息V为“1”,因此有效信息确定电路820可以确定非易失性存储器120的第四组的第一页Page 3_0被有效地加载在易失性存储器110的第一页Page 0中。由于针对与第二页和第三页相对应的页地址RA1和RA2的映射有效性信息V为“0”,因此有效信息确定电路820可以确定非易失性存储器120的第三组的第二页Page 2_1和第二组的第三页Page 1_2没有被有效地加载在易失性存储器110的第二页Page 1和第三页Page 2中。由于针对与第四页相对应的页地址RA3的映射有效性信息V为“1”,因此有效信息确定电路820可以确定非易失性存储器120的第一组的第四页Page 0_3被有效地加载在易失性存储器110的第四页Page 3中。有效信息确定电路820可以将有效地加载在易失性存储器110中的扩展地址信息iEXA作为有效扩展地址信息eEXA提供给页请求器220。页扫描电路270还可以包括控制逻辑830。控制逻辑830可以基于电源切断信号SPD来控制页地址发生器810的操作,并且可以产生数据移动信号SAVE。此外,控制逻辑830可以控制有效信息确定电路820,使得在有效信息确定电路820中产生的有效扩展地址信息eEXA被输出到页请求器220。控制逻辑830可以基于电源信号PU来产生数据恢复信号RESTORE。
根据实施例的存储系统1可以通过与易失性存储器110相关联的接口方案来与主机通信。图9是在存储系统1和主机之间传输的信号的时序图的示例代表。下面将参考图1到图9来描述根据实施例的存储系统1与主机的通信方案。在图9中,主机可以与时钟信号CLK同步地将命令信号CMD提供给存储系统1,并且可以将诸如地址信号ADD、存储体组地址BG<1:0>和存储体地址BK<1:0>的信号与命令信号CMD一起提供。命令信号CMD可以是激活命令ACT,地址信号ADD可以是页地址RA。此外,主机可以将扩展命令信号EXT提供给存储系统1,并且可以与时钟信号CLK同步地提供诸如扩展地址EXA、存储体组地址BG<1:0>和存储体地址BK<1:0>的信号。可选地,主机可以不将扩展命令信号EXT提供给存储系统1。扩展地址EXA可以通过例如实际上没有命令被输入的RFU(保留以供将来使用)来接收。寄存器时钟驱动器131可以缓冲从主机接收到的信号,并且可以将它们提供给易失性存储器110和控制器200。控制器200可以基于页地址RA和扩展地址EXA来将主机请求的页信息与加载在易失性存储器110中的非易失性存储器120的页信息进行比较,并且可以产生页命中信息。在加载在易失性存储器110中的页信息与主机请求的页信息不同的情况下,控制器200可以执行页交换操作。在时间段t1,控制器200可以判断页是否被“命中”并且执行页交换。如果页交换完成,则控制器200可以将就绪响应信号PGREADY传输给主机。就绪响应信号PGREADY可以包括例如指定的存储体组地址BG、指定的存储体地址BK、芯片选择信号CS以及芯片识别信号CID,并且可以具有关于易失性存储器110的指定页的信息。即,为了识别易失性存储器110的多个页,控制器200可以传输针对易失性存储器110的页而不同地配置的就绪响应信号PGREADY。例如,就绪响应信号PGREADY可以通过不具有指定耦接关系的引脚或焊盘、RFU来输出。如果在时间段t2就绪响应信号PGREADY被传输,则主机可以与存储系统1执行数据输入/输出操作。例如,在时间段t3主机可以响应于就绪响应信号PGREADY来准备数据输出操作,可以与时钟信号CLK同步地将读取命令RD传输给存储系统1,以及可以将诸如列地址CA、存储体组地址BG<1:0>和存储体地址BK<1:0>的信号与读取命令RD一起提供。在与延迟相对应的时间段t4之后,数据DQ可以从存储系统1输出到主机。
虽然上面已经描述了各种实施例,但是本领域技术人员将理解,所描述的实施例仅是示例。因此,本文所述的使用易失性存储器作为高速缓存的非易失性存储系统不应该基于所描述的实施例来进行限制。
Claims (20)
1.一种存储系统,包括:
易失性存储器;
非易失性存储器;以及
控制器,被配置为将数据从存储器复制到另一个存储器,所述控制器包括:
页命中检测电路,被配置为根据主机请求的页信息与加载在易失性存储器中的非易失性存储器的页信息是否彼此对应,来产生关于页命中和页未命中的信息;以及
页请求器,被配置为基于关于页命中和页未命中的信息,来执行与主机的数据输入/输出操作或者改变加载在易失性存储器中的非易失性存储器的页,
所述页命中检测电路包括:
寄存器存储器,被配置为储存加载在易失性存储器中的非易失性存储器的页信息;以及
页命中检测器,被配置为基于从主机接收到的页地址来将从主机接收到的扩展地址与储存在寄存器存储器中的扩展地址信息进行比较,以及产生关于页命中和页未命中的信息。
2.根据权利要求1所述的存储系统,其中,寄存器存储器通过使用每个页地址作为索引来储存针对每个页地址的映射有效性信息和扩展地址信息。
3.根据权利要求1所述的存储系统,其中,关于页命中和页未命中的信息包括页命中信号和页未命中信号,当从主机接收到的扩展地址与储存在寄存器存储器中的扩展地址信息相对应时,页命中检测器产生页命中信号,以及当从主机接收到的扩展地址与储存在寄存器存储器中的扩展地址信息不对应时,页命中检测器产生页未命中信号。
4.根据权利要求3所述的存储系统,其中,页请求器基于页命中信号来将就绪响应信号传输给主机。
5.根据权利要求4所述的存储系统,其中,页请求器基于页未命中信号,来将储存在易失性存储器中的数据复制到非易失性存储器,并且将与主机请求的页信息相对应的非易失性存储器的页与易失性存储器进行映射。
6.根据权利要求5所述的存储系统,其中,寄存器存储器更新加载在易失性存储器中的非易失性存储器的页信息。
7.根据权利要求6所述的存储系统,还包括:
寄存器控制器,被配置为基于页地址来将储存在寄存器存储器中的扩展地址信息提供给页命中检测器,以及更新扩展地址信息。
8.根据权利要求5所述的存储系统,还包括:
易失性存储器控制器,被配置为控制易失性存储器;
非易失性存储器控制器,被配置为控制非易失性存储器;以及
数据交换电路,被配置为基于页未命中信号来将读取信号和写入信号中的一个分别提供给易失性存储器控制器和非易失性存储器控制器。
9.根据权利要求1所述的存储系统,其中:
寄存器存储器还储存关于针对非易失性存储器的页的访问请求是否是第一访问请求的信息;以及
当针对与主机请求的页信息相对应的非易失性存储器的页的访问请求是第一访问请求时,页命中检测电路产生页命中信号,而不管主机请求的页信息与加载在易失性存储器中的非易失性存储器的页信息是否彼此对应。
10.一种存储系统,包括:
易失性存储器;
非易失性存储器;以及
控制器,被配置为将数据从存储器复制到另一个存储器,所述控制器包括:
页命中检测电路,被配置为根据主机请求的页信息与加载在易失性存储器中的非易失性存储器的页信息是否彼此对应,来产生关于页命中和页未命中的信息;以及
页请求器,被配置为基于关于页命中和页未命中的信息,来执行与主机的数据输入/输出操作或者改变加载在易失性存储器中的非易失性存储器的页,以及
页扫描电路,被配置为检测电力是否被供应,以及当电源被切断时扫描储存在寄存器存储器中的有效页信息并且将数据移动信号提供给页请求器,
其中,页请求器根据数据移动信号和有效页信息来将加载在易失性存储器中的数据复制到非易失性存储器的对应页。
11.根据权利要求10所述的存储系统,其中,页请求器将有效页信息储存在非易失性存储器的特定页中。
12.根据权利要求10所述的存储系统,其中:
页扫描电路在电力被供应时将数据恢复信号提供给页请求器;以及
页请求器根据数据恢复信号来将复制到非易失性存储器的页的数据重新复制到易失性存储器。
13.一种操作存储系统的方法,所述存储系统包括控制器、易失性存储器和非易失性存储器,所述方法包括:
通过判断主机请求的页信息与加载在易失性存储器中的非易失性存储器的页信息是否彼此对应来产生关于页命中和页未命中的信息;
在页命中的情况下将就绪响应信号传输给主机,而在页未命中的情况下执行页交换,然后将就绪响应信号传输给主机;以及
基于就绪响应信号来执行数据输入/输出操作,
其中,主机请求的页信息包括页地址和扩展地址。
14.根据权利要求13所述的方法,其中:
产生关于页命中和页未命中的信息的步骤包括检查与主机请求的页信息相对应的第一信息;以及
当与主机请求的页信息相对应的页被第一次访问时,传输就绪响应信号,而不管主机请求的页信息与加载在易失性存储器中的非易失性存储器的页信息是否彼此对应。
15.根据权利要求14所述的方法,其中,当与主机请求的页信息相对应的页不是被第一次访问的页时,执行产生关于页命中和页未命中的信息的步骤。
16.根据权利要求13所述的方法,其中,执行页交换的步骤包括:
将储存在易失性存储器的页中的数据复制到非易失性存储器的对应页;以及
将易失性存储器的页和与主机请求的页信息相对应的非易失性存储器的页进行映射。
17.根据权利要求14所述的方法,其中,主机基于就绪响应来将写入命令或读取命令与列地址一起传输给存储系统。
18.根据权利要求13所述的方法,还包括:
当电源被切断时,扫描有效页信息并且将储存在与有效页信息相对应的易失性存储器的页中的数据复制到非易失性存储器的对应页。
19.根据权利要求18所述的方法,还包括:
将有效页信息储存在非易失性存储器的特定页中。
20.根据权利要求19所述的方法,还包括:
当供应电力时,基于储存在特定页中的有效页信息来将复制到非易失性存储器的页的数据重新复制到易失性存储器的页。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020160095557A KR20180012565A (ko) | 2016-07-27 | 2016-07-27 | 휘발성 메모리를 캐쉬로 사용하는 비휘발성 메모리 시스템 |
KR10-2016-0095557 | 2016-07-27 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN107665174A CN107665174A (zh) | 2018-02-06 |
CN107665174B true CN107665174B (zh) | 2021-04-27 |
Family
ID=61009955
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201710457059.7A Active CN107665174B (zh) | 2016-07-27 | 2017-06-16 | 具有非易失性存储器和易失性存储器的存储系统 |
Country Status (3)
Country | Link |
---|---|
US (1) | US10733113B2 (zh) |
KR (1) | KR20180012565A (zh) |
CN (1) | CN107665174B (zh) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102505913B1 (ko) * | 2018-04-04 | 2023-03-07 | 삼성전자주식회사 | 메모리 모듈 및 메모리 모듈을 포함하는 메모리 시스템 |
KR101936951B1 (ko) | 2018-04-11 | 2019-01-11 | 주식회사 맴레이 | 메모리 제어 장치 및 이를 포함하는 메모리 시스템 |
KR20200086143A (ko) * | 2019-01-08 | 2020-07-16 | 삼성전자주식회사 | 저장 장치 및 그것의 데이터 처리 방법 |
CN111679783A (zh) * | 2019-03-11 | 2020-09-18 | 澜起科技股份有限公司 | 存储器控制器 |
CN111459414B (zh) * | 2020-04-10 | 2023-06-02 | 上海兆芯集成电路有限公司 | 存储器调度方法及存储器控制器 |
US11899944B2 (en) | 2021-03-18 | 2024-02-13 | Micron Technology, Inc. | Strategic power mode transition in a multi-memory device |
KR102560109B1 (ko) | 2023-03-20 | 2023-07-27 | 메티스엑스 주식회사 | 바이트 어드레서블 장치 및 이를 포함하는 컴퓨팅 시스템 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0330183A (ja) * | 1989-06-28 | 1991-02-08 | Nec Corp | メモリ制御方式 |
US5781922A (en) * | 1996-11-19 | 1998-07-14 | International Business Machines Corporation | Page boundary caches |
CN101339806A (zh) * | 2007-07-04 | 2009-01-07 | 三星电子株式会社 | 防止非易失性存储器中的数据丢失的设备和方法 |
CN103176916A (zh) * | 2013-03-07 | 2013-06-26 | 中国科学院苏州纳米技术与纳米仿生研究所 | 闪存及闪存的地址转换方法 |
CN104346295A (zh) * | 2013-08-09 | 2015-02-11 | 华为技术有限公司 | 一种缓存刷新方法和装置 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6308248B1 (en) * | 1996-12-31 | 2001-10-23 | Compaq Computer Corporation | Method and system for allocating memory space using mapping controller, page table and frame numbers |
US6128716A (en) | 1998-01-23 | 2000-10-03 | Motorola Inc. | Memory controller with continuous page mode and method therefor |
US8019943B2 (en) * | 2000-01-06 | 2011-09-13 | Super Talent Electronics, Inc. | High endurance non-volatile memory devices |
US6976122B1 (en) * | 2002-06-21 | 2005-12-13 | Advanced Micro Devices, Inc. | Dynamic idle counter threshold value for use in memory paging policy |
US7133995B1 (en) * | 2002-12-16 | 2006-11-07 | Advanced Micro Devices, Inc. | Dynamic page conflict prediction for DRAM |
US7877537B2 (en) | 2006-12-15 | 2011-01-25 | Microchip Technology Incorporated | Configurable cache for a microprocessor |
US8285939B2 (en) * | 2009-04-08 | 2012-10-09 | International Business Machines Corporation | Lateral castout target selection |
JP2012133416A (ja) * | 2010-12-17 | 2012-07-12 | Toshiba Corp | メモリシステム |
JP2013073270A (ja) * | 2011-09-26 | 2013-04-22 | Fujitsu Ltd | アドレス変換装置、演算処理装置及び演算処理装置の制御方法 |
US20140189192A1 (en) * | 2012-12-28 | 2014-07-03 | Shlomo Raikin | Apparatus and method for a multiple page size translation lookaside buffer (tlb) |
US9514059B2 (en) * | 2014-12-22 | 2016-12-06 | Texas Instruments Incorporated | Hiding page translation miss latency in program memory controller by selective page miss translation prefetch |
US10255196B2 (en) * | 2015-12-22 | 2019-04-09 | Intel Corporation | Method and apparatus for sub-page write protection |
-
2016
- 2016-07-27 KR KR1020160095557A patent/KR20180012565A/ko not_active Application Discontinuation
-
2017
- 2017-04-20 US US15/492,222 patent/US10733113B2/en active Active
- 2017-06-16 CN CN201710457059.7A patent/CN107665174B/zh active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0330183A (ja) * | 1989-06-28 | 1991-02-08 | Nec Corp | メモリ制御方式 |
US5781922A (en) * | 1996-11-19 | 1998-07-14 | International Business Machines Corporation | Page boundary caches |
CN101339806A (zh) * | 2007-07-04 | 2009-01-07 | 三星电子株式会社 | 防止非易失性存储器中的数据丢失的设备和方法 |
CN103176916A (zh) * | 2013-03-07 | 2013-06-26 | 中国科学院苏州纳米技术与纳米仿生研究所 | 闪存及闪存的地址转换方法 |
CN104346295A (zh) * | 2013-08-09 | 2015-02-11 | 华为技术有限公司 | 一种缓存刷新方法和装置 |
Non-Patent Citations (1)
Title |
---|
微处理器中存储器管理的研究;屈玉峰等;《半导体技术》;20021031(第10期);第21-23页 * |
Also Published As
Publication number | Publication date |
---|---|
US10733113B2 (en) | 2020-08-04 |
KR20180012565A (ko) | 2018-02-06 |
CN107665174A (zh) | 2018-02-06 |
US20180032445A1 (en) | 2018-02-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN107665174B (zh) | 具有非易失性存储器和易失性存储器的存储系统 | |
US10600470B2 (en) | Memory device and memory system performing a hammer refresh operation and associated operations | |
CN108320764B (zh) | 半导体设备、存储器模块及其操作方法 | |
US10991446B2 (en) | Electronic device performing training on memory device by rank unit and training method thereof | |
US10740010B2 (en) | Memory module and memory system including memory module | |
US20070067603A1 (en) | Nonvolatile memory device and the method of generation of the address translation table | |
CN105808455B (zh) | 访问内存的方法、存储级内存及计算机系统 | |
US9483193B1 (en) | Data storage device | |
EP3138009B1 (en) | Variable width error correction | |
US20150177988A1 (en) | System and method of implementing a table storage support scheme | |
CN114115715A (zh) | 执行存储器的低时延存取的设备和方法 | |
US11556440B2 (en) | Memory module, memory system including the same and operation method thereof | |
US10976368B2 (en) | Memory apparatus relating to determination of a failed region and test method thereof, memory module and system using the same | |
US20180196616A1 (en) | Memory device and memory module | |
US10185510B2 (en) | Bank interleaving controller and semiconductor device including the same | |
US11328786B2 (en) | Memory module storing test pattern information, computer system comprising the same, and test method thereof | |
US11379362B2 (en) | Memory system and operating method thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |