DE10230132A1

DE10230132A1 - Nichtflüchtige Halbleiterspeichervorrichtung mit Sicherungsspeicherblock

Info

Publication number: DE10230132A1
Application number: DE10230132A
Authority: DE
Inventors: Mitsuru Sugita
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-10-29
Filing date: 2002-07-04
Publication date: 2003-05-15
Also published as: KR100485550B1; JP2003132693A; CN1416139A; KR20030035810A; US20030081478A1; TWI254940B; US6754115B2

Abstract

Fehlerinformationen über einen fehlerhaften Speicherblock werden in einen Speicherblock 12 mit großer Kapazität mit geringer Wiederbeschreibfrequenz gespeichert, und eine Blockausweichschaltung 14 wird bereitgestellt, die einen Sicherungsspeicherblock 13 auswählt, wenn die gespeicherten Fehlerinformationen verwendet und der fehlerhafte Speicherblock ausgewählt wird.

Description

Die Erfindung betrifft eine nichtflüchtige

Halbleiterspeichervorrichtung, und insbesondere einen Fehlerschutz für einen Flash-Speicher.
In jüngster Zeit konzentriert sich die Aufmerksamkeit auf den sogenannten Flash-Speicher, welcher eine nichtflüchtige Halbleiterspeichervorrichtung darstellt. Der Flash-Speicher ist wiederbeschreibbar und ein nichtflüchtiger Speicher, und seine Elementstruktur ist einfach, was eine kleinere Chipfläche im Vergleich zum DRAM (Speicher mit wahlfreiem Zugriff) erlaubt, dies führt zu dem Vorteil einer leichten Erhöhung des Integrationsgrades etc. Ferner erfordert der Flash- Speicher weder einen Auffrischbetrieb mit einer Batteriesicherung noch dergleichen, da er ein nichtflüchtiger Speicher ist. Daher kann sein Leistungsumsatz reduziert sein. Da darüber hinaus seine Chipfläche klein ist, ist der Flash-Speicher zur Massenproduktion geeignet, wodurch seine Herstellung bei geringen Kosten ermöglicht wird.
Der Datenlesevorgang bei einem Flash-Speicher kann in kleinen Dateneinheiten wie etwa einem Bit oder einem Wort ähnlich zu dem Betrieb beim DRAM durchgeführt werden. Andererseits verwendet der Datenschreibvorgang im Allgemeinen ein System, bei dem die Anzahl der Wiederbeschreibzyklen mit einer Blockeinheit als Wiederbeschreibeinheit reduziert ist, da durch den Aufbau eines Flash-Speicherelementes der Anzahl von Wiederbeschreibzyklen eine Begrenzung auferlegt ist.
Fig. 10 zeigt einen Speicherplan für einen allgemeinen Flash-Speicher, bei dem die Adresszuweisung in jedem Speicherblock als eine Einheit durchgeführt wird.
Dabei werden beispielsweise Speicherblöcke in einem Bereich der Adressen 000000 bis FFFFFF zugewiesen.
Die Anzahl der Wiederbeschreibzyklen ist jedoch bei einem die Informationen einer Datendatei wie etwa beispielsweise einen Verzeichnisbereich organisierenden Bereich größer als bei anderen Bereichen. Falls dabei ein Speicherblock M1 mit einer Startadresse dem Verzeichnisbereich zugewiesen wird, tritt häufig ein Wiederbeschreibvorgang auf lediglich dem Speicherblock M1 auf, wobei eine Grenzanzahl von Wiederbeschreibzyklen auf einem Flash-Speicher früher als bei anderen Bereichen überschritten wird. Wenn die Grenzanzahl für Überschreibungszyklen überschritten wird, ist ein Element einer Degradation oder einer ähnlichen Störung unterworfen und wird somit fehlerbehaftet, was dazu führt, dass weder ein Datenlesevorgang noch ein Datenschreibvorgang korrekt durchgeführt werden kann. Daher tritt das Problem auf, dass eine nichtflüchtige Halbleiterspeichervorrichtung in ihrer Gesamtheit nicht länger verwendet werden kann, weil lediglich ein spezieller Speicherblock mit einer hohen Wiederbeschreibfrequenz fehlerhaft ist.
Demzufolge liegt der vorliegenden Erfindung die Aufgabe zugrunde, das vorstehend angeführte Problem zu lösen, wodurch die Verwendungszeit einer durch einen Flash- Speicher repräsentierten nichtflüchtigen Halbleiterspeichervorrichtung erhöht wird.
Erfindungsgemäß beinhaltet eine nichtflüchtige Halbleiterspeichervorrichtung eine Speicheranordnung mit vielen ersten Speicherblöcken mit Speicherzellen mit einer hohen Datenwiederbeschreibfrequenz, einem zweiten Speicherblock mit Speicherzellen mit einer geringen Datenwiederbeschreibfrequenz und einem Redundanzspeicherblock zur Verwendung bei der Substitution eines fehlerhaften Speicherblocks unter der Vielzahl von ersten Speicherblöcken; eine Steuerschaltung, die nicht nur bestimmt, ob ein Fehler in jeweils einem der vielen ersten Speicherblöcke auftritt oder nicht, die Gegenstand eines Datenwiederbeschreibvorgangs sind, wenn die Datenschreibverarbeitung auf den vielen ersten Speicherblöcken durchgeführt wird, sondern auch Fehlerinformationen für die Angabe des fehlerhaften Speicherblocks in einen ersten Bereich des zweiten Speicherblocks speichert, falls ein Fehler erfasst wird; und eine Auswahlschaltung zum Auswählen des Redundanzspeicherblocks in Verbindung mit der Auswahl des fehlerhaften Speicherblocks auf der Grundlage der in dem ersten Bereich des zweiten Speicherblocks gespeicherten Fehlerinformationen und von Auswahlinformationen zum Angeben der Auswahl von jedem der vielen ersten Speicherblöcke.
Daher ist ein Hauptvorteil der Erfindung, dass Fehlerinformationen über die Vielzahl erster Speicherblöcke in den Speicherblock gespeichert werden und der Redundanzspeicherblock in Verbindung mit der Auswahl des fehlerhaften Speicherblocks auf der Grundlage der gespeicherten Fehlerinformationen ausgewählt wird, und Informationen zum Anzeigen der Auswahl von jedem der Vielzahl erster Speicherblöcke ausgewählt werden, wodurch ein Anstieg bei der Verwendungszeit einer nichtflüchtigen Halbleiterspeichervorrichtung mit Leichtigkeit ermöglicht wird, da ein Schutzvorgang lediglich bei einem fehlerhaften Speicherblock mit einer besonders hohen Datenwiederbeschreibungsfrequenz vorgenommen werden muss.
Vorzugsweise beinhaltet der zweite Speicherblock zudem einen zweiten Bereich mit Informationen, die in Verbindung mit dem Beenden eines Rücksetzzustands ein Zugriffsobjekt darstellen, und die Steuerschaltung liest die in dem ersten Bereich des zweiten Speicherblocks gespeicherten Fehlerinformationen, nachdem der Rücksetzzustand gemäß einem gleichzeitig mit dem Zugriff auf den zweiten Bereich extern eingegebenen Befehlssignal beendet wird, damit zudem die Fehlerinformationen an die Auswahlschaltung ausgegeben werden.
Ein weiterer erfindungsgemäßer Vorteil ist darüber hinaus, dass ein Steuervorgang mit Leichtigkeit durch eine Zeitabstimmungseinstellung eines Betriebsbefehlssignals durchgeführt werden kann, da die Steuerschaltung Fehlerinformationen von dem zweiten Speicherblock liest, nachdem der Rücksetzzustand gemäß einem extern eingegebenen Betriebssignal gelöscht wird, damit die Informationen an die Auswahlschaltung ausgegeben werden.
Vorzugsweise beinhaltet die nichtflüchtige Halbleiterspeichervorrichtung ferner eine Bestimmungsschaltung zum Ausgeben eines Fehlersignals an die Auswahlschaltung auf Grundlage der in dem ersten Bereich des zweiten Speicherblocks gespeicherten Fehlerinformationen, und die Auswahlschaltung wählt einen von den vielen ersten Speicherblöcken und den Redundanzspeicherblock auf der Grundlage eines einen von den vielen ersten Speicherblöcken auswählenden Auswahlsignals und des Fehlersignals aus.
Insbesondere die Bestimmungsschaltung liest die in dem ersten Bereich des zweiten Speicherblocks gespeicherte Fehlerinformationen aus, damit ferner das Fehlersignal an die Auswahlschaltung gemäß den Auslesefehlerinformationen während einer Periode ausgegeben wird, wenn der Betrieb der Steuerschaltung unterbrochen ist, und die Auswahlschaltung wählt den Redundanzspeicherblock gemäß dem eingegebenen Fehlersignal und dem eingegebenen Auswahlsignal in Verbindung mit der Auswahl des fehlerhaften Speicherblocks aus, nachdem die Betriebsunterbrechung der Steuerschaltung beendet ist.
Es ist ferner ein weiterer erfindungsgemäßer Vorteil, dass keine Notwendigkeit zum Lesen der Fehlerinformation entsteht, nachdem die Steuerschaltung den Betrieb aufnimmt, wodurch die Entwicklungseffizienz verbessert wird, weil die Fehlerinformationen an die Auswahlschaltung während einer Periode übertragen werden können, wenn der Betrieb der Steuerschaltung unterbrochen ist.
Die Datenspeicherkapazität von jedem der vielen ersten Speicherblöcke ist vorzugsweise kleiner als die Datenspeicherkapazität des zweiten Speicherblocks.
Ein weiterer erfindungsgemäßer Vorteil ist darüber hinaus, dass ein durch den Redundanzspeicherblock in Anspruch genommener Bereich, der jeden der Vielzahl erster Speicherblöcke ersetzen kann, reduziert werden kann, wodurch ein Belegungsprozentsatz einer Fläche der gesamten Speicheranordnung in Relation zum Chip verringert wird, weil die Datenspeicherkapazität von jedem der Vielzahl erster Speicherblöcke kleiner als die Datenspeicherkapazität des zweiten Speicherblocks ist.
Die Speicherzelle speichert vorzugsweise elektrisch schreibbare und löschbare Daten auf nichtflüchtige Weise.
Die vorstehenden sowie weitere Einzelheiten, Merkmale, Abwandlungen und Vorteile der Erfindung werden aus der nachstehenden näheren Beschreibung der Erfindung in Verbindung mit der beiliegenden Zeichnung näher ersichtlich. Es zeigen:
Fig. 1 ein Schaltbild einer Konfiguration einer nichtflüchtigen Halbleiterspeichervorrichtung 100 gemäß einem ersten Ausführungsbeispiel der Erfindung;
Fig. 2 eine Darstellung eines Speicherplans einer Speicheranordnung 10;
Fig. 3 einen Fehlerinformationen über einen Speicherblock mit kleiner Kapazität speichernden Speicherblock L mit großer Kapazität;
Fig. 4 einen Speicherblock L mit großer Kapazität, in den Fehlerinformationen über einen Speicherblock mit kleiner Kapazität geschrieben werden;
Fig. 5 ein Flussdiagramm der Schreibverarbeitung auf einem Speicherblock mit kleiner Kapazität;
Fig. 6 ein Flussdiagramm eines Schaltungsbetriebes bei einer nichtflüchtigen Halbleiterspeichervorrichtung 100 gemäß dem ersten Ausführungsbeispiel der Erfindung, welche einen fehlerhaften Speicherblock rettet;
Fig. 7A eine Darstellung eines Speicherplans, der durch das Ersetzen eines Sicherungsspeicherblocks BC für einen fehlerhaften Speicherblock und das Durchführen einer Adresszuweisung gemäß einer erfindungsgemäßen Architektur erhalten wird;
Fig. 7B eine Darstellung eines weiteren Speicherplans, der durch Ersetzen eines Sicherungsspeicherblocks BC für einen fehlerhaften Speicherblock und das Durchführen einer Adresszuweisung gemäß einer erfindungsgemäßen Architektur erhalten wird;
Fig. 8 ein Schaltungsdiagramm einer Konfiguration einer nichtflüchtigen Halbleiterspeichervorrichtung 110 gemäß einem zweiten Ausführungsbeispiel der Erfindung, die einen Schutz bezüglich eines fehlerhaften Speicherblocks bereitstellt;
Fig. 9 ein Flussdiagramm zum Einstellen eines Fehlersignals Es in einem Fehlersignalregister 21; und
Fig. 10 eine Darstellung eines Speicherplans, der durch das Durchführen einer Adresszuweisung bei jedem Speicherblock in einem allgemeinen Flash-Speicher erhalten wird.
Nachstehend werden Ausführungsbeispiele der Erfindung unter Bezugnahme auf die beiliegende Zeichnung näher beschrieben. Es wird angemerkt, dass bei den Figuren dieselben oder entsprechende Bestandteile mit denselben Bezugszeichen versehen sind, und dass deren Beschreibung nicht wiederholt wird.

Erstes Ausführungsbeispiel

Bezugnehmend auf Fig. 1 beinhaltet eine nichtflüchtige Halbleiterspeichervorrichtung 100 eine Speicheranordnung 10; einen Blockumschaltstromkreis 14; eine Blockauswahlschaltung 20; eine Steuerschaltung 30; eine Bestimmungsschaltung 40; und einen internen Bus IBS.
Die Speicheranordnung 10 beinhaltet Speicherblöcke 11 mit kleiner Kapazität mit einer hohen Wiederbeschreibfrequenz; einen Speicherblock 12 mit großer Kapazität mit einer niedrigen Wiederbeschreibfrequenz; einen Auffrischspeicherblock 13 mit derselben Kapazität wie der Speicherblock 11 mit kleiner Kapazität, der zum Schutz bezüglich eines fehlerhaften Speicherblocks bereitgestellt ist.
Im Allgemeinen speichert selbst ein wiederbeschreibbarer Speicher gerade mal die Inhalte von Programmen und daher ist die während des Systembetriebs wiederbeschreibbare Datenmenge gering.
Daher werden erfindungsgemäß Informationen (Daten, ein Programm usw.) mit einer geringen Wiederbeschreibfrequenz so entworfen, dass sie in Abteilungsbereichen des Speicherblocks 12 mit großer Kapazität in der Entwurfsstufe gespeichert werden. Informationen (Daten, ein Programm usw.) mit einer hohen Wiederbeschreibfrequenz werden weiterhin so entworfen, dass sie in Abteilungsbereichen von Speicherblöcken 10 mit kleiner Kapazität gespeichert werden.
Da es lediglich erforderlich ist, dass bei einer derart verwendeten Architektur Schutz bezüglich eines Speicherblocks mit kleiner Kapazität bereitgestellt wird, der eine Grenzanzahl von Wiederbeschreibzyklen überschreitet, verringert sich die Chipfläche des Sicherungsspeicherblocks 13, was eine Flächenreduktion der Gesamtspeicheranordnung ermöglicht.
Die Steuerschaltung 30 führt eine Steuerung der gesamten inneren Schaltungen durch einen internen Bus IBS durch, damit Vorgänge, wie etwa Schreiben, Lesen, Löschen und dergleichen durchgeführt werden.
Der interne Bus IBS führt eine Kommunikation von Adressinformationen, Dateninformationen oder dergleichen mit jedem der internen Schaltungen durch.
Unter Bezugnahme auf Fig. 2 wird dabei beispielsweise jeder der Speicherblöcke B0 bis B3 mit kleiner Kapazität und hoher Wiederbeschreibfrequenz und im Speicherblock L mit großer Kapazität und geringer Wiederbeschreibfrequenz durch die Verwendung von Adressbereichen mit den Adressen 000000 bis FFFFFF zugewiesen.
Ferner kann durch die Verwendung des Sicherungsspeicherblocks BC mit derselben Kapazität wie ein Speicherblock mit kleiner Kapazität ein kleiner fehlerhafter Speicherblock mit einem Sicherungsspeicherblock ersetzt werden, ohne die Adresszuweisung auf nicht fehlerhafte Speicherblöcke mit kleiner Kapazität zu verändern.
Unter erneuter Bezugnahme auf Fig. 1 kann die Steuerschaltung 30 durch Bezugnahme auf Adressinformationen von jedem der in Adressbereichen durch den internen Bus IBS zugewiesenen Speicherblöcken mit kleiner Kapazität Verarbeitungsvorgänge wie etwa Schreiben, Lesen, Löschen und dergleichen auf einem vorgeschriebenen Speicherblock mit kleiner Kapazität durchführen. Die Steuerschaltung 30 überträgt ein durch Dekodierung von Adressinformationen von jedem der Speicherblöcke mit kleiner Kapazität erhaltenes Blockauswahlsignal BS an die Blockauswahlschaltung 20.
Die Bestimmungsschaltung 40 liest die Fehlerinformationen über jeden der Speicherblöcke mit kleiner Kapazität, die in dem Speicherblock L mit großer Kapazität gespeichert sind, um zu bestimmen, ob diese fehlerhaft sind oder nicht. Auf der Grundlage eines Ergebnisses einer derartigen Bestimmung wird zudem ein Fehlersignal ES von jedem Speicherblock mit kleiner Kapazität zu der Blockauswahlschaltung 20 übertragen.
Die Blockauswahlschaltung 20 beinhaltet ein Fehlersignalregister 21. Das Fehlersignalregister 21 ist eine Einrichtung zum Halten eines Fehlersignals. Die Blockauswahlschaltung 20 empfängt Eingänge des Fehlersignals ES von jedem Speicherblock mit kleiner Kapazität und ein Blockauswahlsignal BS, um ein Blockauswahlbestimmungssignal DBS zu erzeugen, das in der Speicheranordnung 10 entweder einen ausgewählten Speicherblock oder einen Sicherungsspeicherblock BC auswählt.
Der Blockumschaltstromkreis 14 schaltet zu dem ausgewählten Speicherblock in der Speicheranordnung 10 gemäß dem Blockauswahlbestimmungssignal DBS um.
Unter Bezugnahme auf Fig. 3 wird nachstehend eine Konfiguration beschrieben, bei der bezüglich eines der Speicherblöcke B0 bis B3 mit kleiner Kapazität in der Speicheranordnung 10 Schutz bereitgestellt und eine Substitution mit einem Sicherungsspeicherblock BC vorgenommen wird. Dabei sind die Blockauswahlbestimmungssignale DBS0 bis DBS3 Signale zur Auswahl von jeweiligen Speicherblöcken B0 bis B3 mit kleiner Kapazität, und das Blockauswahlsignal DBS4 ist ein Signal zur Auswahl des Sicherungsspeicherblocks BC.
Das vorstehend angeführte Blockauswahlbestimmungssignal DBS ist ein die Blockauswahlbestimmungssignale DBS0 bis DBS3 kollektiv repräsentierendes Signal. Wenn die Blockauswahlbestimmungssignale DBS0 bis DBS3 auf dem H- Pegel liegen, zeigt dies, dass die Auswahl jedes der Speicherblöcke B0 bis B3 mit kleiner Kapazität bestimmt wurde. Wenn sie auf dem L-Pegel liegen, zeigt dies ferner, dass die Nicht-Auswahl von jedem der Speicherblöcke B10 bis B13 mit kleiner Kapazität bestimmt wurde. Wenn das Blockauswahlsignal DBS4 auf dem H-Pegel liegt, zeigt dies, dass die Auswahl des Sicherungsspeicherblocks BC bestimmt wurde. Wenn es auf dem L-Pegel liegt, zeigt dies ferner, dass die Nicht- Auswahl des Sicherungsspeicherblocks BC bestimmt wurde.
Es wird angemerkt, dass keine Notwendigkeit zur Einschränkung auf die Speicherblöcke B0 bis B3 mit kleiner Kapazität entsteht, sondern eine Konfiguration verwendet werden kann, bei der ein Ersetzen mit anderen Speicherblöcken mit kleiner Kapazität oder einem anderen Speicherblock mit großer Kapazität durchgeführt wird. Zusätzlich ist keine Einschränkung auf einen einzelnen Sicherungsspeicherblock B10 erforderlich, sondern eine Konfiguration mit vielen Sicherungsspeicherblöcken kann erlaubt sein.
Die Blockauswahlschaltung 20 beinhaltet AND-Schaltungen 51 bis 58; eine OR-Schaltung 59 sowie Inverter 60 bis 63.
Der Inverter 60 empfängt den Eingang Fehlersignal ES0, um ein invertiertes Signal davon an die AND-Schaltung 55 auszugeben. Die AND-Schaltung 55 empfängt ein Ausgangssignal von dem Inverter 60 und ein Blockauswahlsignal BS0, um ein Ergebnis der logischen AND-Operation als Blockauswahlbestimmungssignal DBS0 auszugeben. Der Inverter 61 empfängt die Eingabe Defektsignal ES1, um ein invertiertes Signal davon an die AND-Schaltung 56 auszugeben. Die AND-Schaltung 56 empfängt ein Ausgangssignal von dem Inverter 61 und das Blockauswahlsignal BS1, um ein Ergebnis der logischen AND-Operation als Blockauswahlbestimmungssignal DBS1 auszugeben. Der Inverter 62 empfängt die Eingabe Fehlersignal ES2, um ein invertiertes Signal davon an die AND-Schaltung 57 auszugeben. Die AND-Schaltung 57 empfängt ein Ausgangssignal von dem Inverter 62 und ein Blockauswahlsignal BS2, um ein Ergebnis der logischen AND-Operation als Blockauswahlbestimmungssignal DBS2 auszugeben.
Der Inverter 63 empfängt einen Eingang Fehlersignal ES3, um ein invertiertes Signal davon an die AND-Schaltung 58 auszugeben. Die AND-Schaltung 58 empfängt ein Ausgangssignal von dem Inverter 63 und ein Blockauswahlsignal BS3, um ein Ergebnis der logischen AND-Operation als Blockauswahlbestimmungssignal DBS3 auszugeben. Die AND-Schaltung 51 empfängt die Eingänge Fehlersignal ES0 und Blockauswahlsignal BS0, um ein Ergebnis der logischen AND-Operation an die OR-Schaltung 59 auszugeben. Die AND-Schaltung 52 empfängt die Eingänge Fehlersignal ES1 und Blockauswahlsignal BS1, um ein Ergebnis der logischen AND-Operation an die OR-Schaltung 59 auszugeben. Die AND-Schaltung 53 empfängt die Eingänge Fehlersignal ES2 und Blockauswahlsignal BS2, um ein Ergebnis der logischen AND-Operation an die OR-Schaltung 59 auszugeben. Die AND-Schaltung 54 empfängt die Eingänge Fehlersignal ES3 und Blockauswahlsignal BS3, um ein Ergebnis der logischen AND-Operation an die OR-Schaltung 59 auszugeben. Die OR-Schaltung 59 empfängt Ausgangssignale von den AND-Schaltungen 51 bis 54, um ein Ergebnis der logischen OR-Operation als Blockauswahlbestimmungssignal DBS4 auszugeben.
Nachstehend wird ein Beispiel beschrieben, bei dem die Blockauswahlschaltung 20 den Speicherblock B0 mit kleiner Kapazität mit dem Sicherungsspeicherblock BC ersetzt.
Die Blockauswahlsignale BS0 bis BS3 sind jeweils Signale, die entsprechende Speicherblöcke BS0 bis BS3 mit kleiner Kapazität auswählen. Wenn jedes Blockauswahlsignal BS0 bis BS3 sich in einem Zustand der Blockauswahl befindet, liegt es auf dem H-Pegel. Wenn im Gegensatz dazu es sich in einem Zustand der Block-Nicht-Auswahl befindet, liegt es auf dem L-Pegel. Das vorstehend angeführte Blockauswahlbestimmungssignal BS ist ein die Blockauswahlsignale BS0 bis BS3 kollektiv repräsentierendes Signal. Die Fehlersignale ES0 bis ES3 sind darüber hinaus einen Fehlerzustand von entsprechenden Speicherblöcken B0 bis B3 mit kleiner Kapazität anzeigende Signale. Wenn sich die Speicherblöcke B0 bis B3 mit kleiner Kapazität in einem Fehlerzustand befinden, liegen die jeweiligen Fehlersignale ES0 bis ES3 auf dem H-Pegel. Wenn sie sich im Gegensatz dazu im normalen Zustand befinden, liegen die jeweiligen Fehlersignale ES0 bis ES3 auf dem L-Pegel. Das vorstehend angeführte Fehlersignal ES ist ein die Fehlersignale ES0 bis ES3 kollektiv repräsentierendes Signal.
Wenn sich dabei der Speicherblock B0 mit kleiner Kapazität in einem Fehlerzustand befindet, liegt das Fehlersignal ES0 auf dem H-Pegel. Wenn der Block B0 ausgewählt wird, d. h. das Blocksignal BS0 liegt auf dem H-Pegel, dann liegt das Blockauswahlbestimmungssignal DBS0 auf dem L-Pegel, da die AND-Schaltung 55 als Eingang ein invertiertes Fehlersignal ES0 auf L-Pegel empfängt. Da sich der Speicherblock B0 mit kleiner Kapazität in einem fehlerhaften Zustand befindet, wird er daher nicht ausgewählt. Ein Ausgangssignal der AND-Schaltung 51 wird andererseits auf den H-Pegel angesteuert, da sich sowohl das Fehlersignal ES0 als auch das Blockauswahlsignal BS0 auf dem H-Pegel befinden. Daher wird das Blockauswahlbestimmungssignal DBS4, welches ein Ausgangssignal der OR-Schaltung 59 ist, auf den H-Pegel angesteuert, damit es den Block B0 mit dem Sicherungsspeicherblock BC ersetzt. Dies trifft auf ähnliche Weise auf Fälle zu, wo jeder der anderen Speicherblöcke B1 bis B3 mit kleiner Kapazität mit dem Sicherungsspeicherblock BC ersetzt wird, und auf der Grundlage von jeweils eingegebenen Fehlersignalen ES1 bis ES3 bestimmt wird, ob eine Substitution des Sicherungsspeicherblocks BC durchgeführt wird oder nicht. Da der Schaltungsbetrieb in jedem Fall ähnlich ist, wird keine nähere Beschreibung davon wiederholt.
Nachstehend wird ein Schema beschrieben, bei dem Fehlerinformationen über jeden der Speicherblöcke mit kleiner Kapazität gemäß Fig. 4 in den Speicherblock L mit großer Kapazität geschrieben werden. Der Grund, warum dabei Fehlerinformationen in den Speicherblock L mit großer Kapazität geschrieben werden, ist, dass durch das Schreiben in einen Speicherblock mit großer Kapazität mit einer geringen Schreibfrequenz das mit einem Flash- Speicher verbundene Problem der Überschreitung einer Grenzanzahl von Schreibvorgängen vermieden werden kann.
Bezugnehmend auf Fig. 5 ist ein Schreibvorgang in einen Speicherblock B0 mit kleiner Kapazität als ein Beispiel in Fig. 5 gezeigt.
Wenn die Steuerschaltung 30 einen Schreibbefehl empfängt, wird eine Schreibverarbeitung ausgeführt (Schritt S0). Sodann erlangt die Steuerschaltung 30 Adressinformationen über den Speicherblock B0 mit kleiner Kapazität, in den Daten durch den internen Bus IBS geschrieben werden (Schritt S1). Danach schreibt die Steuerschaltung Dateninformationen in den Speicherblock B0 mit kleiner Kapazität (Schritt S2). Als nächstes bestimmt die Steuerschaltung 30, ob der Schreibvorgang versagte oder nicht (Schritt S3). Falls dabei der Schreibvorgang nicht versagte, dann endet der Vorgang (Schritt S6). Falls bei Schritt S3 die Steuerschaltung 30 bestimmte, dass der Schreibvorgang versagte, dann erlangt sie Adressinformationen des Speicherblocks L mit großer Kapazität, in den die Fehlerinformationen geschrieben werden (Schritt S4). Danach schreibt die Steuerschaltung 30 Fehlerinformationen über den Speicherblock B0 mit kleiner Kapazität in den Speicherblock L mit großer Kapazität durch den internen Bus IBS (Schritt S5) und die Schreibverarbeitung endet (S6).
Nachstehend wird der Schaltungsbetrieb gemäß dem ersten Ausführungsbeispiel der Erfindung unter Bezugnahme auf Fig. 1 und das Flussdiagramm gemäß Fig. 6 bei der nicht flüchtigen Halbleiterspeichervorrichtung 100 zum Schutz bezüglich eines fehlerhaften Speicherblocks beschrieben.
Dabei wird angenommen, dass Fehlerinformationen bereits in den Speicherblock L mit großer Kapazität geschrieben wurden.
Zuallererst empfängt die Steuerschaltung 30 eine Eingabe (beispielsweise auf dem H-Pegel) eines Systemrücksetzsignals SRT, durch das das Gesamtsystem nach einer Fehlerbestimmung oder beim Hochbooten zurückgesetzt wird (Schritt S10). Die Steuerschaltung 30 unterbricht zeitweise ihren Betrieb durch eine derartige Eingabe (S11). Sodann empfängt die Bestimmungsschaltung 40 eine Eingabe (beispielsweise auf dem H-Pegel) eines Fehlerrücksetzsignals FRT (Schritt S12). Die Bestimmungsschaltung 40 empfängt eine derartige Eingabe und wird aktiviert (Schritt S13). Danach liest die Bestimmungsschaltung 40 die in dem Speicherblock L mit großer Kapazität gespeicherten Fehlerinformationen in die Speicheranordnung 10 (Schritt S14). Anschließend gibt die Bestimmungsschaltung 40 ausgelesene Fehlerinformationen an das Fehlersignalregister 21 des Blockumschaltestromkreises 20 als Fehlersignal ES aus (Schritt S15). Das übertragene Fehlersignal ES wird in dem Fehlersignalregister 21 eingestellt (Schritt S16). Sodann empfängt die Bestimmungsschaltung 40 eine Eingabe (beispielsweise auf dem L-Pegel) des Fehlerrücksetzsignals FRT (Schritt S17). Die Bestimmungsschaltung 40 wird durch eine derartige Eingabe deaktiviert (Schritt S18). Dann empfängt die Steuerschaltung 30 eine Eingabe (beispielsweise auf dem L-Pegel) des Systemrücksetzsignals SRT (Schritt S19). Die zeitweilige Unterbrechung der Steuerschaltung 30 wird beendet (Schritt S20), und die Steuerschaltung 30 erzeugt ein Blockauswahlsignal BS, das die Auswahl eines Speicherblocks zur Ausgabe des Signals an die Blockauswahlschaltung 20 befiehlt (Schritt S21).
Dadurch gibt die Blockauswahlschaltung 20 ein Blockauswahlbestimmungssignal BS auf der Grundlage des in das Fehlersignalregister 21 eingestellten Fehlersignals ES und des eingegebenen Blockauswahlsignals BS aus.
Wenn ein fehlerhafter Speicherblock ein Zugriffsobjekt ist, wählt somit die Blockauswahlschaltung 20 den Sicherungsspeicherblock BC aus, um dadurch einen Schutz des fehlerhaften Speicherblocks zu ermöglichen. Durch die Eingaben des Systemrücksetzsignals SRT und des Fehlerrücksetzsignals FRT, die nach der Fehlerbestimmung und beim Hochbooten eingegeben werden, werden weiterhin Fehlerinformationen ausgelesen, und das Fehlersignal ES wird in das Fehlersignalregister 21 während einer Periode eingestellt, wenn das Gesamtsystem zurückgesetzt wird; wenn ein Rücksetzzustand beendet wird, wurde daher eine Vorbereitung zum Umschalten zwischen dem fehlerhaften Speicherblock und dem Sicherungsspeicherblock durchgeführt.
Bei Fig. 7A wird eine Adresse zugewiesen, sodass zu dem Sicherungsspeicherblock BC gemäß den Fehlerinformationen über den Speicherblock B0 mit kleiner Kapazität herübergewechselt wird. Bei Fig. 7B wird eine Adresse so zugewiesen, dass zu dem Sicherungsspeicherblock BC gemäß den Fehlerinformationen über den Speicherblock B1 mit kleiner Kapazität herübergewechselt wird.
Gemäß der erfindungsgemäßen Architektur kann durch das Schreiben von Fehlerinformationen in den Speicherblock L mit großer Kapazität mit einer geringen Schreibfrequenz, wenn der Schreibvorgang in einen Speicherblock mit kleiner Kapazität versagt und der fehlerhafte Speicherblock mit einem Sicherungsspeicherblock auf der Grundlage derartiger Fehlerinformationen ersetzt wird, nicht nur bezüglich des Speicherblock mit kleiner Kapazität mit einer hohen Schreibfrequenz Schutz bereitgestellt werden, sondern es kann auch eine Nutzzeit einer nicht flüchtigen Halbleiterspeichervorrichtung ausgedehnt werden.
Wenn darüber hinaus das Gesamtsystem zurückgesetzt wird, wird ein Fehlersignal auf der Grundlage der Fehlerinformationen von jedem Speicherblock mit kleiner Kapazität in das Fehlersignalregister 21 eingestellt, damit eine Vorbereitung zum Schutz bezüglich eines fehlerhaften Speicherblocks ermöglicht wird, weswegen keine Notwendigkeit zum Ausführen eines speziellen Programms entsteht, was die Entwicklungseffizienz verbessert.

Zweites Ausführungsbeispiel

Bezugnehmend auf Fig. 8 ist eine nicht flüchtige Halbleiterspeichervorrichtung 110 im Vergleich zu der nicht flüchtigen Halbleiterspeichervorrichtung 110 dahingehend verschieden, dass die erstere keine Bestimmungsschaltung 40 beinhaltet, sondern die Steuerschaltung 30 ein Fehlersignal ES an das Fehlersignalregister 21 ausgibt.
Bei dem ersten Ausführungsbeispiel wird eine Architektur beschrieben, bei dem das Gesamtsystem durch die Eingabe eines Systemrücksetzsignals SRT zurückgesetzt wird, und ein Fehlersignal ES in das Fehlersignalregister 21 in einer Periode eingestellt wird, bis der Rücksetzzustand des Gesamtsystems beendet ist. Bei dem zweiten Ausführungsbeispiel der Erfindung wird eine Architektur beschrieben, bei der nach Beendigung eines Rücksetzsignals des Gesamtsystems durch die Eingabe eines Systemrücksetzsignals SRT das Fehlersignal ES in das Fehlersignalregister 21 eingestellt wird.
Im Allgemeinen ist die Wahrscheinlichkeit gering, dass der Speicherblock mit kleiner Kapazität nach Beendigung eines Rücksetzzustands des Gesamtsystems ausgewählt wird.
Der Grund hierfür ist, dass unmittelbar nach der Beendigung eines Rücksetzzustands des Gesamtsystems auf einen Speicherblock mit großer Kapazität mit einer geringen Wiederbeschreibfrequenz allgemein zugegriffen wird, in dem Programme gespeichert sind. Daher entsteht kein Erfordernis, dass ein fehlerhafter Speicherblock mit kleiner Kapazität mit einem Sicherungsspeicherblock unmittelbar nach Beendigung eines Rücksetzzustands des Gesamtsystems ersetzt wird.
Nachstehend wird eine Architektur beschrieben, bei der das Fehlersignal ES in das Fehlersignalregister 21 unter Verwendung des Flussdiagramms gemäß Fig. 9 eingestellt wird.
Die Steuerschaltung 30 empfängt eine Eingabe (vorliegend auf H-Pegel) Systemrücksetzsignal SRT, das nach der Fehlerbestimmung und beim Hochbooten eingegebenen wurde (Schritt SR0). Die Steuerschaltung 30 unterbricht zeitweise ihren Betrieb auf den Empfang einer derartigen Eingabe hin (Schritt S31).
Sodann empfängt die Steuerschaltung 30 eine Eingabe (vorliegend auf L-Pegel) Systemrücksetzsignal SRT zum Beginn des Betriebs der internen Schaltungen (Schritt S32). Die Steuerschaltung 30 beendet die zeitweise Unterbrechung des Betriebs auf den Empfang einer derartigen Eingabe hin (Schritt S33). Wenngleich nicht gezeigt, wird dabei der Zugriff von der das Gesamtsystem steuernden CPU durchgeführt, und außerhalb der nicht flüchtigen Halbleiterspeichervorrichtung an einen Programminformationen speichernden Speicherblock mit großer Kapazität bereitgestellt (Schritt S34). ES wird angemerkt, dass der zum Zugriff freigegebene Speicherblock mit großer Kapazität von dem Fehlerinformationen speichernden Speicherblock L mit großer Kapazität verschieden ist. Zusammen mit dem Zugriff wird weiterhin ein Fehlereinstellungssignal RE in die Steuerschaltung 30 von der CPU durch den internen Bus BUS eingegeben (Schritt S35). Danach empfängt die Steuerschaltung 30 als Eingabe das Fehlereinstellungssignal RE und liest die Fehlerinformationen von dem Speicherblock L mit großer Kapazität (Schritt S36). Sodann bestimmt die Steuerschaltung 30 einen Fehler aus den Fehlerinformationen über jeden Speicherblock mit kleiner Kapazität, welche ausgelesen werden, um Fehlerinformationen ES in das Fehlersignalregister 21 auszugeben (Schritt S37). Das Fehlersignalregister 21 stellt das eingegebene Fehlersignal ES ein (S38).
Üblicherweise greift die Steuerschaltung 30 auf einen Programminformationen speichernden Speicherblock mit großer Kapazität nach Beendigung eines Rücksetzzustands des Gesamtsystems zu. Daher ist die Wahrscheinlichkeit eines sich beim Betrieb ergebenden Problems gering, selbst falls das Fehlersignal ES in das Fehlersignalregister 21 eingestellt wird, nachdem die Steuerschaltung 30 das zusammen mit einem derartigen Zugriff eingegebene Fehlereinstellungssignal RE empfängt.
Wenn beim nächsten Zyklus der Zugriff auf einen Speicherblock mit kleiner Kapazität erfolgt, wurde eine Vorbereitung zum Umschalten zwischen dem Sicherungsspeicherblock und dem fehlerhaften Speicherblock vorgenommen, da das Fehlersignal ES in das Fehlersignalregister 21 eingestellt wurde.
Mit einer derartig verwendeten Architektur kann eine zu der gemäß dem ersten Ausführungsbeispiel ähnliche Wirkung erzielt werden, ohne die Bestimmungsschaltung 40 bereitzustellen.
Gemäß vorstehender Beschreibung werden Fehlerinformationen über einen fehlerhaften Speicherblock in einen Speicherblock 12 mit großer Kapazität mit geringer Wiederbeschreibfrequenz gespeichert, und eine Blockausweichschaltung 14 wird bereitgestellt, die einen Sicherungsspeicherblock 13 auswählt, wenn die gespeicherten Fehlerinformationen verwendet und der fehlerhafte Speicherblock ausgewählt wird.
Obwohl die vorliegende Erfindung vorstehend näher beschrieben und dargestellt ist, ist dies so zu verstehen, dass dies erklärend und lediglich beispielhaft erfolgt und nicht einschränkend anzusehen ist, wobei der Bereich der Erfindung lediglich durch die beigefügten Ansprüche bestimmt ist.

Claims

1. Nichtflüchtige Halbleiterspeichervorrichtung mit:
einer Speicheranordnung (10) mit einer Vielzahl von ersten Speicherblöcken (11) mit Speicherzellen mit einer hohen Datenwiederbeschreibfrequenz, einem zweiten Speicherblock (12) mit Speicherzellen mit einer geringen Datenwiederbeschreibfrequenz und einem Redundanzspeicherblock (13) zur Verwendung bei der Substitution eines fehlerhaften Speicherblocks unter der Vielzahl von ersten Speicherblöcken;
einer Steuerschaltung (30) zur Bestimmung, ob ein Fehler in jeweils einem der Vielzahl von ersten Speicherblöcken auftritt oder nicht, die Gegenstand eines Datenschreibvorgangs sind, wenn der Datenschreibvorgang auf jedem der Vielzahl von ersten Speicherblöcken durchgeführt wird, und zum Speichern von Fehlerinformationen (ES) für die Angabe des fehlerhaften Speicherblocks in einem ersten Bereich des zweiten Speicherblocks, falls ein Fehler erfasst wird; und
einer Auswahlschaltung (20) zum Auswählen des Redundanzspeicherblocks in Verbindung mit der Auswahl des fehlerhaften Speicherblocks auf der Grundlage der in dem ersten Bereich des zweiten Speicherblocks gespeicherten Fehlerinformationen und von Auswahlinformationen zur Angabe der Auswahl jedes aus der Vielzahl von ersten Speicherblöcken.

2. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 1, wobei
zweite Speicherblock (12) zudem einen zweiten Bereich mit Informationen beinhaltet, die in Verbindung mit dem Beenden eines Rücksetzzustands ein Zugriffsobjekt darstellen, und
gemäß einem extern eingegebenen Befehlssignal nach Beenden des Rücksetzzustands als Zugriff auf den zweiten Bereich die Steuerschaltung (30) die in dem ersten Bereich des zweiten Speicherblocks gespeicherten Fehlerinformationen liest und zudem die Fehlerinformationen an die Auswahlschaltung (20) ausgibt.

3. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 1, zudem mit:
einer Bestimmungsschaltung (40) zum Ausgeben eines Fehlersignals an die Auswahlschaltung (20) auf der Grundlage der in dem ersten Bereich des zweiten Speicherblocks (12) gespeicherten Fehlerinformationen, wobei
die Auswahlschaltung einen aus der Vielzahl erster Speicherblöcke (11) und den Redundanzspeicherblock (13) auf der Grundlage eines einen aus der Vielzahl erster Speicherblöcke auswählenden Auswahlsignals und des Fehlersignals auswählt.

4. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 3, wobei während einer Periode, wenn der Betrieb der Steuerschaltung unterbrochen ist, die Bestimmungsschaltung die in dem ersten Bereich des zweiten Speicherblocks gespeicherten Fehlerinformationen ausliest, und ferner das Fehlersignal an die Auswahlschaltung gemäß den Auslesefehlerinformationen ausgibt, und, nachdem die Betriebsunterbrechung der Steuerschaltung beendet ist, die Auswahlschaltung den Redundanzspeicherblock gemäß dem eingegebenen Fehlersignal und dem eingegebenen Auswahlsignal in Verbindung mit der Auswahl des fehlerhaften Speicherblocks auswählt.

5. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Datenspeicherkapazität von jedem der Vielzahl erster Speicherblöcke kleiner als die Datenspeicherkapazität des zweiten Speicherblocks ist.

6. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Speicherzelle elektrisch schreibbare und löschbare Daten auf nichtflüchtige Weise speichert.