JP5101893B2 - 欠陥ビットのメモリセルを避けてリペアー情報を保存する半導体メモリ装置及びその駆動方法 - Google Patents

Description

本発明は、半導体メモリ装置に係り、特にメモリセルにリペアーに関する情報を保存する半導体メモリ装置に関するものである。

一般に、半導体メモリ装置は、ビットラインとワードラインからなるマトリックス構造状に配列されるメモリセルを有するメモリアレイを含む。前記メモリアレイには、メモリセルを置換するためのリダンダンシーセルも含まれる。そして、欠陥が発生したメモリセルはリダンダンシーセルで置換されることにより、半導体メモリ装置は正常に動作することができることになる。この際、半導体メモリ装置の内部には、メモリセルがリダンダンシーセルで置換されていることを示すリペアー情報が保存される。

一方、製造工程中の欠陥発生可能性を減少させ、チップのサイズを縮小するために、リペアー情報をメモリアレイのメモリセルに記録する技術が開発された。
図１は従来の半導体メモリ装置におけるリペアー情報の保存方法を説明するための図である。図１を参照すれば、メモリアレイ１０は、ノーマルブロック１１及びリダンダンシーブロック１３を含む。ノーマルブロック１１及びリダンダンシーブロック１３には、図示しなかったが、ワードラインＷＬとビットラインＢＬの交差点上にメモリセル及びリダンダンシーセルが配列される。

そして、前記ノーマルブロック１１の一部領域がリペアー情報を保存するためのリペアー情報領域１５に割り当てられる。この際、保存されたデータの読出し速度を考慮して、前記リペアー情報領域１５は、図１に示すように、ノーマルブロック１１の所定のワードラインＷＬに対応する領域に割り当てられる。よって、リペアー情報領域１５は通常的なデータが保存されるメモリセルとビットラインＢＬを共有することになる。

ところが、従来の半導体メモリ装置においては、リペアー情報領域１５の任意のビットのメモリセルにリペアー情報が保存される。このような場合、リペアー情報が記録されたメモリセル１５ａに対応するビットラインＦ＿ＢＬ１、Ｆ＿ＢＬ２に欠陥が発生した場合には、リペアー情報は正しく保存できない。
結論として、従来の半導体メモリ装置においては、リペアー情報が誤保存されるおそれがあるという問題がある。

本発明の目的は、リペアー情報がメモリセルに誤保存される可能性を低減させる半導体メモリ装置及びその駆動方法を提供することにある。

前記のような技術的課題を達成するための本発明の一面は半導体メモリ装置に関するものである。本発明の半導体メモリ装置は、複数のメモリセルを含み、一部領域にリペアー情報領域が割り当てられたメモリアレイであって、前記リペアー情報領域には、複数の情報パケットが保存される前記メモリアレイ；及び特定される前記情報パケットを読み出し、読み出された前記情報パケットの連携ビットアドレスによって、連携される情報パケットを読み出すように駆動されるデータ入出力部を含む。

前記のような他の技術的課題を達成するための本発明の他の面は複数のメモリセルを含むメモリアレイを有する半導体メモリ装置の駆動方法に関するものである。本発明の他面による半導体メモリ装置の駆動方法は、前記メモリアレイの一部領域にリペアー情報領域を割り当てる段階；前記リペアー情報領域を検索する段階；前記リペアー情報領域で、良好なビットが許容ビット数以上連続的に存在する記録可能ビット区間を確認する段階；及び前記記録可能ビット区間に、少なくとも欠陥ビットアドレス及び連携ビットアドレスを含む第１情報パケットと少なくとも欠陥ビットアドレスを含む第２情報パケットを記録する段階を含む。前記第１情報パケット及び第２情報パケットの前記欠陥ビットアドレスは、それぞれ欠陥が発生したメモリセルのビットアドレスを示す。前記第１情報パケットの前記連携ビットアドレスは、前記第２情報パケットが保存されるメモリセルのビットアドレスを示す。

前記のような他の技術的課題を達成するための本発明のさらに他の面は複数のメモリセルを含むメモリアレイを有する半導体メモリ装置の駆動方法に関するものである。本発明のさらに他の面による半導体メモリ装置の駆動方法は、前記メモリアレイのリペアー情報領域に保存された第１情報パケットを読み出す段階；及び前記第１情報パケットの連携ビットアドレスによって、第２情報パケットを読み出す段階を含む。

前記のような本発明の半導体メモリ装置は、一部領域がリペアー情報領域に割り当てられるメモリアレイと、読み出される情報パケットの連携ビットアドレスによって、連携される情報パケットを読み出すように駆動されるデータ入出力部を含む。
本発明の半導体メモリ装置及び駆動方法によれば、欠陥が発生したメモリセル及びビットラインを避けてリペアー情報が保存される。したがって、メモリセルに誤ったリペアー情報が保存される可能性は格段に低減する。

本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を充分に理解するためには、本発明の好適な実施例を例示する添付図面及びその添付図面に記載した内容を参照しなければならない。各図面を理解するにおいて、同一部材はできるだけ同一参照符号で示す。そして、本発明の要旨を不必要にあいまいにすることがありうると判断される公知の機能及び構成についての詳細な記述は省略する。

以下、添付図面に基づいて本発明の好適な実施例を説明することにより、本発明を詳細に説明する。
図２は本発明の一実施例による半導体メモリ装置を示す図である。図２を参照すれば、本発明の半導体メモリ装置は、メモリアレイ１１０及びデータ入出力部１３０を含む。
前記メモリアレイ１１０は、ノーマルブロック１１１及びリダンダンシーブロック１１３を含む。前記ノーマルブロック１１には、図示しなかったが、ワードラインＷＬとビットラインＢＬの交差点上にメモリセルが配列される。前記リダンダンシーブロック１１３には、図示しなかったが、前記ノーマルブロック１１１のメモリセルを置換するためのリダンダンシーセルが配列される。

前記ノーマルブロック１１１の一部領域は、リペアー情報を保存するためのリペアー情報領域１１５に割り当てられることができる。望ましくは、前記リペアー情報領域１１５は、保存されたデータの読出し速度を考慮して、ノーマルブロック１１１の所定のワードラインＷＬに対応する領域に割り当てられる。よって、リペアー情報領域１１５のメモリセルは、ノーマルブロック１１１の通常のデータが保存されるメモリセルとビットラインＢＬを共有することになる。

前記リペアー情報領域１１５には、図３に示すように、複数の情報パケットＰＦ１、ＰＦ２、ＰＦ３が保存できる。本実施例において、前記情報パケットＰＦ１、ＰＦ２、ＰＦ３は、前記リペアー情報領域１１５の記録可能ビット区間１１５ａ、１１５ｂ、１１５ｃに保存される。

前記記録可能ビット区間１１５ａ、１１５ｂ、１１５ｃのそれぞれは、良好なビットが許容ビット数以上連続的に存在する区間である。ここで、‘良好なビット’と言うのは、自分だけではなく、対応するビットラインＢＬ自体の欠陥もない、前記リペアー情報領域１１５の該当メモリセルを言う。そして、前記‘許容ビット数’は、前記情報パケットＰＦ１、ＰＦ２、ＰＦ３のビットの数によって決定される。望ましくは、前記‘許容ビット数’は前記情報パケットＰＦ１、ＰＦ２、ＰＦ３のビットの数のうち、一番大きいビット数である。
したがって、前記記録可能ビット区間１１５ａ、１１５ｂ、１１５ｃには、前記情報パケットＰＦ１、ＰＦ２、ＰＦ３が全て正しく保存できる。

つぎに、前記情報パケットＰＦ１、ＰＦ２、ＰＦ３の具体的な構成を説明する。図４は図３の情報パケットＰＦ１、ＰＦ２、ＰＦ３の構成を説明するための図である。
図４を参照すれば、情報パケットＰＦ１、ＰＦ２、ＰＦ３のそれぞれは、欠陥ビットアドレスＰＦ１ａ、ＰＦ２ａ、ＰＦ３ａ及び連携ビットアドレスＰＦ１ｂ、ＰＦ２ｂ、ＰＦ３ｂを含む。ただ、最後に連携される前記情報パケットＰＦ３には、前記連携ビットアドレスＰＦ３ｂが存在しないこともある。

ここで、前記欠陥ビットアドレスＰＦ１ｂ、ＰＦ２ｂ、ＰＦ３ｂは、ノーマルブロック１１１で欠陥が発生したメモリセルのビットアドレス、つまりコラムアドレスを示す。そして、前記連携ビットアドレスＰＦ１ｂ、ＰＦ２ｂ、ＰＦ３ｂは、連携される情報パケットが保存されるメモリセルのビットアドレスを示す。望ましくは、前記連携ビットアドレスＰＦ１ｂ、ＰＦ２ｂ、ＰＦ３ｂは、連携される情報パケットのうちで、一番目のビットのメモリセルのビットアドレスを示す。

図４の場合、第１情報パケットＰＦ１の連携ビットアドレスＰＦ１ｂは、第２情報パケットＰＦ２が保存されるメモリセルのビットアドレスを示す。また、第２情報パケットＰＦ２の連携ビットアドレスＰＦ２ｂは、第３情報パケットＰＦ３が保存されるメモリセルのビットアドレスを示す。

望ましくは、前記情報パケットＰＦ１、ＰＦ２、ＰＦ３のそれぞれは、リダンダンシービットアドレスＰＦ１ｃ、ＰＦ２ｃ、ＰＦ３ｃをさらに含む。前記リダンダンシービットアドレスＰＦ１ｃ、ＰＦ２ｃ、ＰＦ３ｃは、リダンダンシーブロック１１３（図２参照）のリダンダンシーセルのビットラインＢＬを特定するアドレスを言う。この場合、前記情報パケットＰＦ１、ＰＦ２、ＰＦ３は、前記欠陥ビットアドレスＰＦ１ａ、ＰＦ２ａ、ＰＦ３ａのメモリセルが前記リダンダンシービットアドレスＰＦ１ｃ、ＰＦ２ｃ、ＰＦ３ｃのリダンダンシーセルで置換されることを示す。

また、図２を参照すれば、前記データ入出力部１３０は前記第１情報パケットＰＦ１を読み出す。そして、前記データ入出力部１３０は、前記第１情報パケットＰＦ１の連携ビットアドレスＰＦ１ｂによって第２情報パケットＰＦ２を読み出すように駆動され、また、前記第２情報パケットＰＦ２の連携ビットアドレスＰＦ２ｂによって第３情報パケットＰＦ３を読み出すように駆動される。
望ましくは、本発明の半導体メモリ装置は、ビット選択制御部１５０及びアドレスレジスター１７０をさらに含む。

前記ビット選択制御部１５０は、読み出された情報パケットＰＦ１、ＰＦ２、ＰＦ３の連携ビットアドレスＰＦ１ｂ、ＰＦ２ｂ、ＰＦ３ｂを入力する。前記ビット選択制御部１５０は、前記連携ビットアドレスＰＦ１ｂ、ＰＦ２ｂ、ＰＦ３ｂによって連携される前記情報パケットＰＦ２、ＰＦ３が記録されたビットを選択するように、前記データ入出力部１３０を制御する。

前記アドレスレジスター１７０は、前記データ入出力部１３０から提供される前記情報パケットＰＦ１、ＰＦ２、ＰＦ３の欠陥ビットアドレスＰＦ１ａ、ＰＦ２ａ、ＰＦ３ａを保存する。一方、前記メモリアレイ１１０のメモリセルが不揮発性メモリセルで具現される場合には、前記アドレスレジスター１７０が本発明の半導体メモリ装置に別に具備されないこともある。この場合、前記データ入出力部１３０は、前記リペアー情報領域１１５のメモリセルに保存されたパケット情報を直接読み出して、欠陥が発生したノーマルブロック１１１のメモリセルをリダンダンシーブロック１１３のリダンダンシーセルで置換する。

図５は図２のビット選択制御部１５０を具体的に示す図である。図５を参照すれば、前記ビット選択制御部１５０は、連携アドレス確認手段１５１及びＹ−デコーダー１５３を含む。

前記連携アドレス確認手段１５１は、読み出された情報パケットＰＦ１、ＰＦ２、ＰＦ３の連携ビットアドレスＰＦ１ｂ、ＰＦ２ｂ、ＰＦ３ｂを入力する。そして、前記連携アドレス確認手段１５１は、入力された前記連携ビットアドレスＰＦ１ｂ、ＰＦ２ｂ、ＰＦ３ｂをプロセスアドレスＰＲＡＤＤとして前記Ｙ−デコーダー１５３に提供する。

一方、前記連携アドレス確認手段１５１は、デコーダー制御信号ＤＣＯＮを前記Ｙ−デコーダー１５３に提供する。前記デコーダー制御信号ＤＣＯＮは、開始制御信号ＸＳＴに応答してイネーブルにされ、読み出された情報パケットが最終の情報パケットであることが確認されれば、ディスエーブルにされる。

前記Ｙ−デコーダー１５３は、選択アドレスＳＡＤＤを前記データ入出力部１３０に提供する。前記データ入出力部１３０は、前記選択アドレスＳＡＤＤによるビットのメモリセルを選択するように駆動される。この際、前記デコーダー制御信号ＤＣＯＮが活性化する間には、前記選択アドレスＳＡＤＤは前記プロセスアドレスＰＲＡＤＤに対応するように制御される。

そして、前記Ｙ−デコーダー１５３は、前記デコーダー制御信号ＤＣＯＮが非活性化する間には、外部から提供されるＹ−アドレスＹＡＤＤを前記選択アドレスＳＡＤＤに提供するように駆動される。

好適な実施例によれば、前記ビット選択制御部１５０は、初期アドレス保存手段１５５をさらに含む。前記初期アドレス保存手段１５５は、特定される情報パケットが保存されたメモリセルのビットアドレスを示す初期アドレスＳＴＡＤＤを保存する。本実施例においては、前記初期アドレスＳＴＡＤＤは、前記第１情報パケットＰＦ１が保存されたメモリセルのビットアドレスを示す。

そして、前記初期アドレス保存手段１５５は、前記開始制御信号ＸＳＴに応答して、前記初期アドレスＳＴＡＤＤを前記Ｙ−デコーダー１５３に提供する。この際、前記連携アドレス確認手段１５１は、前記開始制御信号ＸＳＴに応答して、前記初期アドレスＳＡＤＤを前記プロセスアドレスＰＲＡＤＤに提供する。

また、好適な実施例によれば、前記ビット選択制御部１５０は比較手段１５７をさらに含む。前記比較手段１５７は、前記Ｙ−アドレスＹＡＤＤを前記アドレスレジスター１７０（図２参照）に保存された欠陥ビットアドレスＰＦ１ａ、ＰＦ２ａ、ＰＦ３ａ（図４参照）と比較する。そして、前記比較手段１５７は、前記欠陥ビットアドレスＰＦ１ａ、ＰＦ２ａ、ＰＦ３ａに対応する前記Ｙ−アドレスＹＡＤＤに対して活性化するリダンダンシーイネーブル信号ＸＲＥＤを発生する。

前記リダンダンシーイネーブル信号ＸＲＥＤが活性化すれば、前記Ｙ−デコーダー１５３はディスエーブルにされる。そして、前記データ入出力部１３０（図２参照）は、前記リダンダンシーイネーブル信号ＸＲＥＤの活性化に応答して、前記ノーマルブロック１１１のメモリセルに代えて、リダンダンシーブロック１１３のリダンダンシーセルを選択するように駆動される。

図２において、ワードラインデコーディング部１８０は、外部から提供されるＸ−アドレスＸＡＤＤをデコードして、特定されるワードラインＷＬを駆動する。
本発明の半導体メモリ装置によれば、欠陥が発生したメモリセル及びビットラインを避けてリペアー情報が保存される。したがって、メモリセルに誤リペアー情報が保存される可能性は格段に低減する。

つぎに、本発明の半導体メモリ装置の駆動方法を説明する。
図６は本発明の半導体メモリ装置の駆動方法を示す図で、リペアー情報領域に情報パケットＰＦ１、ＰＦ２、ＰＦ３を保存する方法を示すフローチャートである。
図６を参照すれば、Ｓ６１０段階で、前記メモリアレイ１１０には、前記情報パケットＰＦ１、ＰＦ２、ＰＦ３が保存されるリペアー情報領域１１５が割り当てられる。

Ｓ６２０段階で、前記リペアー情報領域１１５を含み、前記メモリアレイ１１０に対するテストを行い、欠陥が発生したメモリセル及びビットラインを検索する。
Ｓ６３０段階で、前記リペアー情報領域１１５で、記録可能ビット区間１１５ａ、１１５ｂ、１１５ｃを確認する。前記‘記録可能ビット区間’では、良好なビットが前記‘許容ビット数’以上連続的に存在することは前述したようである。

Ｓ６４０段階で、前記リペアー情報領域１１５の記録可能ビット区間１１５ａ、１１５ｂ、１１５ｃに前記情報パケットＰＦ１、ＰＦ２、ＰＦ３を保存する。
Ｓ６５０段階で、前記初期アドレス保存手段に初期アドレスＳＴＡＤＤを保存する。

図６のフローチャートのような駆動方法によって、自分だけではなく、対応するビットラインＢＬに欠陥がないリペアー情報領域１１５のメモリセルに前記情報パケットＰＦ１、ＰＦ２、ＰＦ３を保存することができる。

つぎに、メモリアレイ１１０のリペアー情報領域１１５に保存された情報パケットＰＦ１、ＰＦ２、ＰＦ３から欠陥ビットアドレスＰＦ１ａ、ＰＦ２ａ、ＰＦ３ａを前記アドレスレジスター１７０に保存する過程を説明する。
図７は本発明の半導体メモリ装置の他の駆動方法を示す図で、情報パケットＰＦ１、ＰＦ２、ＰＦ３の欠陥ビットアドレスＰＦ１ａ、ＰＦ２ａ、ＰＦ３ａを前記アドレスレジスター１７０に保存する方法を示すフローチャートである。

図７を参照すれば、Ｓ７１０段階で、開始制御信号ＸＳＴを活性化する。すると、前記初期アドレス保存手段１５５に保存された初期アドレスＳＴＡＤＤを連携アドレス確認手段１５１に提供する。
Ｓ７２０段階で、前記データ入出力部１３０によって、前記初期アドレスＳＴＡＤＤによる情報パケットＰＦ１を読み出す。

Ｓ７３０段階で、読み出された情報パケットＰＦ１の欠陥ビットアドレスＰＦ１ａをアドレスレジスター１７０に保存する。
Ｓ７４０段階で、情報パケットＰＦ１に連携ビットアドレスＰＦ１ｂが存在するか否かを判断する。

情報パケットＰＦ１に連携ビットアドレスＰＦ１ｂが存在する場合には、Ｓ７５０段階で、連携ビットアドレスＰＦ１ｂによる情報パケットＰＦ２を読み出す。その後、Ｓ７３０段階をさらに行い、情報パケットＰＦ２、ＰＦ３の欠陥ビットアドレスＰＦ２ａ、ＰＦ３ａをアドレスレジスター１７０に保存する。

情報パケットに連携ビットアドレスが存在しない場合には、Ｓ７６０段階で、前記デコーダー制御信号ＤＣＯＮがディスエーブルにされる。
図７のフローチャートのような駆動方法によって、リペアー情報領域１１５で記録可能ビット区間１１５ａ、１１５ｂ、１１５ｃに保存された前記情報パケットＰＦ１、ＰＦ２、ＰＦ３の欠陥ビットアドレスＰＦ１ａ、ＰＦ２ａ、ＰＦ３ａをアドレスレジスター１７０に保存することができる。

以上、本発明を図面に示す一実施例に基づいて説明したが、これは例示的なものに過ぎなく、本技術分野の通常の知識を持った者であれば、これから多様な変形及び均等な他の実施例が可能であろう。
例えば、本明細書では、ノーマルブロックの一部がリペアー情報領域に割り当てられる実施例を図示して説明したが、リペアー情報領域は、ノーマルブロックと別個の領域に具現できることは当業者には自明な事実である。
したがって、本発明の真正な技術的保護範囲は請求範囲の技術的思想によって決定されなければならない。

本発明は、欠陥が発生したメモリセル及びビットラインを避けてリペアー情報を保存することで、メモリセルに誤ったリペアー情報が保存される可能性を低減するためのもので、半導体メモリ装置に適用可能である。

従来の半導体メモリ装置でのリペアー情報の保存方法を説明する図である。 本発明の一実施例による半導体メモリ装置を示す図である。 本発明の半導体メモリ装置において情報パケットの保存方法を説明する図である。 図３の情報パケットの構成を説明する図である。 図２のビット選択制御部を具体的に示す図である。 本発明の半導体メモリ装置の駆動方法を示す図で、リペアー情報領域に情報パケットを保存する方法を示すフローチャートである。 本発明の半導体メモリ装置の他の駆動方法を示す図で、情報パケットの欠陥ビットアドレスをアドレスレジスターに保存する方法を示すフローチャートである。

符号の説明

１１０ メモリアレイ
１３０ データ入出力部
１１５ リペアー情報領域
１１５ａ、１１５ｂ、１１５ｃ 記録可能ビット区間
ＰＦ１、ＰＦ２、ＰＦ３ 情報パケット
ＰＦ１ａ、ＰＦ２ａ、ＰＦ３ａ 欠陥ビットアドレス
ＰＦ１ｂ、ＰＦ２ｂ、ＰＦ３ｂ 連携ビットアドレス
ＰＦ１ｃ、ＰＦ２ｃ、ＰＦ３ｃ リダンダンシービットアドレス
ＰＲＡＤＤ プロセスアドレス
ＳＡＤＤ 選択アドレス
ＳＴＡＤＤ 開始アドレス
ＸＲＥＤ リダンダンシーアドレス
ＸＳＴ 開始制御信号

Claims (17)

1. 半導体メモリ装置において、
   複数のメモリセルを含み、一部領域がリペアー情報領域に割り当てられたメモリアレイであって、前記リペアー情報領域には複数の情報パケットが保存される前記メモリアレイ；及び
   特定される前記情報パケットを読み出し、読み出された前記情報パケットに含まれる連携ビットアドレスによって、連携される他の情報パケットを読み出すように駆動されるデータ入出力部；を含み、
   テストを行って欠陥のあるメモリセル及びビットラインを検索し、前記リペアー情報領域において、欠陥のない良好なビットが許容ビット数以上連続的に存在する記録可能ビット区間を確認して、情報パケットを前記記録可能ビット区間に保存し、
   前記リペアー情報領域に保存される各情報パケットは、少なくとも欠陥が発生したメモリセルのビットアドレスを示す欠陥ビットアドレスを含む
   ことを特徴とする半導体メモリ装置。
2. 前記半導体メモリ装置は、
   前記読み出された情報パケットに含まれる連携ビットアドレスによって、前記連携される他の情報パケットが記録されたビットを選択するように前記データ入出力部を制御するビット選択制御部をさらに含む
   ことを特徴とする、請求項１に記載の半導体メモリ装置。
3. 前記ビット選択制御部は、
   前記読み出された情報パケットに含まれる連携ビットアドレスを入力し、入力された前記連携ビットアドレスをプロセスアドレスとして提供する連携アドレス確認手段；及び
   対応するビットのメモリセルを選択するために、外部から入力されるＹ−アドレス又は前記プロセスアドレスのいずれかに対応する選択アドレスを前記データ入出力部に提供するＹ−デコーダーを備え、
   前記連携アドレス確認手段から前記Ｙ−デコーダーに提供されるデコーダー制御信号が活性化されている間、前記選択アドレスは、前記プロセスアドレスに対応するように制御される
   ことを特徴とする、請求項２に記載の半導体メモリ装置。
4. 前記ビット選択制御部は、
   特定される前記情報パケットが保存されたメモリセルのビットアドレスを示す初期アドレスを保存する初期アドレス保存手段をさらに含み、
   前記連携アドレス確認手段は、
   所定の開始制御信号に応答して、前記初期アドレスを前記プロセスアドレスとして提供する
   ことを特徴とする、請求項３に記載の半導体メモリ装置。
5. 前記ビット選択制御部は、
   前記データ入出力部から提供される前記情報パケットに含まれる欠陥ビットアドレスを保存するアドレスレジスターをさらに含み、
   前記欠陥ビットアドレスは、欠陥が発生したメモリセルのビットアドレスである ことを特徴とする、請求項３に記載の半導体メモリ装置。
6. 前記ビット選択制御部は、
   前記アドレスレジスターに保存された欠陥ビットアドレスに対応する前記Ｙ−アドレスに対し、所定のリダンダンシーイネーブル信号を発生する比較手段をさらに含み、
   前記データ入出力部は、
   前記リダンダンシーイネーブル信号に応答して、前記メモリアレイのメモリセルに代えてリダンダンシーセルを選択するように駆動される
   ことを特徴とする、請求項５に記載の半導体メモリ装置。
7. 前記Ｙ−デコーダーは、
   前記リダンダンシーイネーブル信号に応答して、ディスエーブルにされる
   ことを特徴とする、請求項６に記載の半導体メモリ装置。
8. 前記半導体メモリ装置は、
   前記データ入出力部から提供される前記情報パケットに含まれる欠陥ビットアドレスを保存するアドレスレジスターをさらに含み、
   前記欠陥ビットアドレスは、欠陥が発生したメモリセルのビットアドレスである
   ことを特徴とする、請求項１に記載の半導体メモリ装置。
9. 前記メモリセルは、不揮発性である
   こと特徴とする、請求項１に記載の半導体メモリ装置。
10. 複数のメモリセルを含むメモリアレイを有する半導体メモリ装置の駆動方法において、
    前記メモリアレイの一部領域をリペアー情報領域に割り当てる段階；
    前記リペアー情報領域を検索する段階；
    前記リペアー情報領域で、良好なビットが許容ビット数以上連続的に存在する記録可能ビット区間を確認する段階；及び
    前記記録可能ビット区間に、少なくとも欠陥ビットアドレス及び連携ビットアドレスを含む第１情報パケットと少なくとも欠陥ビットアドレスを含む第２情報パケットを記録する段階を含み、
    前記第１情報パケット及び第２情報パケットの前記欠陥ビットアドレスは、
    それぞれ欠陥が発生したメモリセルのビットアドレスを示し、
    前記第１情報パケットの前記連携ビットアドレスは、
    前記第２情報パケットが保存されるメモリセルのビットアドレスを示す
    ことを特徴とする、半導体メモリ装置の駆動方法。
11. 前記第１情報パケット及び前記第２情報パケットは、
    メモリセルを置換するリダンダンシーセルのビットアドレスを示すリダンダンシービットアドレスをさらに含む
    ことを特徴とする、請求項１０に記載の半導体メモリ装置の駆動方法。
12. 前記第１情報パケットが保存されたメモリセルのビットアドレスを示す所定の初期アドレスを保存する段階をさらに含む
    ことを特徴とする、請求項１０に記載の半導体メモリ装置の駆動方法。
13. 前記メモリセルは、不揮発性である
    ことを特徴とする、請求項１０に記載の半導体メモリ装置の駆動方法。
14. 複数のメモリセルを含むメモリアレイを有する半導体メモリ装置の駆動方法において、
    前記メモリアレイのリペアー情報領域に保存された第１情報パケットを読み出す段階；
    及び
    前記第１情報パケットに含まれる連携ビットアドレスによって、第２情報パケットを読み出す段階を含み、
    テストを行って欠陥のあるメモリセル及びビットラインを検索し、前記リペアー情報領域において、欠陥のない良好なビットが許容ビット数以上連続的に存在する記録可能ビット区間を確認して、情報パケットを前記記録可能ビット区間に保存し、
    前記リペアー情報領域に保存される各情報パケットは、少なくとも欠陥が発生したメモリセルのビットアドレスを示す欠陥ビットアドレスを含む
    ことを特徴とする、半導体メモリ装置の駆動方法。
15. 読み出された前記第１及び第２情報パケットに含まれる欠陥ビットアドレスを保存する段階をさらに含み、
    前記欠陥ビットアドレスは、欠陥が発生したメモリセルのビットアドレスである
    ことを特徴とする、請求項１４に記載の半導体メモリ装置の駆動方法。
16. 前記第１情報パケットの読出しは、
    所定の初期アドレスによって行われる
    ことを特徴とする、請求項１４に記載の半導体メモリ装置の駆動方法。
17. 前記メモリセルは、不揮発性である
    ことを特徴とする、請求項１４に記載の半導体メモリ装置の駆動方法。

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