JPH02310900A - 不揮発性記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、不揮発性記憶装置に関するもので、例えば
、コントロールゲートとフローティングゲートとを備え
たスタックドゲート構造の不揮発性半導体記憶素子をメ
モリセル゛とするＥ’ＰＲＯＭ（イレーザブル＆プログ
ラマブル゛・′す−ド・１ンリー・メモリ）のディスタ
ーブテストに利用して有効な技術に関するものである。

〔従来の技術〕

フローティングゲートとコントロールゲートとを備えた
スタックドゲート構造の不揮発性半導体素子をメモリセ
ルとするＥＰＲＯＭの例として、例えばオーム社昭和６
０年１２月２５日発行ｒマイクロコンピュータハンドブ
ックＪＩ２６４〜頁２６６がある。

〔発明が解決しようとする課題〕

上記ＥＰＲＯＭの書き込みは、約１２Ｖのような比較的
高い電圧にされた書込み用高電圧ｖｐｐを用いて、記憶
素子のコントロールゲートとドレインとに高電圧を印加
して飽和チャンネル電流を流し、ドレイン近傍のピンチ
オフ領域での高電界により加速された電子、いわゆるホ
ットエレクトロンをフローティングゲートに注入するこ
とにより行われる。

このようなメモリセルのテスティングの１つとして、デ
ィスターブテストがある。これは、データ線に高電圧を
かけ、１つのワード線を選択状態にして書き込み動作を
行わせるものである。上記の書き込み動作の後に、非選
択状態にあったワード線に結合されるメモリセルの記憶
情報を読み出して、その記憶保持動作をチェックするも
のである。すなわち、非選択のメモリセルにおける上記
フローティングゲートに取り込まれた電荷が失われない
ことをチェックするものである。

上記のように従来のデータ線に関するディスク−ブチス
トでは、メモリアレイのメモリセルに対して書き込み動
作を行わせるものである。このため、選択されるワード
線に結合されるメモリセルは、その他の非選択ワード線
に接続されているメモリセルに比較して大きなダメージ
が与えられ、信顛度を低下させる原因になるものである
。

この発明の目的は【ディスターブテストによる信親性の
低下を防止した不運発性記憶装置を提供することにある
。

この発明の他の目的は、ディスターブテストの時間の短
縮化を図った不揮発性記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、情報記憶を行うメモリアレイの他にデータ線
との交点に上記同様な不揮発性半導体記憶素子又は高耐
圧化した抵抗素子として作用する、ＭＯＳＦＥＴが接続
されたダミーワード線を設け、ディスターブテストモー
ドのとき上記ダミーワード線を選択状態にして、不揮発
性記憶素子に対して書き込み動作又は抵抗素子として作
用するＭＯＳＦＥＴに書き込み電流と等価な電流を流す
ようにする。

〔作　用〕

上記した手段によれば、メモリアレイのワード不揮発性
半導体記憶素子に対してダメージを与えることなく、デ
ィスターブテストを実施することができる。

〔実施例〕

第１図には、この発明に係るＥＰＲＯＭの一実施例の要
部回路図が示されている。同図の各回路素子は、公知の
半導体集積回路の製造技術によって、特に制限されない
が、単結晶シリコンのような１つの半導体基板上におい
て形成される。

この実施例のＥＦＲＯＭは、特に制限されないが、８つ
のデータ入出力端子を持つようにされ、８ビツト構成の
データの書き込み及び読み出しが可能のようにされる。

ＥＰＲＯＭは、＋５ボルトのような電！電圧と、十数ボ
ルトのような高いレベルの書き込み電圧ｖｐｐとによっ
て動作される。

ＥＰＲ，ＯＭは、通常雫読−み出し動作において＋５Ｖ
のような電源電圧ｖｃｃによって動作される。

ＥＦＲＯＭは、特に制限されないが、２アドース入力端
子を介して供給される外部アドレス信号、及び制御端子
ＧＥ、ＯＥ、、ＰＧＭ、ＤＴを介して供給されるチップ
イネーブル信号、出力イネーブ小信号、プログラム信号
、ディスターブテスト信号によってその動作が制御され
る。

この実施例では、上記のように８ビツト構成のデータ書
き込み／読み出しを行うため、８組のメモリアレイＭ−
ＡＲＹとデータ人力／出力回路が設けられるが同図では
、そのうちの１つのメモリアレイＭ−ＡＲＹと、データ
入力回路ＤＩＢ及びデータ出力回路ＤＯＢが代表として
例示的に示されている。

メモリアレイＭ−ＡＲＹは、代表として例示的に示され
ているコントロールゲートとフローティングゲートとを
備えたスタックドゲート構造からなり、Ｎチャンネル型
チャンネル注入構造の不揮発性半導体記憶素子（以下、
単にスタックドゲートトランジスタ又はメモリセルとい
う）ＱｌないＬＱ６と、’７−）’ｍＷ１．Ｗ２及びデ
ータ線ＤＩ。

Ｄ２〜Ｄｎとから構成されている。上記メモリアレイＭ
−ＡＲＹにおいて、同じ行に配置されたスタックドゲー
トトランジスタＱｌ〜Ｑ３　（Ｑ４〜Ｑ６）のコントロ
ールゲートは、それぞれ対応するワードｖＡＷ１．Ｗ２
に接続され、同じ列に配置されたスタックドゲートトラ
ンジスタＱ１．Ｑ４、Ｑ２．Ｑ５及びＱ３．Ｑ６のドレ
インは、それぞれ対応するデータ線Ｄ１〜Ｄｎに接続さ
れている。

上記スタックドゲートトランジスタＱ１〜Ｑ６の共通ソ
ースｇｃｓは、回路の接地電位点に結合される。

この実施例のＥＰＲＯＭは、図示しない外部端子を介し
て供給されるＸ、Ｙアドレス信号を受けるアドレスバッ
ファＸＡＩ）Ｂ、ＹＡＤＢを含む。

アドレスバッファＸＡＤＢ、ＹＡＤＢによって形成され
た相補アドレス信号は、アドレスデコーダＸＤＣＲ，Ｙ
ＤＣＲに供給される。同図においては、上記Ｘアドレス
バッファＸＡＤＨとＸアドレスデ・コーグＸＤＣＲを合
わせて回路ブロックＸＡＤＢ　−ＤＣＲとして示し、上
記ＹアドレスバッファＹＡＤＢとＹアドレスデコーダＹ
ＤＣＲを合わせて回路ブロックＹＡＤＢ　−ＤＣＲとし
て示している。

特に制限されないが、上記アドレスバッファＸＡＤＢと
ＹＡＤＢは、制御回路Ｃ０ＮＴによって形成されるチッ
プ選択信号ｃｅによって活性化されることによって、外
部端子からのアドレス信号を取り込み、外部端子から供
給されたアドレス信号と同相の内部アドレス信号と逆相
のアドレス信号とからなる相補アドレス信号を形成する
。

ＸアドレスデコーダＸＤＣＲは、それに供給される相補
アドレス信号に従い、メモリアレイＭ−ＡＲＹ　（図示
しない他のメモリアレイに対しても同様）のワード線に
供給されるべき選択信号を形成する。Ｘアドレスデコー
ダＸＤＣＲは、特に制限されないが、＋５ｙの電源電圧
によって動作される。それ故に、ロウアドレスデコーダ
ＸＤＣＲは、５ボルト系の選択信号を形成する。これに
対して、メモリアレイＭ−ＡＲＹによって必要とされる
選択信号のレベルは、読み出し動作において、例えばは
ゾ５ｖのハイレベルとはｈ／　ＯＶのロウレベルであり
、書き込み動作の時においてほり書き込みｔ圧Ｖｐｐレ
ベルのハイレベルとはゾＯｖのロウレベルである。Ｘア
ドレスデコーダＸＤＣＲから出力される５ｖ系の選択信
号に応答してメモリアレイＭ−ＡＲＹのワード線をそれ
ぞれ必要とされるレベルにさせるために、Ｘアドレスデ
コーダＸＤＣＲは、その出力部に後述するようなレベル
変換回路が設けられる。

メモリアレイＭ−ＡＲＹに対して共通データ線ＣＤが設
けられている。メモリアレイＭ−ＡＲＹのデータ線とそ
のメモリアレイに対応される共通データ線ＣＤとの間に
は、カラムスイッチ回路を構成するＭＯ５ＦＥＴＱ７〜
Ｑ９が設けられている。

ＹアドレスデコーダＹＤＣＲは、それに供給される相補
アドレス信号に従い、メモリアレイＭ−ＡＲＹのデータ
線を選択するための選択信号を形成する。Ｙアドレスデ
コーダＹＤＣＲは、ＸアドレスデコーダＸＤＣＲと同様
に５ｖ系の電源電圧によって動作される。Ｙア・ドレス
デコーダＹＤＣＲから出力される選択信号は、カラムス
イッチ回路の制御のために利用される。ここで、カラム
スイッチ回路は、書き込み動作において、データ入力回
路ＤＩＢにより形成される書き込み電圧レベルの書き込
み信号を伝送できる能力が必要とされる。上記書き込み
動作において、カラムスイッチＭＯ３ＦＥＴを十分にオ
ン／オフさせることができるようにするため、Ｙアドレ
スデコーダＹＤＣＲの出力部には、後述するようなレベ
ル変換回路が設けられる。

上記共通データ線ＣＤは、外部端子Ｉ１０から入力され
る書き込み信号を受けるデータ入力回路ＤＩＢの出力端
子に結合されている。データ入力回路ＤＩＢにおける出
力回路は、書き込み用高電圧Ｖｐｐに結合されたディプ
レッシッン型負荷ＭＯ３ＦＥＴＱＩＯと、書き込み信号
を受ける入力回路ＷＡの出力信号によりスイッチ制御さ
れるＭＯ３ＦＥＴＱＩＩとの直列回路から構成される。

この出力回路は、読み出し動作のとき、ＭＯ３ＦＥＴＱ
ＩＩがオフ状態にされることによって、出力がハイイン
ピーダンス状態になる。

データ出力回路ＤＯＢの入力端子は、共通データ線ＣＤ
に結合される。データ出力回路ＤＯＢの入力部には、書
き込み動作のときにオフ状態になって高電圧の入力を禁
止するスイッチＭＯＳＦＥＴＱ１２が設けられる。この
スイッチＭＯ３ＦＥＴＱ１２は、制御信号ｏｅによりス
イッチ制御される。データ出力回路ＤＯＢは、センスア
ンプと、その出力を受ける出カバソファから構成される
。

センスアンプは、特に制限されないが、共通データ線Ｃ
Ｄにバイアス電流を供給するためのバイアス回路を持つ
。バイアス回路は、制御回路Ｃ０ＮＴから供給される上
記制御信号Ｏｅによって動作状態にされ、その動作状態
においてバイアス電流を出力する。バイアス回路は、適
当なレベル検出機能を持つようにされる。これによって
、データ出力回路ＤＯＢの入力レベルが所定電位以下の
時にバイアス電流が形成され、入力レベルが所定電位に
達するとバイアス電流が実質的にＯになるようにされる
。

選択されたメモリセルは、予めそれに書き込まれたデー
タに従って読み出し時のワード線選択レベルに対して高
いしきい値電圧か又は低いしきい値電圧を持つ。

メモリアレイＭ−ＡＲＹ内の選択されたメモリセルが高
いしきい値電圧（“０”）をもっている場合、共通デー
タ線ＣＤと回路の接地点との間に直流電流通路が形成さ
れない、この場合、共通データ線ＣＤは、センスアンプ
からの電流供給によって比較的ハイレベルにされる。セ
ンスアンプにおけるバイアス回路からのバイアス電流の
供給は、共通データ線ＣＤが所定電位に達すると実質的
に停止される。それ故に、共通データ線のハイレベルは
、比較的低い電位に制限される。

これに対して、メモリアレイＭ−ＡＲＹ内の選択された
メモリセルが低いしきい値電圧をもっている場合、共通
データ線ＣＤと回路の接地点との間にカラムスイッチＭ
Ｏ５ＦＥＴ、データ線、選択されたメモリセル及びＭＯ
３ＦＥＴＱＩ　Ｏを介する直流電流経路が形成される。

それ故に、共通データ線ＣＤは、バイアス回路から供給
されるバイアス電流にかかわらずにロウレベルにされる
。

このようなバイアス回路による共通データ線ＣＤのハイ
レベルとロウレベルとの振幅制限は、次の利点をもたら
す、すなわち、共通データ線ＣＤ等に信号変化速度を制
限する浮遊容量等の容量が存在するにかかわらずに、読
み出しの高速化を図ることができる。言い換えると、複
数のメモリセルからのデータを次々に読み出すような場
合において共通データ線ＣＤの一方のレベルが他方のレ
ベルへ変化させられるまでの時間を短くすることができ
る。

データ出力回路ＤＯＢにおける出カバソファは、その動
作が読み出し制御信号０６によって制御されるように構
成される。出カバソファは、制御信号ＯＳがはｓａ　５
　’％Ｊのようなハイレベルなら、センスアンプから供
給される信号と対応するレベルのデータ信号を外部端子
Ｉ１０に出力する。これに対し、出カバソファは、制御
信号ｏｅがはソＯｖのロウレベルなら、高出力インピー
ダンス状態となるようにされる。これによって、出カバ
ソファは、書き込み動作時にデータ入出力端子Ｉ１０に
供給される書き込みデータ信号のレベルを制限し−ない
ようにされる。

この実施例では、特に制限されないが、ディスターブテ
ストの時間短縮化のために、ＹアドレスデコーダＹＤＣ
Ｒは、データ線ディスターブテスト信号ＤＤＴにより、
全データ線選択信号を形成する。これにより、カラムス
イッチＭＯ５ＦＥＴＱ７〜Ｑ９等が同時オン状態になっ
て各データ線Ｄ１〜Ｄｎを共通データ線ＣＤに結合させ
る。これにより、全データ線Ｄ１〜Ｄｎには、データ入
力回路ＤＩＢにより形成された書き込み高電圧が供給さ
れる。

これに対応して全ワード線Ｗ１、Ｗ２等はＸアドレスデ
コーダＸＤＣＲにより非選択状態にされる。このように
すると、全データ線Ｄ１〜Ｄｎの電位が高くなりすぎる
ため、言い換えるならば、通常の書き込み動作モードと
同じ条件にするためにダミーセルＱＤＩないしＱＤ３が
設けられる。

ダミーセルＱＤＩないしＱＤ３は、メモリアレイＭ−Ａ
ＲＹに形成される上記メモリセルＱ１等と同じ構造とさ
れ、そのコントロールゲートはダミーワード線ＤＷに結
合され、そのドレインは対応するデータ線ＤＩないしＤ
ｎに接続され、ソースは回路の接地電位に接続される。

上記ディスターブテストのとき、メモリアレイＭ−ＡＲ
Ｙのワード線に代わってダミーワード線ＤＷが選択状態
にされる。これにより、データ線Ｄ１〜Ｄｎの電位は、
上記ダミーセルＣＤＩないしＱＤ３への書き込み動作に
従った電圧になり、通常の書き込み動作とはり同じ電位
にすることができる。すなわち、ダミーのトランジスタ
ＱＤＩないしＱＤ３等には、データ入力回路ＤＩＢから
供給される高電圧がカラムスイッチＭＯ３ＦＥＴＱ７〜
Ｑ９、全データ線を介して印加され、それに対応した書
き込み電流が流れる。これらのダミーのトランジスタＱ
Ｄ工ないしＱＤ３等における書き込み状態でのドレイン
電圧は、上記高電圧Ｖ９１）が約１２Ｖのような高電圧
にも係わらずダミーＭＯ３ＦＥＴと上記高電圧を供給す
る経路における分布抵抗や負荷ＭＯＳＦＥＴＱＩＯ等の
コンダクタンス比に対応して約９ｖ程度の比較的低い電
位になり、メモリアレイＭ−ＡＲＹにおけるスタックド
ゲートトランジスタのドレイン、ソース間でパンチスル
ーが生じることを防止できる。また、メモリアレイＭ−
ＡＲＹのメモリセルは非選択状態にあるため、特定のワ
ード線に結合されたメモリセルに対してディスク−ブチ
ストによるダメージが与えられることがないから高信鯨
性を得ることができる。

ディスク−ブチスト時間は、Ｉ１０当たりのデータ線の
数がｎ本ある場合、°単位の書き込み時間をＴとすると
、（ｎ−１）ＸＴに設定される。すなわち、データ線デ
ィスターブテストは、全データ線の書き込みを行っても
、フローティングゲートに蓄積された情報が変化しない
ことを保証するためのものであるから上記のテスト時間
を必要とする０例えば、データ線が１０２４本からなり
、Ｉｌｏが８本であると、単位の書き込み時間を１鮎と
すると、本来上記の関係から１２７勘を要するが、この
実施例のような一括デイスタープテストの採用によって
、原理的には１ｍによりデータ線のディスターブテスト
を終了させることができる。

制御回路Ｃ０ＮＴは、電源電圧Ｖｃｃによって動作状態
にされ、外部端子から供給される書き込み高電圧Ｖｌ）
ｌ）、チップイネーブル信号ＣＥ、出カイネーブル信号
ＯＢ、プログラム信号ＰＧＭ、ディスターブテスト信号
ＤＴに応じて前記説明した書き込み／読み出し動作用の
各種信号やディスターブテスト用の各種の制御信号を形
成する。

第２図には、この発明に係るＥＦＲＯＭの他の一実施例
の要部回路図が示されている。

この実施例では、データ線ディスターブテストのとき、
データ線Ｄ１〜Ｄｎに与えられる書き込み高電圧を形成
するダミー回路として、前記のようなダミーセルに代え
て、高耐圧のスイッチＭＯ３ＦＥＴＱＤＩないしＱＤ３
等が用いられる。このスイッチＭＯ３ＦＥＴＣＤＩない
しＱＤ３は、そのゲートがダミーワード線に接続され、
そのドレインが対応するデータ線り工ないしＤｎに接続
され、ソースは接地電位に接続される。

この実施例では、データ線ディスターブテストのとき、
ダミーワード線を選択状態にしてＭＯ３ＦＥＴＱＤＩな
いしＱＤ３をオン状態にさせる。

このときのＭＯ３ＦＥＴＱＤ１ないしＱＤ３は、比較的
大きな抵抗値を持つようにされる。すなわち、上記抵抗
値としては、前記と同様にドレイ°ン電圧（データｍＤ
１ないしＤｎ）の電位が約９ｖ程度になるように設定さ
れる。このような高耐圧スィッチＭＯ３ＦＥＴを用いて
も、上記同様なディスターブテストを実施することがで
きる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）情報記憶を行うメモリアレイの他にデータ線との
交点に上記同様な不揮発性半導体記憶素子又は高耐圧化
した抵抗素子として作用するＭＯＳＦＥＴが接続された
ダミーワード線を設け、ディスターブテストモードのと
き上記ダミーワード線を選択状態にして、不揮発性記憶
素子に対して書き込み動作又は抵抗素子として作用する
ＭＯＳ　Ｆ　ＥＴに書き込み電流と等価な電流を流すよ
うにすることによって、メモリアレイのワード線は全て
非選択にできるから、そこれ形成される特定の不揮発性
半導体記憶素子に対してダメージを与えることなく、デ
ィスターブテストを実施することができるという効果が
得られる。

（２）全カラムスイッチをオン状態にすることによって
、データ線の一括デイスタープテストを実現でき、テス
ト時間の短縮化が可能になるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、同時選択状態
にされるデータ線の数は、全データ線を同時選択状態に
するもの他、メモリアレイＭ−ＡＲＹを適当なブロック
に分割して、ブロック毎の複数のデータ線を同時選択状
態にして、前記のようにプ・ロック毎の一括データ線の
ディスターブテストを行うようにするもの、あるいは通
常の書き込みモードと同様にアドレス情報に従ってスイ
ッチ制御するものであってもよい。上記のようにデータ
線又はワード線を全非選択又は全選択とするデコーダの
構成は、種々の実施形態を採ることができるものである
。

ＥＦＲＯＭのディスターブテストのときの制御信号は、
Ｙアドレスが実質的に無効にされるため、Ｘアドレス信
号を通常のレベルより高いレベルにすることによって形
成してもよい、同様にワード線の一括テイスタープテス
トのときには、Ｘアドレス信号を利用して上記同様の動
作を行うものとしてもよい、あるいは、上記制御信号Ｄ
Ｔと既存の制御信号との組み合わせ等により形成するも
のであってもよい。

以上の説明では主として本願発明者によってなされた発
明をその背景となった技術分野であるＥＰＲＯＭに適用
した場合について説明したが、これに限定されるもので
はなく、コントロールゲートとフローティングゲートと
を備え、フローティングゲートに電荷を取り込むことに
より記憶動作を行う、例えばＦＬＴＯＸ　（フローティ
ングゲート・トンネルオキサイド）型、ＭＮＯＳ　（メ
タタル・ナイトライド・オキサイド・セミコンダクタ）
型、ＦＬＡＳＨ型のような記憶素子を用いて電気的な消
去を行うことができるＥＥＰＲＯＭ等の半導体記憶装置
等にも広く利用でき、これらのＲＯＭは１チツプのマイ
クロコンピュータ等のような半導体集積回路装置に内蔵
されるものであってもよい。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、情報記憶を行うメモリアレイの他にデータ
線との交点に上記同様な不揮発性半導体記憶素子又は高
耐圧化した抵抗素子として作用するＭＯＳＦＥＴが接続
されたダミーワード線を設け、ディスターブテストモー
ドのとき上記ダミーワード線を選択状態にして、不揮発
性記憶素子に対して書き込み動作又は抵抗素子として作
用するＭＯＳＦＥＴに書き込み電流と等価な電流を流す
ようにすることによって、メモリアレイのワード線は全
て非選択にできるから、そこに形成される特定の不揮発
性半導体記憶素子に対してダメージを与えることなく、
ディスターブテストを実施することができる。

【図面の簡単な説明】

第１図は、この発明が適用されたＥＦＲＯＭの一実施例
を示す回路図、 第２図は、この発明が適用されたＥＦＲＯＭの他の一実
施例を示す回路図である。 ＸＡＤＢ　−ＤＣＲ・・Ｘアドレスバッファ・デコーダ
、Ｗｌ、Ｗ２・・ワード線、ＤＷ・・ダミーワード線、
Ｄ１〜Ｄｎ・・データ線、ＣＤ・・共通データ線、Ｑ１
〜Ｑ６・・メモリセル、ＱＤｌ　−ＱＤ　３・・ダミー
セル（高耐圧ＭＯ５ＦＥＴ）　、ＹＡＤＢ　−ＤＣＲ・
・Ｙアドレスバッファ・デコーダ、Ｍ−ＡＲＹ・・メモ
リアレイ、Ｄ。 Ｂ・・データ出力回路、ＤＩＢ・・データ入力回路、Ｗ
Ａ・・データ入力回路、Ｃ０ＮＴ・・制御回路 第１図

Claims (1)

1. 【特許請求の範囲】 １、ワード線とデータ線との交点にコントロールゲート
   とフローティングゲートとを有する不揮発性半導体記憶
   素子がマトリックス状に配置されてなるメモリアレイと
   、上記データ線との交点に上記同様な不揮発性半導体記
   憶素子が設けられたダミーワード線とを備え、データ線
   のディスターブテストモードのとき、上記ダミーワード
   線に設けられた不揮発性記憶素子に対して書き込み動作
   を行うようにしたことを特徴とする不揮発性記憶装置。 ２、ワード線とデータ線との交点にコントロールゲート
   とフローティングゲートとを有する不揮発性半導体記憶
   素子がマトリックス状に配置されてなるメモリアレイと
   、上記データ線との交点に高耐圧化され、不揮発性記憶
   素子と同様なコンダクタンスを持つ抵抗素子として作用
   するＭＯＳＦＥＴが設けられたダミーワード線とを備え
   、ディスターブテストモードのとき、上記ダミーワード
   線を選択状態にしてそれに設けられたＭＯＳＦＥＴに書
   き込み電流と等価な電流が流れるようにしたことを特徴
   とする不揮発性記憶装置。 ３、上記ディスターブテストモードのとき、ダミーワー
   ド線に設けられた全ての不揮発性半導体記憶装置に書き
   込み動作い又はＭＯＳＦＥＴに書き込み電流と等価な電
   流を流して一括ディスターブテストを行うものであるこ
   とを特徴とする特許請求の範囲第１項記載の不揮発性記
   憶装置。