CN105702631A - 半导体器件 - Google Patents

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Abstract

本发明的半导体器件，包括源极线、位线、第一信号线、第二信号线、字线、并联连接在该源极线和位线之间的存储单元、电连接至该源极线和位线的第一驱动器电路、电连接至第一信号线的第二驱动器电路、电连接至第二信号线的第三驱动器电路、电连接至第二信号线的第三驱动器电路、以及电连接至字线的第四驱动器电路。该存储单元包括包含第一栅电极、第一源电极、以及第一漏电极的第一晶体管，包含第二栅电极、第二源电极、以及第二漏电极的第二晶体管、以及电容器。第二晶体管包括氧化物半导体材料。

Description

半导体器件
本发明申请是申请号为201080059557.2，申请日为2010年12月2日，名称为“半导体器件”的发明专利申请的分案申请。
技术领域
此处公开的本发明涉及采用半导体元件的半导体器件及制造其的方法。
背景技术
采用半导体元件的存储设备被粗略地分成两类：当停止供电时丢失存储数据的易失性存储设备、以及即使在不供电时也保持存储数据的非易失性存储设备。
易失性存储设备的典型示例是动态随机存取存储器(DRAM)。DRAM以选择存储元件中所包括的晶体管且电荷被存储在电容器中的方式存储数据。
当从DRAM读取数据时，电容器中的电荷根据上述原理而丢失；由此，每当读出数据时就必需进行另一写入操作。另外，存储元件中所包括的晶体管在截止状态中在源极和漏极之间具有漏电流(截止态电流)等，且即使该晶体管没有被选中，电荷流入或流出电容器，藉此数据(信息)保持时间段较短。为此，另一写入操作(刷新操作)按预定间隔进行是必要的，并且难以充分地降低功耗。此外，由于存储的数据在停止供电时丢失，因此需要使用磁性材料或光学材料的附加存储元件以长期存储数据。
易失性存储设备的另一示例是静态随机存取存储器(SRAM)。SRAM通过使用诸如触发器之类的电路来保存存储的数据，并且由此不需要刷新操作。这意味着SRAM具有优于DRAM的优点。然而，由于使用诸如触发器之类的电路，每存储容量的成本增大。此外，与DRAM中一样，SRAM中的存储数据在停止供电时丢失。
非易失性存储设备的典型示例是闪存。闪存包括晶体管中的栅电极和沟道形成区之间的浮动栅，并且通过将电荷保持在浮动栅中来存储数据。因此，闪存的优点在于，数据保持时间极长(几乎是永久的)，并且不需要在易失性存储设备中是必要的刷新操作(例如，参见专利文献1)。
然而，存储元件中所包括的栅绝缘层由于写入时所生成的隧穿电流而劣化，从而存储元件在预定次数的写入操作之后停止其功能。为了减少这个问题的不利影响，例如采用对于存储元件的写入操作的次数加以均衡的方法。然而，需要复杂的外围电路来实现该方法。即使当采用这样的方法时，寿命的基本问题亦没有被解决。换句话说，闪存不适合其中频繁地重写数据的应用。
另外，高电压对于将电荷保持在浮动栅中或去除电荷是必要的，且需要用于提供高压的电路。此外，要花费相对较长的时间来保持或去除电荷，并且不容易以高速进行写入和擦除。
[参考文献]
[专利文献]
[专利文献1]日本公开专利申请No.S57-105889
本发明的公开内容
鉴于上述问题，此处公开的本发明的一个实施例的目的在于提供具有新颖结构的半导体器件，其中即使在不供电时也可留存所存储的数据，且其中对于写入的次数没有限制。
在所公开的发明中，半导体器件用经提纯的氧化物半导体形成。使用经提纯的氧化物半导体形成的晶体管具有非常小的漏电流，从而数据可被存储达较长时间。
所公开的发明的实施例是半导体器件，该半导体器件包括源极线、位线、第一信号线、第二信号线、字线、并联连接在该源极线和位线之间的存储单元、电连接至该源极线和位线的第一驱动器电路、电连接至第一信号线的第二驱动器电路、电连接至第二信号线的第三驱动器电路、电连接至第二信号线的第三驱动器电路、以及电连接至字线的第四驱动器电路。每一个存储单元包括：包含第一栅电极、第一源电极、以及第一漏电极的第一晶体管；包含第二栅电极、第二源电极和第二漏电极的第二晶体管；以及电容器。第一晶体管包括除了氧化物半导体外的半导体材料。第二晶体管包括氧化物半导体材料。第一栅电极、第二源电极和第二漏电极中的一个、以及电容器的一个电极，彼此电连接。源极线和第一源电极彼此电连接。位线和第一漏电极彼此电连接。第一信号线、与第二源电极和第二漏电极中的另一个，彼此电连接。第二信号线与第二栅电极彼此电连接。字线和电容器的另一个电极彼此电连接。
进一步，在上文中，第一晶体管可具有这样的结构，其中包括：使用氧化物半导体外的半导体材料形成的第一沟道形成区、提供为将该第一沟道形成区夹在其之间的杂质区、位于该第一沟道形成区上的第一栅绝缘层、位于该第一栅绝缘层上的第一栅电极、以及电连接至该杂质区的第一源电极和第一漏电极。
进一步，在上文中，第二晶体管可具有这样的结构，其中包括：提供在第一晶体管上的第二源电极和第二漏电极、包括氧化物半导体材料且电连接至该第二源电极和第二漏电极的第二沟道形成区、位于该第二沟道形成区上的第二栅绝缘层、以及位于该第二栅绝缘层上的第二栅电极。
在上文中，电容器可包括第二源电极或第二漏电极、第二栅绝缘层、以及位于该第二栅绝缘层上的电容器的电极。
注意，尽管在上文中使用氧化物半导体材料形成晶体管，但所公开的发明并不限于此。可使用可实现等同于氧化物半导体材料的截止电流特性的材料，诸如像碳化硅一样的宽带隙材料(更具体地，是具有大于3eV的能隙Eg的半导体材料)。
注意，在本说明书等中，诸如“上”或“下”之类的术语不一定是指组件直接置于另一组件之上或直接置于另一组件之下。例如，表达“位于栅绝缘层之上的栅电极”可意味着这样的情况：栅绝缘层和栅电极之间有附加组件。此外，诸如“上”和“下”之类的术语只是为了方便描述，并且可包括颠倒组件的关系的情况，除非另外指明。
另外，在本说明书等中，诸如“电极”或“引线”之类的术语不限制组件的功能。例如，“电极”有时被用作“引线”的一部分，反之亦然。此外，术语“电极”或“引线”可包括以集成的方式形成多个“电极”或“引线”的情况。
例如，当使用相反极性的晶体管或当在电路操作中改变电流流向时，“源极”与“漏极”的功能有时彼此互换。因此，在本说明书中，术语“源极”和“漏极”可彼此替代。
注意，在本说明书等中，术语“电连接”包括组件通过具有任何电功能的物体连接的情况。只要可在通过该物体连接的组件之间发射和接收电信号，对具有任何电功能的物体就没有具体限制。
“具有任何电功能的物体”的示例是诸如晶体管的开关元件、电阻器、电感器、电容器、以及具有各种功能以及电极和引线的元件。
由于包括氧化物半导体的晶体管的截止态电流极低，因此通过使用包含氧化物半导体的该晶体管可保持所存储的数据极长的时间。换句话说，可充分地降低功耗，因为刷新操作变得不必要，或者刷新操作的频率可极低。此外，即使在不供电时，也可保持所存储的数据达较长时间。
进一步，在根据所公开的发明的半导体器件中，不需要高压来写入数据，且元件的劣化并不是问题。例如，与常规非易失性存储器不同，不必要将电子注入和提取出浮动栅，所以诸如栅绝缘层的劣化之类的问题不会发生。即，根据所公开的发明的半导体器件对于作为常规非易失性存储器的难题的重新写入次数没有限制，且极大地改进了其可靠性。进一步，取决于晶体管的导通状态和截止状态而执行数据的写入，从而可轻易地实现高速操作。附加地，存在不需要用于擦除数据的操作的优势。
由于包含氧化物半导体之外的其他材料的晶体管可在足够高的速度操作，半导体器件可与包含氧化物半导体的晶体管相组合，以足够高的速度执行操作操作(如，读取数据)。进一步，包含氧化物半导体外的材料的晶体管可良好地实现需要以高速操作的各种电路(诸如逻辑电路或驱动器电路)。
具有新颖特征的半导体器件可通过包括包含除氧化物半导体以外的材料的晶体管、以及包含氧化物半导体的晶体管这两者来实现。
附图说明
在附图中：
图1A-1和1A-2是半导体器件的电路图和概念图；
图2是半导体器件的电路图；
图3是时序图；
图4是半导体器件的电路图；
图5是半导体器件的电路图；
图6是半导体器件的电路图；
图7是半导体器件的电路图；
图8A和8B分别是半导体器件的截面图和平面图；
图9A至9H是半导体器件的制造工艺的截面图；
图10A至10E是半导体器件的制造工艺的截面图；
图11A和11B分别是半导体器件的截面图和平面图；
图12A至12D是半导体器件的制造工艺的截面图；
图13A和13B分别是半导体器件的截面图和平面图；
图14A至14D是半导体器件的制造工艺的截面图；
图15A至15C是半导体器件的制造工艺的截面图；
图16A到16F是示出每一个包括半导体器件的电子设备的图；
图17是示出存储器窗宽度的检验结果的曲线图；
图18是示出包括氧化物半导体的晶体管的特性的曲线图；
图19是用于评估包括氧化物半导体的晶体管的特性的电路图；
图20是用于评估包括氧化物半导体的晶体管的特性的时序图；
图21是示出包括氧化物半导体的晶体管的特性的曲线图；
图22是示出包括氧化物半导体的晶体管的特性的曲线图；
图23A和23B分别是半导体器件的截面图和平面图；且
图24A至24D是半导体器件的制造工艺的截面图。
用于实现本发明的最佳模式
在下文中，将参考附图而描述本发明的实施例的示例。注意，本发明不限于以下描述，而且本领域技术人员容易理解的是，模式和细节可以各种方式修改，而不背离本发明的范围和精神。因此，本发明不应被解释为限于以下诸实施例和示例的描述。
注意，为了易于理解，在一些情况下附图中等所示的每一个组件的位置、尺寸、范围等并不是实际的那些。因此，所公开的发明不一定限于附图等所公开的位置、尺寸、范围等。
在本说明书等中，为了避免组件之间的混淆，使用诸如“第一”、“第二”和“第三”之类的序数，而这些术语并不数值地限制组件。
(实施例1)
在该实施例中，将参考图1A-1和1A-2来描述根据所公开的发明的实施例的半导体器件的电路构造和操作。注意，在电路图中，“OS”可被写在晶体管旁以表示这个晶体管包括氧化物半导体。
在图1A-1所示的半导体器件中，第一引线(第一线，也被称为源极线)被电连接至晶体管160的源电极，且第二引线(第二线，也被称为位线)电连接至晶体管160的漏电极。第三线(第三线，也称为第一信号线)与晶体管162的源电极和漏电极中的另一个彼此电连接，并且第四线(第四线，也称为第二信号线)与晶体管162的栅电极彼此电连接。晶体管160的栅电极、以及晶体管162的源电极和漏电极中的另一个电连接至电容器164的一个电极。第五线(第五线，也称为字线)与电容管164的另一个电极彼此电连接。
此处，将包括氧化物半导体的晶体管用作晶体管162。包括氧化物半导体的晶体管具有相当小的截止态电流的特性。因此，当晶体管162被截止时，晶体管160的栅电极的电位可被保持达极长时间。电容器164的设置便于保持给予晶体管160的栅电极的电荷以及便于读取所存储数据。
图1A-1中所示的半导体器件利用可保持晶体管160的栅电极的电位的特性，藉此如下地写入、存储和读取数据。
首先，将描述数据的写入和存储。第四引线的电位被设为使晶体管162导通的电位，从而晶体管162导通。相应地，第三线的电位被提供至晶体管160的栅电极以及电容器164的一个电极。即，将预定电荷给予晶体管160的栅电极(写入)。此处，将用于提供两个不同电位的电荷(下文中称为低电平电荷和高电平电荷)中的一个给予晶体管160的栅电极。此后，第四线的电位被设为使晶体管162截止的电位，从而晶体管162截止。由此，给予晶体管160的栅电极的电荷被保持(保持)。
由于晶体管162的截止态电流相当小，因此晶体管160的栅电极的电荷被保持达较长时间。
接着，将描述数据的读取。通过在将预定电位(恒定电位)供应至第一引线的同时将适当电位(读取电位)供应至第五引线，第二引线的电位取决于晶体管160的栅电极中保持的电荷量而变化。这是因为通常当晶体管160为n沟道晶体管时，在将高电平电荷给予晶体管160的栅电极情况下的视在(apparent)阈值电压Vth_H低于在将低电平电荷给予晶体管160的栅电极情况下的视在阈值电压Vth_L。在此，视在阈值电压是指第五引线的电位，需要该电位来使晶体管160导通。因此，将第五引线的电位被设定为Vth_H和Vth_L之间的中间电位V0，由此可确定给予晶体管160的栅电极的电荷。例如，在写入时给予高电平电荷的情况下，当第五引线的电位被设定为V0(＞Vth_H)时，晶体管160导通。在写入时给予低电平电荷的情况下，即使当第五引线的电位被设定为V0(＜Vth_L)时，晶体管160也保持为截止状态。由此，可通过第二引线的电位来读取所存储数据。
注意，在排列存储单元以使用的情况下，只需要读取所需存储单元的数据。在数据没有被读取的存储单元中，可将不论晶体管160的状态而截止晶体管160的电位，即，低于Vth_H的电位，施加至第五引线。
接着，将描述数据的重写。数据的重写以类似于数据的写入和保持的方式进行。即，第四引线的电位被设为使晶体管162导通的电位，从而晶体管162导通。相应地，将第三引线的电位(与新数据相关的电位)供应至晶体管160的栅电极以及电容器164的一个电极。此后，第四引线的电位被设为使晶体管162截止的电位，从而晶体管162截止。相应地，将与新数据相关的电荷给予晶体管160的栅电极。
在根据所公开的发明的半导体器件中，可通过以如上所述的方式将另一数据写入来直接重写数据。因此，闪存等中所需的利用高电压从浮动栅提取电荷不是必需的，并且因此可抑制归因于擦除操作的操作速度的降低。换言之，可实现半导体器件的高速操作。
注意，晶体管162的源电极或漏电极电连接至晶体管160的栅电极，藉此具有类似于用于非易失性存储元件的浮动栅晶体管的浮动栅的效果。因此，在一些情况下，附图中晶体管162的源电极或漏电极电连接至晶体管160的栅电极的部分被称为浮动栅部分FG(或节点FG)。当晶体管162截止时，浮动栅部分FG可被视为嵌在绝缘体中，并且由此将电荷保持在浮动栅部分FG中。包括氧化物半导体的晶体管162的截止态电流量低于或等于包括硅等的晶体管的截止态电流量的十万分之一；因此，因晶体管162的漏电流引起的浮动栅部分FG中所累积的电荷的丢失是可忽略的。即，利用包括氧化物半导体的晶体管162，可实现在即使不供电时可存储数据的非易失性存储器件。
例如，当晶体管162的截止态电流在室温下为小于或等于10zA/μm(1zA(zepto安培)为1×10-21A)，且电容器164的电容值为约10fF时，数据可存储达104秒或更长。毋庸赘言，保持时间取决于晶体管特性以及电容值。
此外，在此情况下，在常规浮动栅晶体管中指出的栅绝缘膜(隧道绝缘膜)劣化的问题不存在。也就是说，通常被视为是问题的由电子注入浮动栅引起的栅绝缘膜的劣化可被解决。这意味着，原则上对写入的次数没有限制。此外，常规浮动栅晶体管中写入或擦除所需的高电压也是不必要的。
图1A-1中的半导体器件中诸如晶体管之类的组件可被视为包括图1A-2中所示的电阻器和电容器。即，在图1A-2中，晶体管160和电容器164各自被视为包括电阻器和电容器。R1和C1分别表示电容器164的电阻值和电容值。电阻值R1对应于取决于电容器164中包括的绝缘层的电阻值。R2和C2分别表示晶体管160的电阻值和电容值。电阻值R2对应于取决于晶体管160导通时栅绝缘层的电阻值。电容值C2对应于所谓栅极电容(在栅电极和源电极或漏电极之间形成的电容以及在栅电极和沟道形成区之间形成的电容)的值。
在晶体管162的栅极泄漏足够小且满足R1≥ROS和R2≥ROS的条件下，电子保持周期(也称为数据保持周期)主要由晶体管162的截止态电流确定，其中在晶体管162截止的情况下的源电极和漏电极之间的电阻值(也称为有效电阻)为ROS。
另一方面，在不满足上述条件时，即使晶体管162的截止态电流足够小，也难以确保充分的保持周期。这是因为晶体管162的除截止态电流之外的漏电流(如，在源电极和栅电极之间生成的漏电流)较大。因此，可以说本实施例中公开的半导体器件优选地满足了上述关系。
优选的是满足C1≥C2。当C1较大时，当由第五引线控制浮动栅部分FG的电位时(例如，在读取时)，可抑制第五引线的电位的变化。
当满足上述关系时，可实现更优良的半导体器件。注意，R1和R2受控于晶体管160和晶体管162的栅绝缘层。C1和C2也是一样的情况。因此，优选地,适当设定栅绝缘层的材料、厚度等以满足上述关系。
在本实施例中所描述的半导体器件中，节点FG具有类似于闪存等的浮动栅晶体管的浮动栅的效果，但是本实施例的节点FG具有与闪存等的浮动栅本质上不同的特征。在闪存的情况下，由于施加到控制栅极的电压较高，因此必需保持单元间的适当距离以防止电位影响邻近单元的浮动栅。对于半导体器件的高度集成，这是抑制因素之一。该因素归因于闪存的基本原理，其中隧道电流在施加高电场时流动。
此外，由于闪存的上述原理，发生绝缘膜的劣化，并且因此出现限制重写次数(约104至105次)的另一问题。
根据所公开的发明的半导体器件通过开关包括氧化物半导体的晶体管来操作，而不使用由隧道电流进行电荷注入的上述原理。即，与闪存不同，不需要用于电荷注入的高电场。因此，无需考虑来自控制栅极的高电场对邻近单元的影响，这便于高度集成。
此外，不利用隧道电流的电荷注入，这意味着不存在使存储单元劣化的原因。换言之，根据所公开的发明的半导体器件具有比闪存更高的耐久性和可靠性。
此外，同样有利的是，与闪存相比，不需要高电场并且不需要大型外围电路(诸如升压电路)。
在包括于电容器元件164中的绝缘层的介电常数εr1与形成晶体管160的栅电容器的绝缘层的介电常数εr2不同的情况下，在满足2·S2≥S1(优选地S2≥S1)时(S1是包括在电容器元件164中的绝缘层的面积，且S2是形成晶体管160的栅电容器的绝缘层的面积)，易于满足C1≥C2。即，当包括在电容器元件164中的绝缘层的面积较小时易于满足C1≥C2。具体而言，例如，诸如氧化铪之类的高k材料形成的膜或诸如氧化铪之类的高k材料形成的膜叠层，以及氧化物半导体形成的膜被用于包括在电容器元件164中的绝缘层以使εr1可设为大于或等于10，优选为大于或等于15，并且氧化硅被用于形成晶体管160的栅电容器的绝缘层以使εr2可设为3至4。
这种结构的组合使得根据所公开的发明的半导体器件的更高度的集成成为可能。
注意，在以上描述中使用其中电子是多数载流子的n沟道晶体管；毋庸赘言，可使用其中空穴是多数载流子的p沟道晶体管来代替n沟道晶体管。
如上所述，根据所公开的发明的实施例的半导体器件具有非易失性存储单元，其包括其中在截止状态下源极和漏极之间的漏电流(截止态电流)较小的写入晶体管、使用与写入晶体管不同的半导体材料形成的读取晶体管、以及电容器。
在环境温度(如，25℃)下写入晶体管的截止态电流优选地小于或等于100zA(1×10-19A)，更优选地小于或等于10zA(1×10-20A)，进一步更优选地小于或等于1zA(1×10-21A)。在包括硅的晶体管的情况下，难以实现如此小的截止态电流。然而，在通过在适当条件下处理氧化物半导体而获得的晶体管中，可获得小截止态电流。因此，优选将包括氧化物半导体的晶体管用作写入晶体管。
此外，包括氧化物半导体的晶体管具有小的子阈值摆动值(S值)，从而即使迁移率相当低，开关速率也可相对较高。因此，通过使用该晶体管用作写入晶体管，给予节点FG的写入脉冲的上升可以非常陡。此外，截止态电流较小，并且因此节点FG中保持的电荷量可被减少。即，通过使用包括氧化物半导体的晶体管作为写入晶体管，可以高速执行数据的重写。
至于读取晶体管，尽管对于截止态电流没有限制，优选的是使用以高速操作的晶体管以增加读取速率。例如，优选将开关速率为1纳秒或更快的晶体管用作读取晶体管。
通过导通写入晶体管以使电位供应至写入晶体管的源电极和漏电极之一、电容器的一个电极、以及读取晶体管的栅电极互相电连接的节点，并且然后截止写入晶体管以使预定量的电荷保持在该节点中，从而将数据写入存储单元。此处，写入晶体管的截止态电流非常小；因此，供应至节点的电荷保持达较长时间。当截止态电流例如基本上为0时，常规DRAM所需的刷新操作可以是不必要的，或者刷新操作的频率可相当低(如，约一个月或一年一次)。因此，可充分减小半导体器件的功耗。
此外，可通过将新数据覆盖写入至存储单元而直接重写数据。为此，不需要对闪存等来说是必要的擦除操作，从而可防止由擦除操作造成的操作速度的降低。换言之，可实现半导体器件的高速操作。此外，对于常规浮动栅晶体管写入和擦除数据来说必要的高电压是不必要的；因此，可进一步降低半导体器件的功耗。根据本实施例施加到存储单元的最高电压(同时施加到存储单元的各个端子的最高电位与最低电位之差)在写入二阶数据(1比特)的情况下在每个存储单元中可为5V或更低，优选为3V或更低。
在根据所公开的发明的半导体器件中所提供的存储单元可包括至少写入晶体管、读取晶体管、以及电容器。进一步，即使当晶体管的面积较小时，存储单元可操作。相应地，例如每一个存储器的面积可足够小为相比于在每一个存储器单元中需要六个晶体管的SRAM；因此，存储单元可以高密度排列在半导体器件中。
在常规浮动栅晶体管中，在写入操作期间电荷在栅绝缘膜(隧道绝缘膜)中移动，从而无法避免栅绝缘膜(隧道绝缘膜)的劣化。相反，在根据本发明的实施例的存储单元中，通过写入晶体管的开关操作来写入数据；因此，通常被视为是问题的栅绝缘膜的劣化可被解决。这意味着原则上对写入的次数没有限制，并且写入耐久性很高。例如，在根据本发明的实施例的存储单元中，即使在数据写入1×109次或更多次(10亿次或更多次)之后，电流-电压特性也不会退化。
此外，在使用包括氧化物半导体的晶体管作为存储单元的写入晶体管的情况下，即使在例如150℃的高温下存储单元的电流-电压特性也不会退化，因为氧化物半导体一般具有3.0eV至3.5eV的宽带隙且包括极少的热激发载流子。
作为密集研究的结果，本发明的发明人第一次成功地发现，包括氧化物半导体的晶体管具有在即使150℃的高温也不会劣化的特性和极其小的小于或等于100zA的截止态电流方面具有良好的特性。根据所公开的发明的实施例，提供了通过使用具有如此良好的特性的晶体管作为存储单元的写入晶体管而具有新颖结构的半导体器件。
注意，本实施例中描述的结构、方法等可与其他实施例中描述的任一结构、方法等适当地组合。
(实施例2)
在这个实施例中，将描述在上述实施例中所描述的半导体器件的应用示例。具体地，将描述其中在上述实施例中所描述的半导体器件被排列为矩阵的半导体器件的示例。
图2是具有m×n比特的存储容量的半导体器件的电路图的示例。
根据本发明的实施例的半导体器件包括其中m个字线WL、m个第二信号线S2、n个位线BL、n个源极线SL、n个第一信号线S1和多个存储单元1100排列成m(行)(垂直方向)×n(列)(水平方向)(m和n是自然数)的矩阵的存储单元阵列，以及诸如第一驱动器电路1111、第二驱动器电路1112、第三驱动器电路1113、和第四驱动器电路1114之类的外围电路。在此，上述实施例中描述的设置(例如，图1A-1中的设置)应用于存储单元1100。
即，每一个存储单元1100包括第一晶体管、第二晶体管、以及电容器。第一晶体管的栅电极、第二晶体管的源电极和漏电极之一、以及电容器的一个电极彼此电连接。源极线SL与第一晶体管的源电极彼此电连接。位线BL和第一晶体管的漏电极彼此电连接。第一信号线S1与第二晶体管的源电极和漏电极中的另一个彼此电连接。第二信号线S2与第二晶体管的栅电极彼此连接。字线WL和电容器的另一个电极彼此电连接。
此外，存储单元1100在源极线SL和位线BL之间并联地电连接。例如，第i行第j列(i,j)(i是大于或等于1且小于或等于m的整数，j是大于或等于1且小于或等于n的整数)的存储单元1100电连接到源极线SL(j)、位线BL(j)、第一信号线S1(j)、字线WL(i)、以及第二信号线S2(i)。
源极线SL和位线BL电连接至第一驱动器电路1111。第一信号线S1电连接至第二驱动器电路1112。第二信号线S2电连接至第三驱动器电路1113。字线WL电连接至第四驱动器电路1114。注意，在此，第一驱动器电路1111、第二驱动器电路1112、第三驱动器电路1113、和第四驱动器电路1114分开设置；然而，所公开的发明不限于此。可使用具有这些功能中的任一种或一些的解码器。
接着，将参考图3的时序图描述图2中的半导体器件的写入操作和读取操作。
虽然，为了简化将描述两行和两列的半导体器件的操作，但是所公开的发明不限于此。
图3是示出图2的半导体器件的操作的图表。在图3中，S1(1)和S1(2)是第一信号线S1的电位；S2(1)和S2(2)是第二信号线S2的电位；BL(1)和BL(2)是位线BL的电位；WL(1)和WL(2)是字线WL的电位；并且SL(1)和SL(2)是源极线SL的电位。
首先，将描述将数据写入第一行中的存储单元1100(1,1)和存储单元1100(1,2)以及从第一行中的存储单元1100(1,1)和存储单元1100(1,2)读取数据。注意，在以下描述中，假设要写入存储单元1100(1,1)的数据是“1”，而要写入存储单元1100(1,2)的数据是“0”。
首先，将描述写入。在第一行的写入周期中，将电位VH供应至第一行的第二信号线S2(1)，从而使第一行的第二晶体管导通。此外，将0V电位供应至第二行的第二信号线S2(2)，从而使第二行的第二晶体管截止。
接着，将电位V2和电位0V分别提供到第一列的第一信号线S1(1)和第二列的第一信号线S1(2)。
作为结果，将电位V2和电位0V分别施加到存储单元1100(1,1)的浮动栅部分FG和存储单元1100(1,2)的浮动栅部分FG。在此，电位V2高于第一晶体管的阈值电压。此后，将第一行的第二信号线S2(1)的电位设为0V，从而使第一行的第二晶体管截止。因此，完成写入。
注意，字线WL(1)和WL(2)被设置为0V。此外，在第一列的第一信号线S1(1)的电位改变为0V之前，将第一行的第二信号线S2(1)的电位设为0V。假设在存储元件中，电连接到字线WL的端子是控制栅电极、第一晶体管的源电极是源电极、且第二晶体管的漏电极是漏电极，则已被写入数据的存储元件的阈值电压在数据“0”的情况下为Vw0，并且在数据“1”的情况下为Vw1。在此，存储单元的阈值电压表示连接到字线WL的端子的电压，其改变第一晶体管的源电极和漏电极之间的电阻。注意，满足Vw0＞0＞Vw1。
接着，将描述读取。在第一行的读取周期中，将电位0V和电位VL分别供应至第一行的字线WL(1)和第二行的字线WL(2)。电位VL低于阈值电压Vw1。当WL(1)为0V电位时，在第一行中，其中存储数据“0”的存储单元的第一晶体管截止，而其中存储数据“1”的存储单元的第一晶体管导通。当WL(2)在电位VL时，在第二行中，其中存储数据“0”或数据“1”的存储单元的第二晶体管截止。
接着，将0V电位供应至第一列的源极线SL(1)和第二列的源极线SL(2)。
作为结果，位线BL(1)和源极线SL(1)之间的存储单元1100(1,1)的晶体管导通，藉此具有低电阻，而位线BL(2)和源极线SL(2)之间的存储单元的晶体管160截止，藉此具有高电阻。连接到位线BL(1)和位线BL(2)的读取电路可基于位线BL间的电阻的差异来读取数据。
此外，将0V电位和电位VL分别供应至第二信号线S2(1)和第二信号线S2(2)，从而所有第二晶体管截止。第一行的浮动栅部分FG的电位为0V或V2；藉此，第二信号线的电位S2(1)设为0V，由此可使第一行的两个第二晶体管均截止。另一方面，如果将电位VL供应至字线WL(2)，则第二行的浮动栅部分FG的电位低于直接在数据写入之后时的电位。因此，为了防止第二晶体管导通，类似于字线WL(2)的电位，将第二信号线S2(2)的电位设为低。因此，可使所有第二晶体管截止。
接着，在图4中示出包括在第一驱动器电路1111中的读取电路。该读取电路通过位线BL连接至存储单元。此外，读取电路包括其栅电极和源或漏电极连接至Vdd的晶体管、以及钟控反相器。将描述其中使用图4中的电路的情况中的输出电位。此处，将描述其中图4中的读取电路连接至位线BL(1)和BL(2)中的每一个的情况。由于位线BL(1)和源极线SL(1)之间的电阻是低的，因此低电位被供应至钟控反相器且输出D(1)是信号High。由于位线BL(2)和源极线SL(2)之间的电阻为高，因此高电位供应至钟控反相器，并且输出D(2)是信号Low。
对于操作电压，可以假设，例如满足Vdd＝2V，V2＝1.5V，VH＝2V，以及VL＝-2V。
本实施例中描述的结构、方法等可与其他实施例中描述的任一结构、方法等适当地组合。
(实施例3)
在这个实施例中，将描述其中在上述实施例中所描述的半导体器件被排列为矩阵的半导体器件的另一个示例。
图5示出具有m×n比特的存储容量的半导体器件的电路的示例。
图5中的半导体器件包括其中m个字线WL、m个第一信号线S1、n个位线BL、n个源极线SL、n个第二信号线S2和多个存储单元1100排列成m(行)(垂直方向)×n(列)(水平方向)(m和n是自然数)的矩阵的存储单元阵列，以及诸如第一驱动器电路1111、第二驱动器电路1112、第三驱动器电路1113、和第四驱动器电路1114之类的外围电路。在此，上述实施例中描述的设置(图1A-1中的设置)应用于存储单元1100。
进一步，每一个存储单元1100包括第一晶体管、第二晶体管、以及电容器。第一晶体管的栅电极、第二晶体管的源电极和漏电极之一、以及电容器的一个电极彼此电连接。源极线SL与第一晶体管的源电极彼此电连接。位线BL和第一晶体管的漏电极彼此电连接。第一信号线S1与第二晶体管的源电极和漏电极中的另一个彼此电连接。第二信号线S2与第二晶体管的栅电极彼此连接。字线WL和电容器的另一个电极彼此电连接。
在图5中，第i行第j列(i,j)(i是大于或等于1且小于或等于m的整数，j是大于或等于1且小于或等于n的整数)的存储单元1100电连接到源极线SL(j)、位线BL(j)、字线WL(i)、第一信号线S1(i)、以及第二信号线S2(j)。
在图5中，位线BL和源极线SL电连接至第一驱动器电路1111。第二信号线S2电连接至第二驱动器电路1112。第一信号线S1电连接至第三驱动器电路1113。字线WL电连接至第四驱动器电路1114。
图6是具有m×n比特的存储容量的半导体器件的电路图的示例，部分不同于图5的电路图。
图6中的半导体器件包括其中m个位线BL、m个源极线SL、m个第二信号线S2、n个字线WL、n个第一信号线S1、和多个存储单元1100排列成m(行)(垂直方向)×n(列)(水平方向)(m和n是自然数)的矩阵的存储单元阵列，以及诸如第一驱动器电路1111、第二驱动器电路1112、第三驱动器电路1113、和第四驱动器电路1114之类的外围电路。在此，上述实施例中描述的设置(图1A-1中的设置)应用于存储单元1100。
在图6中，第i行第j列(i,j)(i是大于或等于1且小于或等于m的整数，j是大于或等于1且小于或等于n的整数)的存储单元1100电连接至位线BL(i)、源极线SL(i)、第二信号线S2(j)、字线WL(i)、以及第一信号线S1(i)。
在图6中，字线WL电连接至第一驱动器电路1111。第一信号线S1电连接到第二驱动器电路1112。第二信号线S2电连接到第三驱动器电路1113。位线BL和源极线SL电连接至第四驱动器电路1114。
图7中的半导体器件包括其中m个位线BL、m个源极线SL、m个第一信号线S1、n个字线WL、n个第二信号线S2、和多个存储单元1100排列成m(行)(垂直方向)×n(列)(水平方向)(m和n是自然数)的矩阵的存储单元阵列，以及诸如第一驱动器电路1111、第二驱动器电路1112、第三驱动器电路1113、和第四驱动器电路1114之类的外围电路。在此，上述实施例中描述的设置(图1A-1中的设置)应用于存储单元1100。
在图7中，第i行第j列(i,j)(i是大于或等于1且小于或等于m的整数，j是大于或等于1且小于或等于n的整数)的存储单元1100电连接到源极线SL(i)、位线BL(i)、字线WL(j)、第一信号线S1(i)、以及第二信号线S2(j)。
在图7中，字线WL电连接至第一驱动器电路1111。第二信号线S2电连接至第二驱动器电路1112。第一信号线S1电连接到第三驱动器电路1113。位线BL和源极线SL电连接至第四驱动器电路1114。
注意，图5、图6、和图7中的半导体器件的电路的操作类似于图2中的半导体器件的电路的操作；因此，省略了详细描述。图3的时序图可被参照用于图5、图6和图7的半导体器件的电路的操作。此外，图4可被参照用于被用在图5、图6和图7中的半导体器件中的读取电路。
通过对图5、图6和图7中的半导体器件而使用截止态电流极小的氧化物半导体，所存储的数据可被保存达极长时间。换言之，可充分地降低功耗，因为刷新操作不必要，或者刷新操作的频率可极低。此外，即使在不供电时，也可保持所存储的数据达较长时间。
进一步，在图5、图6和图7的半导体器件中，不需要高压来写入数据，且元件的劣化并不是问题。因此，图5、图6和图7的每一个半导体器件对于作为常规非易失性存储器的难题的重新写入次数没有限制，且极大地改进了其可靠性。进一步，取决于晶体管的导通状态和截止状态而执行数据的写入，从而可轻易地实现高速操作。附加地，存在不需要用于擦除数据的操作的优势。
进一步，由于包括氧化物半导体外的其他材料的晶体管可以足够高的速度操作，这个晶体管与包括氧化物半导体的晶体管的组合能充分确保半导体器件的高速操作(如，数据的读取操作)。进一步，使用包含氧化物半导体外的材料的晶体管，可良好地实现需要以高速操作的各种电路(诸如逻辑电路或驱动器电路)。
因此，具有新颖特征的半导体器件可通过包括包含除氧化物半导体以外的材料的晶体管、以及包含氧化物半导体的晶体管这两者来实现。
本实施例中描述的结构、方法等可与其他实施例中描述的任一结构、方法等适当地组合。
(实施例4)
在该实施例中，将参考图8A和8B、图9A到9H、以及图10A到10E来描述根据所公开的发明的一实施例的半导体器件的结构和制造方法。
<半导体器件的截面结构和平面结构>
图8A和8B示出半导体器件的结构的示例。图8A示出半导体器件的截面，而图8B示出半导体器件的平面图。在此，图8A对应于沿图8B中的线A1-A2和线B1-B2的截面。图8A和8B中所示的半导体器件包括在下部的包含氧化物半导体之外的材料的晶体管160和在上部的包含氧化物半导体的晶体管162。包括除氧化物半导体以外的半导体材料的晶体管可容易地以高速操作。另一方面，包括氧化物半导体的晶体管归因于其特性可保持电荷达较长时间。
虽然在此两个晶体管均是n沟道晶体管，但是毋庸赘言可使用p沟道晶体管。由于所公开的发明的技术本质是在晶体管162中使用氧化物半导体从而能够存储数据，因此无需将半导体器件的具体结构限制于此处所述的结构。
在图8A和8B中的晶体管160包括提供在包含半导体材料(如，硅)的衬底100中的沟道形成区116、提供成夹持沟道形成区116的杂质区114和高浓度杂质区120(这些区域可简单地统称为杂质区)、提供在沟道形成区116上的栅绝缘层108、提供在栅绝缘层108上的栅电极110、以及电连接至杂质区114的源电极或漏电极130a和源电极或漏电极130b。
侧壁绝缘层118设置在栅电极110的侧面上。当从垂直于衬底100的表面的方向看时，高浓度杂质区120位于衬底100的未与侧壁绝缘层118相交迭的区域中。金属化合物区124位于与高浓度杂质区120接触处。元件隔离绝缘层106设置在衬底100上以包围晶体管160。层间绝缘层126和层间绝缘层128被设置成覆盖晶体管160。源或漏电极130a和源或漏电极130b中的每一个通过在层间绝缘层126和128中形成的开口电连接至金属化合物区124。即，源或漏电极130a和源或漏电极130b中的每一个通过金属化合物区124电连接至高浓度杂质区120和杂质区114。进一步，电极130c通过在层间绝缘层126和128中形成的开口电连接至栅电极110。注意，为了晶体管160等的集成，在一些情况下不形成侧壁绝缘层118。
图8A和8B中的晶体管162包括提供在层间绝缘层128上的源或漏电极142a和源或漏电极142b；电连接至该源或漏电极142a和源或漏电极142b的氧化物半导体层144；覆盖该源或漏电极142a、源或漏电极142b、以及氧化物半导体层144的栅绝缘层146；以及提供在该栅绝缘层146上从而与氧化物半导体层144相交迭的栅电极148a。此处，晶体管160的栅电极110通过电极130c电连接至晶体管162的源或漏电极142a。
此处，优选的是通过充分移除诸如氢之类的杂质或充分供氧来提纯氧化物半导体层144。具体地，例如，氧化物半导体层144中的氢浓度低于或等于5×1019atoms/cm3，优选地，低于或等于5×1018atoms/cm3，或更优选地，低于或等于5×1017atoms/cm3。注意，氧化物半导体层144中的氢浓度通过二次离子质谱法(SIMS)来测量。因此，在氧化物半导体层144(其中氢浓度被充分减少以使该氧化物半导体层被提纯且通过充分供氧而减少由于氧空位引起的能隙中的缺陷能级)中，载流子密度低于1×1012/cm3，优选地低于1×1011/cm3，更优选地低于1.45×1010/cm3。例如，在室温下的截止态电流(此处为每微米沟道宽度的电流)低于或等于100zA/μm(1zA(zepto安培)是1×10-21A)，优选为低于或等于10zA/μm。使用这样的i-型(本征)或基本i-型氧化物半导体，可获得具有极其优良的截止电流特性的晶体管162。
注意，在图8A和8B中的晶体管162中，氧化物半导体层144没有被处理为岛状；因此，可防止由于处理中的蚀刻引起的氧化物半导体层144的污染。
电容器164包括源或漏电极142a、氧化物半导体层144、栅绝缘层146、以及电极148b。即，源或漏电极142a用作电容器164的一个电极，且电极148b用作电容器164的另一个电极。
注意，在图8A和8B中的电容器164中，氧化物半导体层144和栅绝缘层146被堆叠，藉此可充分确保源或漏电极142a和电极148b之间的绝缘。
注意在晶体管162和电容器164中，源或漏电极142a和源或漏电极142b的端部优选为楔形的。此处，楔形角度为，例如，大于或等于30°并小于或等于60°。注意，当从垂直于截面(垂直于衬底表面的一平面)的方向观察具有楔形形状的层时，楔形角度是由具有楔形形状的层(例如，源或漏电极142a)的侧表面和底表面所形成的倾角。源或漏电极142a和源或漏电极142b的端部是楔形的，藉此可改进与氧化物半导体层144的覆盖率且可防止断开。
进一步，在晶体管162和电容器164上提供层间绝缘层150，且在层间绝缘层150上提供层间绝缘层152。
<用于制造半导体器件的方法>
接着，将描述用于制造半导体器件的方法的示例。首先，将参考图9A到9H描述用于制造下部的晶体管160的方法，然后将参考图10A到10E描述用于制造上部的晶体管162的方法。
<用于制造下部中的晶体管的方法>
首先，制备包含半导体材料的衬底100(参见图9A)。可使用由硅、碳化硅等制成的单晶半导体衬底或多晶半导体衬底、由硅锗等制成的化合物半导体衬底、SOI衬底等作为包含半导体材料的衬底100。在此，描述其中使用单晶硅衬底作为包含半导体材料的衬底100的示例。注意，通常，术语“SOI衬底”指的是硅层设置在绝缘表面上的一种衬底。在本文说明书等中，术语“SOI衬底”还表示一种衬底，其中含除硅以外材料的半导体层设置在绝缘表面上。即，“SOI衬底”中所包括的半导体层不限于硅层。此外，SOI衬底可以是具有其中半导体层位于诸如玻璃衬底之类的绝缘衬底上(其之间设有绝缘层)的结构的衬底。
在衬底100上形成用作用于形成元件隔离绝缘层的掩模的保护层102(参见图9A)。例如，可使用利用诸如氧化硅、氮化硅、或氧氮化硅之类的材料形成的绝缘层作为保护层102。注意，在该步骤之前或之后，可将赋予n型导电性的杂质元素或者赋予p型导电性的杂质元素添加到衬底100以控制晶体管的阈值电压。当衬底100中所包含的半导体材料是硅时，可使用磷、砷等作为赋予n-型导电性的杂质。可使用硼、铝、镓等作为赋予p-型导电性的杂质。
接着，通过使用保护层102作为掩模的蚀刻来去除衬底100在未用保护层102覆盖的区域(暴露区域)中的部分。因此，形成与其他半导体区域相隔离的半导体区域104(见图9B)。作为蚀刻，优选进行干法蚀刻，但是可进行湿法蚀刻。可根据所要蚀刻的材料而适当地选择蚀刻气体和蚀刻剂。
然后，绝缘层被形成为覆盖半导体区104，并且选择性地去除与半导体区104重叠的区域中的绝缘层，从而形成元件隔离绝缘层106(参见图9B)。使用氧化硅、氮化硅、氧氮化硅等形成绝缘层。作为用于移除绝缘层的方法，有蚀刻处理或诸如CMP处理之类的抛光处理，且可采用其中的任意一种。注意，在形成半导体区104之后或者在形成元件隔离绝缘层106之后，去除保护层102。
接着，在半导体区104上形成绝缘层，并且在该绝缘层上形成包含导电材料的层。
之后绝缘层用作栅绝缘层，且该绝缘层优选地具有单层结构或层叠结构，使用通过CVD法、溅射法等形成的包括下述任意的膜：氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝、氧化钽、氧化钇、硅酸铪(HfSixOy(x＞0,y＞0))、向其添加了氮的硅酸铪(HfSixOy(x＞0,y＞0))、向其添加了氮的铝酸铪(HfAlxOy(x＞0,y＞0))、等。可选地，该绝缘层可以通过高密度等离子体处理或热氧化处理来氧化或氮化半导体区104的表面的方式来形成。可使用例如诸如He、Ar、Kr、或Xe之类的稀有气体以及诸如氧、氧化氮、氨、氮、氢之类的气体的混合气体执行高密度等离子体处理。该绝缘层可具有例如，大于或等于1nm且小于或等于100nm的厚度，优选地大于或等于10nm且小于或等于50nm。
可使用诸如铝、铜、钛、钽、或钨之类的金属材料来形成包含导电材料的层。可使用半导体材料(诸如多晶硅)来形成包含导电材料的层。对用于形成包含导电材料的层的方法没有具体限制，并且可采用各种膜形成方法，诸如蒸镀法、CVD法、溅射法、以及旋涂法。注意在这个实施例中，描述了使用金属材料形成包含导电材料的层的情况。
此后，选择性地蚀刻绝缘层以及包含导电材料的层，从而形成栅绝缘层108和栅电极110(参见图9C)。
接着，形成覆盖栅电极110的绝缘层112(参见图9C)。然后，通过将磷(P)、砷(As)等添加到半导体区104来形成具有浅结深度的杂质区114(参见图9C)。注意，此处添加了磷或砷以形成n沟道晶体管；在形成p沟道晶体管的情况下，可添加诸如硼(B)或铝(Al)之类的杂质元素。通过形成杂质区114，在栅绝缘层108下的半导体区104中形成沟道形成区116(参见图9C)。在此，可适当地设置所添加杂质的浓度；然而，在半导体元件的尺寸极大地减小时优选地增加该浓度。在此采用其中在形成绝缘层112之后形成杂质区114的步骤；可选地，可在形成杂质区114之后形成绝缘层112。
接着，形成侧壁绝缘层118(参见图9D)。形成绝缘层以覆盖绝缘层112，并且随后该绝缘层经受高度各向异性的蚀刻处理，由此可以自对准方式形成侧壁绝缘层118。此时，优选部分地蚀刻绝缘层112，以露出栅电极110的顶面和杂质区114的顶面。注意，为了高度集成等目的，在一些情况下不形成侧壁绝缘层118。
然后，形成绝缘层以覆盖栅电极110、杂质区114、侧壁绝缘层118等。接着，将磷(P)、砷(As)等添加到绝缘层与杂质区114接触的区域，从而形成高浓度杂质区120(参见图9E)。此后，去除绝缘层，并且形成金属层122以覆盖栅电极110、侧壁绝缘层118、高浓度杂质区120等(参见图9E)。可采用诸如真空蒸镀法、溅射法、和旋涂法之类的各种膜形成方法来形成金属层122。优选使用与半导体区104中所包括的半导体材料反应以成为低电阻金属化合物的金属材料来形成金属层122。这种金属材料的示例是钛、钽、钨、镍、钴、以及铂。
接着，进行热处理以使金属层122与半导体材料反应。由此，形成与高浓度杂质区120接触的金属化合物区124(参见图9F)。注意，当使用多晶硅等来形成栅电极110时，同样在栅电极110与金属层122接触的区域中形成金属化合物区。
例如，可采用闪光灯的照射来作为热处理。尽管不用说可使用另一种热处理方法，优选地使用通过该方法可实现极短时间的热处理的方法，从而改进金属化合物的形成中的化学反应的可控制性。注意，金属化合物区通过金属材料和半导体材料反应而形成，并且具有足够高的导电性。形成金属化合物区可充分地减小电阻，并且改进元件特性。注意，在形成金属化合物区124之后去除金属层122。
然后，形成层间绝缘层126和层间绝缘层128以覆盖在以上步骤中形成的组件(参见图9G)。可使用包括无机绝缘材料(诸如氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝、或氧化钽)的材料来形成层间绝缘层126和层间绝缘层128。此外，可使用诸如聚酰亚胺或丙烯酸树脂之类的有机绝缘材料来形成层间绝缘层126和层间绝缘层128。注意，此处采用了层间绝缘层126和层间绝缘层128的层叠结构；然而，所公开的发明的实施例不限于此。也可采用单层结构或包括三层或更多层的层叠结构。在形成层间绝缘层128之后，其表面优选地用CMP处理、蚀刻处理等平坦化。
然后，在层间绝缘层中形成到达金属化合物区124的开口，并且在这些开口中形成源或漏电极130a以及源或漏电极130b(参见图9H)。源或漏电极130a和源或漏电极130b可以例如按以下方式形成：在包括开口的区域中通过PVD法、CVD法等形成导电层、并且随后通过蚀刻处理、CMP处理等来去除导电层的一部分的方式形成。
具体地，有可能采用例如其中在包括开口的区域中通过PVD法形成钛薄膜，通过CVD法形成氮化钛薄膜、并且随后形成钨膜以嵌入这些开口中的方法。此处，通过PVD法形成的钛膜具有减少在其上形成钛膜的表面上形成的氧化物膜(诸如自然氧化物膜)的功能，藉此降低与下电极等(此处，金属化合物区124)的接触电阻。在形成钛膜之后形成的氮化钛膜具有防止导电材料扩散的阻挡功能。在形成钛、氮化钛等的阻挡膜之后，可通过电镀法形成铜膜。
注意，在通过去除导电层的一部分来形成源或漏电极130a和源或漏电极130b的情况下，优选执行处理以使表面平坦化。例如，当在包括开口的区域中形成钛薄膜或氮化钛薄膜、并且随后形成钨膜以嵌入开口中时，可去除过量的钨、钛、氮化钛等，并且可通过后续的CMP来改进表面的平坦度。包括源或漏电极130a和源或漏电极130b的表面以此方式平坦化，从而可在后来的步骤中顺利地形成电极、引线、绝缘层、半导体层等。
注意，在此仅示出与金属化合物区124接触的源或漏电极130a和源或漏电极130b；然而，也可在该步骤中形成与栅电极110等接触的电极。对于源或漏电极130a和源或漏电极130b所用的材料没有特殊限制，各种导电材料都可被使用。例如，可使用诸如钼、钛、铬、钽、钨、铝、铜、钕、或钪之类的导电材料。考虑到之后要执行的热处理，优选的是使用具有足够耐热性来耐受热处理的材料形成源或漏电极130a和源或漏电极130b。
通过以上步骤，形成使用包含半导体材料的衬底100的晶体管160(见图9H)。包括除氧化物半导体以外的材料的晶体管160可以高速操作。
注意，可在以上步骤之后形成电极、引线、绝缘层等。当引线具有包括层间绝缘层和导电层的层叠结构的多层结构时，可提供高度集成的半导体器件。
<用于制造上部中的晶体管的方法>
接着，将参考图10A至10E来描述制造位于层间绝缘层128上的晶体管162的步骤。注意，图10A至10E示出制造层间绝缘层128上的电极、晶体管162等的步骤；因此，省略位于晶体管162下的晶体管160等。
首先，在层间绝缘层128上形成导电层并选择性地蚀刻，从而形成源或漏电极142a和源或漏电极142b(见图10A)。
该导电层可通过以溅射法为代表的PVD法，或诸如等离子体CVD法之类的CVD法来形成。作为导电层的材料，可使用从铝、铬、铜、钽、钛、钼、以及钨中选择的元素；包含这些元素中的任一种作为组分的合金；等等。可使用锰、镁、锆、和铍、或包括这些元素中的两个或更多个组合的材料中的任一种。可使用与从钛、钽、钨、钼、铬、钕、或钪中选择的元素、或包括这些元素中的两种或更多种元素组合的材料相组合的铝。
导电层可具有单层结构、或者包含两层或更多层的层叠结构。例如，可给出钛膜或氮化钛膜的单层结构、含硅的铝膜的单层结构、钛膜层叠在铝膜上的双层结构、钛膜层叠在氮化钛膜上的双层结构、钛膜铝膜及钛膜依序层叠的三层结构、等。注意，在导电层具有钛薄膜或氮化钛薄膜的单层结构的情况下，其有一项优势，即源或漏电极142a和源或漏电极142b可被容易地处理成楔形。
可选地，可使用导电金属氧化物形成导电层。作为导电金属氧化物，可使用氧化铟(In2O3)、氧化锡(SnO2)、氧化锌(ZnO)、氧化铟-氧化锡合金(In2O3-SnO2，在一些情况下缩写为ITO)、氧化铟-氧化锌合金(In2O3-ZnO)、或者包含硅或氧化硅的这些金属氧化物材料中的任一种。
导电层优选地被蚀刻成使源或漏电极142a和源或漏电极142b的端部是楔形的。此处，楔形角度优选为，例如，大于或等于30°并小于或等于60°。进行蚀刻以使得源或漏电极142a和源或漏电极142b的端部为楔形，藉此可改进与稍后形成的栅绝缘薄膜146的覆盖率，并可避免断开。
晶体管的沟道长度(L)由源或漏电极142a的下端部与源或漏电极142b的下端部之间的距离来确定。注意，在形成沟道长度(L)小于25nm的晶体管的情况下，对于用于形成所使用掩模的曝光，优选使用短至数个纳米到数十个纳米波长的远紫外射线。用远紫外线曝光的分辨率较高，并且聚焦的深度较大。由此，后来形成的晶体管的沟道长度(L)可大于或等于10nm且小于或等于1000nm(1μm)，并且该电路可以更高的速度操作。此外，可通过小型化减少该半导体器件的功耗。
注意，可在层间绝缘层128上提供用作基底的绝缘层。该绝缘层可通过PVD法、CVD法等形成。
进一步，可在源或漏电极142a和源或漏电极142b上形成绝缘层。通过提供该绝缘层，可减少在之后形成的栅电极与源或漏电极142a和142b之间的寄生电容。
此后，形成氧化物半导体层144以覆盖源或漏电极142a和源或漏电极142b(见图10B)。
可使用诸如In-Sn-Ga-Zn-O基氧化物半导体之类的四金属元素的氧化物，诸如In-Ga-Zn-O基氧化物半导体、In-Sn-Zn-O基氧化物半导体、In-Al-Zn-O基氧化物半导体、Sn-Ga-Zn-O基氧化物半导体、Al-Ga-Zn-O基氧化物半导体、以及Sn-Al-Zn-O基氧化物半导体之类的三金属元素的氧化物，或者诸如In-Zn-O基氧化物半导体、Sn-Zn-O基氧化物半导体、Al-Zn-O基氧化物半导体、Zn-Mg-O基氧化物半导体、Sn-Mg-O基氧化物半导体、In-Mg-O基氧化物半导体、In-Ga-O基氧化物半导体之类的二金属元素的氧化物，In-O基氧化物半导体、Sn-O基氧化物半导体、Zn-O基氧化物半导体等来作为氧化物半导体层144。
特定地，当没有电场且因此截止态电流可被充分减少时，In-Ga-Zn-O-基氧化物半导体材料具有足够高的电阻。此外，In-Ga-Zn-O-基氧化物半导体材料具有高场效应迁移率，且因此适合被作为半导体器件的半导体材料。
给出用InGaO3(ZnO)m(m>0)表示的氧化物半导体材料作为In-Ga-Zn-O-基氧化物半导体材料的典型示例。此外，还由其中Ga替换为M、用InMO3(ZnO)m(m>0)所表示的氧化物半导体材料。此处，M表示从镓(Ga)、铝(Al)、铁(Fe)、镍(Ni)、锰(Mn)钴(Co)等中选择的一种或多种金属元素。例如，M可以是Ga、Ga和Al、Ga和Fe、Ga和Ni、Ga和Mn、Ga和Co等等。注意，上述组分仅是从晶体结构中获得的示例。
优选的是使用具有以式In:Ga:Zn＝1:x:y(x大于或等于0，且y大于或等于0.5且小于或等于5)表达的组分的靶作为由溅射法形成氧化物半导体层144的靶。例如，可使用具有组分比例In:Ga:Zn＝1:1:1[原子比](x＝1,y＝1)(即，In2O3:Ga2O3:ZnO＝1:1:2[摩尔比])的靶。可选地，可使用具有组分比例In:Ga:Zn＝1:1:0.5[原子比](x＝1,y＝0.5)的靶、具有组分比例In:Ga:Zn＝1:1:2[原子比](x＝1,y＝2)的靶、或具有组分比例In:Ga:Zn＝1:0:1[原子比](x＝0,y＝1)的靶。
在本实施例中，通过用使用In-Ga-Zn-O基金属氧化物半导体靶的溅射法来形成具有非晶结构的氧化物半导体层144。
在金属氧化物靶中的金属氧化物的相对密度是80％或更高，优选地95％或等高，更优选地99.9％或更高。使用具有高相对密度的金属氧化物靶，可将氧化物半导体层144形成为具有致密结构。
其中形成氧化物半导体层144的气氛优选是稀有气体(通常是氩)气氛、氧气氛、或者包含稀有气体(通常是氩)和氧的混合气氛。特定地，优选使用例如其中将诸如氢、水、羟基、或氢化物之类的杂质移除，从而其浓度为1ppm或更低(优选，该浓度为10ppb或更低)的高纯度气体气氛。
在形成氧化物半导体层144时，例如，所要处理的物体被保持在处理腔室中，该处理腔室被处于被减少的压力中，且要处理的物体被加热，以使要处理的物体的温度高于或等于100℃且低于550℃，优选地，高于或等于200℃且低于或等于400℃。可选地，在氧化物半导体层144的形成中所要处理的物体的温度可以是室温。然后，处理腔室中的水分被移除，引入其中氢、水等被移除的溅射气体，使用上述靶，从而形成氧化物半导体层144。通过在加热所要处理的物体的同时形成氧化物半导体层144，可减少氧化物半导体层144中的杂质。此外，可减少由于溅射造成的破坏。为了移除处理腔室中的水分，优选使用截留真空泵。例如，可使用低温泵、离子泵、钛升华泵等。可使用设置有冷阱的涡轮泵。通过用低温泵等执行抽空，氢、水等被从处理腔室中移除；因此，氧化物半导体层144中的杂质的浓度可被减少。
氧化物半导体层144可在以下条件下形成，例如：要处理的物体和靶之间的距离为170mm，压力为0.4Pa、直流(DC)电源为0.5kW，且气氛为氧(氧：100％)气氛，氩(氩：100％)气氛、或包括氧和氩的混合气氛。注意，脉冲直流(DC)电源是优选的，因为可减少灰尘(诸如在成膜时形成的粉末物质)并且膜厚可以是均匀的。氧化物半导体层144的厚度大于或等于1nm且小于或等于50nm，优选的是大于或等于1nm且小于或等于30nm，更优选的是大于或等于1nm且小于或等于10nm。使用具有这样的厚度的氧化物半导体层144，可抑制伴随小型化而发生的短沟道效应。注意，合适厚度取决于所使用的氧化物半导体材料、该半导体器件所意在的用途等而变化；因此，可根据材料、所意在的用途等确定厚度。
注意，在通过溅射法形成氧化物半导体层144之前，优选地通过其中引入氩气并产生等离子体的反溅射来移除附连到成膜表面(如，层间绝缘层128的表面)的物质。此处，与其中离子与溅射靶碰撞的正常溅射相反，反溅射是其中离子与要处理的表面碰撞以使该表面改性的方法。用于使离子与要处理的表面碰撞的方法的示例是其中在氩气氛中将高频电压施加到将要被处理的表面、从而在所要处理的物体附近生成等离子体的方法。注意，可使用氮气氛、氦气氛、氧气氛等替代氩气氛。
此后，优选地在氧化物半导体层144上进行热处理(第一热处理)。通过该第一热处理，可移除氧化物半导体层144中的过量氢(包括水和羟基)，可改性氧化物半导体层的结构，且可减少带隙中的缺陷能级。第一热处理的温度例如高于或等于300℃且低于550℃，或高于或等于400℃且低于或等于500℃。
该热处理可用以下这种方式进行：例如，将要处理的物体引入电炉中，在该电炉中，电阻加热元件等在氮气氛中450℃下使用并被加热达一小时。在该热处理期间，氧化物半导体层144不暴露于空气以防止水或氢的进入。
热处理装置不限于电炉，并且可以是用于通过来自诸如经加热气体之类的介质的热传导或热辐射对将要被处理的物体加热的装置。例如，可使用诸如气体快速热退火(GRTA)装置或灯快速热退火(LRTA)装置之类的快速热退火(RTA)装置。LRTA装置是用于对要通过从诸如卤素灯、卤化金属灯、氙弧灯、碳弧灯、高压钠灯、或高压汞灯之类的灯发射的光(电磁波)辐射来处理的物体进行加热的装置。GRTA装置是用于使用高温气体来进行热处理的装置。使用不与将被通过热处理进行处理的物体反应的惰性气体(例如，氮或诸如氩之类的稀有气体)作为该气体。
例如，作为第一热处理，GRTA处理可被以如下方式执行。将要处理的物体放入经加热的惰性气体气氛中，加热达几分钟，并从惰性气体气氛中取出。GRTA处理使高温热处理能够进行较短的时间。此外，甚至在温度超过要处理的物体的温度上限时可采用GRTA处理。注意，在该处理中，惰性气体可被切换成包括氧的气体。这是因为由缺氧引起的能隙中的缺陷能级可通过在包括氧气的气氛中进行第一热处理来降低。
注意，作为惰性气体气氛，优选使用包含氮或稀有气体(诸如氦、氖、或氩)作为其主要成分并且不包含水、氢等的气氛。例如，被引入热处理装置的氮或诸如氦、氖、或氩之类的稀有气体的纯度高于或等于6N(99.9999％)、优选高于或等于7N(99.99999％)(即，杂质的浓度低于或等于1ppm、优选低于或等于0.1ppm)。
在任何情况下，通过第一热处理来减少杂质，从而获得i-型(本征)或基本i-型氧化物半导体层144。因此，可实现具有极优秀特性的晶体管。
上述热处理(第一热处理)具有移除氢、水等的有利效果，且因此可称为脱水处理，脱氢处理等。脱水处理或脱氢处理还可在下述时机进行：在氧化物半导体层形成之后、在栅绝缘层形成之后、在栅电极形成之后等。这种脱水处理或脱氢处理可进行一次或多次。
接着，形成栅绝缘层146与氧化物半导体层144相接触(见图10C)。栅绝缘层146可通过CVD法、溅射法等形成。栅绝缘薄膜146优选地被形成为包含氧化硅、氮化硅、氧氮化硅、氧化铝、氧化钽、氧化铪、氧化钇、硅酸铪(HfSixOy(x>0,y>0))、添加了氮的硅酸铪(HfSixOy(x>0,y>0))、增加了氮的铝酸铪(HfAlxOy(x>0,y>0))、等等。栅绝缘层146可具有单层结构或层叠结构。对于栅绝缘层146的厚度没有特定限制；在减少了半导体器件的尺寸的情况下，栅绝缘层146优选为薄从而确保晶体管的操作。例如，在使用氧化硅的情况下，厚度可大于或等于1nm且小于或等于100nm，优选为大于或等于10nm且小于或等于50nm。
当该栅绝缘层如上所述较薄时，引起由于隧道效应等所致的漏电流的问题。为了解决栅漏泄的问题，优选的是栅绝缘层146可使用高介电常数(高k)材料来形成，诸如氧化铪、氧化钽、氧化钇、硅酸铪(HfSixOy(x>0,y>0))、添加了氮的硅酸铪(HfSixOy(x>0,y>0))、增加了氮的铝酸铪(HfAlxOy(x>0,y>0))。通过对栅绝缘层146使用高k材料，其厚度可被增加从而抑制栅泄漏且维持良好的电特性。注意，可采用包含高k材料的薄膜，和包含氧化硅、氮化硅、氧氮化硅、氮氧化硅、氧化铝等中的任一种的薄膜的叠层结构。
在栅绝缘层146形成后，优选地在惰性气体气氛或氧气氛中执行第二热处理。热处理的温度为高于或等于200℃且低于或等于450℃，优选为高于或等于250℃且低于或等于350℃。例如，可在氮气氛中、在250℃处执行一小时的热处理。第二热处理可减少晶体管的电特性的变化。此外，在栅绝缘薄层146包括氧的情况下，氧被提供给氧化物半导体层144以补偿氧化物半导体层144中的氧不足，藉此可形成i型(本征)或基本i型的氧化物半导体层。
注意，在该实施例中是在栅绝缘层146形成后执行第二热处理；但第二热处理的时机并不特定受限于此。例如，可在栅电极形成后执行第二热处理。另外，第一热处理和第二热处理可接连着执行，第一热处理也可用作第二热处理，或第二热处理也可用作第一热处理。
接着，在栅绝缘层146上，在与氧化物半导体层144相交迭的区域中形成栅电极148a且在与源或漏电极142a相交迭的区域中形成电极148b(见图10D)。栅电极148a和电极148b可以如下方式形成：在栅绝缘层146上形成导电层并且之后选择性地蚀刻该导电层。将成为栅电极148a和电极148b的导电层可通过以溅射法为代表的PVD法或者诸如等离子体CVD法之类的CVD法来形成。细节类似于源或漏电极142a等的细节；因此，可参考其描述。
接着，在栅绝缘层146、栅电极148a、和电极148b上，形成层间绝缘层150和层间绝缘层152(见图10E)。层间绝缘层150和层间绝缘层152可通过PVD法、CVD法等形成。可使用包括无机绝缘材料(诸如氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝、或氧化钽)的材料来形成层间绝缘层150和层间绝缘层152。注意，在这个实施例中采用了层间绝缘层150和层间绝缘层152的层叠结构；然而，所公开的发明的实施例不限于此。也可采用单层结构或包括三层或更多层的层叠结构。也可采用其中未提供层间绝缘层的结构。
注意，优选的是形成层间绝缘层152从而具有平坦化的表面。通过形成层间绝缘层152从而具有平坦化的表面，例如，即使在半导体器件尺寸被减少的情况下，可良好地在层间绝缘层152上形成电极、引线等。可使用诸如化学机械抛光(CMP)处理之类的方法来使层间绝缘层152平坦化。
通过上述步骤，完成了包括被纯化的氧化物半导体层144的晶体管162(见图10E)。也完成了电容器164。
图10E中所示的晶体管162包括氧化物半导体层144；电连接至该氧化物半导体层144的源或漏电极142a和源或漏电极142b；覆盖氧化物半导体层144、源或漏电极142a、和源或漏电极142b的栅绝缘层146；以及位于该栅绝缘层146上的栅电极148a。进一步，电容器164包括源或漏电极142a、氧化物半导体层144、覆盖源或漏电极142a的栅绝缘层146、以及位于该栅绝缘层146上的电极148b。
在这个实施例中所描述的晶体管162中，氧化物半导体层144被纯化且因此其氢浓度低于或等于5×1019atoms/cm3，优选地，低于或等于5×1018atoms/cm3，或更优选地，低于或等于5×1017atoms/cm3。与普通硅晶片的载流子密度(大约1×1014/cm3)相比，氧化物半导体层144的载流子密度充分低(例如，低于1×1012/cm3，优选为低于1.45×1010/cm3)。相应地，截止态电流足够小。例如，晶体管162在室温下的截止态电流(此处为每微米沟道宽度的电流)低于或等于100zA/μm(1zA(zepto安培)是1×10-21A)，优选为低于或等于10zA/μm。
使用该被纯化且本征的氧化物半导体层144，可充分减少晶体管的截止态电流。此外，采用这种晶体管，可获得能以极长时间保持所存储数据的半导体器件。
本实施例中描述的结构、方法等可与其他实施例中描述的任一结构、方法等适当地组合。
(实施例5)
在本实施例中，将参考图11A和11B、图12A至12D、以及图13A和13B来描述不同于实施例4的、根据所公开的发明的实施例的半导体器件的结构和制造方法。
<半导体器件的截面结构和平面结构>
图11A和11B示出半导体器件的结构的示例。图11A示出半导体器件的截面，而图11B示出半导体器件的平面图。在此，图11A对应于沿图11B中的线A3-A4和线B3-B4的截面。图11A和11B中所示的半导体器件包括在下部的包含氧化物半导体之外的材料的晶体管160和在上部的包含氧化物半导体的晶体管162。包括除氧化物半导体以外的半导体材料的晶体管可容易地以高速操作。另一方面，包括氧化物半导体的晶体管归因于其特性可保持电荷达较长时间。
虽然在此两个晶体管都是n沟道晶体管，但是毋庸赘言可使用p沟道晶体管。由于所公开的发明的技术本质是在晶体管162中使用氧化物半导体从而能够存储数据，因此无需将半导体器件的具体结构限制于此处所述的结构。
在图11A和11B中的晶体管160包括提供在包含半导体材料(如，硅)的衬底100中的沟道形成区116、提供成中间夹有沟道形成区116的杂质区114和高浓度杂质区120(这些区域可简单地统称为杂质区)、提供在沟道形成区116上的栅绝缘层108、提供在栅绝缘层108上的栅电极110、以及电连接至杂质区的源电极或漏电极130a和源电极或漏电极130b。进一步，在源或漏电极130a和源或漏电极130b上提供引线142c和引线142d。注意，可使用例如硅、锗、锗化硅、碳化硅、砷化镓等作为半导体材料，且优选地使用单晶硅半导体。
侧壁绝缘层118设置在栅电极110的侧面上。当从垂直于衬底100的表面的方向看时，高浓度杂质区120位于衬底100的未与侧壁绝缘层118相交迭的区域中。金属化合物区124位于与高浓度杂质区120接触处。元件隔离绝缘层106设置在衬底100上以包围晶体管160。层间绝缘层126和层间绝缘层128被设置成覆盖晶体管160。源或漏电极130a和源或漏电极130b通过在层间绝缘层126中形成的开口电连接至金属化合物区124。即，源或漏电极130a和源或漏电极130b中的每一个通过金属化合物区124电连接至高浓度杂质区120和杂质区114。注意，为了晶体管160等的集成，在一些情况下不形成侧壁绝缘层118。
图11A和11B中的晶体管162包括提供在层间绝缘层128上的源或漏电极142a和源或漏电极142b；电连接至该源或漏电极142a和源或漏电极142b的岛状氧化物半导体层144；覆盖该源或漏电极142a、源或漏电极142b、以及该岛状氧化物半导体层144的栅绝缘层146；以及提供在该栅绝缘层146上从而与该岛状氧化物半导体层144相交迭的栅电极148a。
此处，源或漏电极142a形成在栅电极110上并与栅电极110直接接触，藉此下部的晶体管160和上部的晶体管162彼此电连接。即，在这个实施例中所描述的半导体器件具有这样的结构：其中上部中的晶体管162形成于下部中的晶体管160之上，在实施例4中所描述的半导体器件中，从中移除了位于栅电极110顶部表面上的部分。
注意，优选的是通过充分移除诸如氢之类的杂质或充分供氧来提纯氧化物半导体层144。具体地，例如，氧化物半导体层144中的氢浓度低于或等于5×1019atoms/cm3，优选地，低于或等于5×1018atoms/cm3，或更优选地，低于或等于5×1017atoms/cm3。注意，氧化物半导体层144中的氢浓度通过二次离子质谱法(SIMS)来测量。因此，在氧化物半导体层144(其中氢浓度被充分减少以使该氧化物半导体层被提纯且通过充分供氧而减少由于氧空位引起的能隙中的缺陷能级)中，载流子密度低于1×1012/cm3，优选地低于1×1011/cm3，更优选地低于1.45×1010/cm3。例如，在室温下的截止态电流(此处为每微米沟道宽度的电流)低于或等于100zA/μm(1zA(zepto安培)是1×10-21A)，优选为低于或等于10zA/μm。使用这样的i-型(本征)或基本i-型氧化物半导体，可获得具有极其优良的截止电流特性的晶体管162。
电容器164包括源或漏电极142a、氧化物半导体层144、栅绝缘层146、以及电极148b。即，源或漏电极142a用作电容器164的一个电极，且电极148b用作电容器164的另一个电极。
注意，在图11A和11B中的电容器164中，氧化物半导体层144和栅绝缘层146被堆叠，藉此可充分确保源或漏电极142a和电极148b之间的绝缘。
注意在晶体管162和电容器164中，源或漏电极142a和源或漏电极142b的端部优选为楔形的。此处，楔形角度为，例如，大于或等于30°并小于或等于60°。注意，当从垂直于截面(垂直于衬底表面的一平面)的方向观察具有楔形形状的层时，楔形角度是由具有楔形形状的层(例如，源或漏电极142a)的侧表面和底表面所形成的倾角。源或漏电极142a和源或漏电极142b的端部是楔形的，藉此可改进对于氧化物半导体层144的覆盖率且可防止断开。
进一步，在晶体管162和电容器164上提供层间绝缘层150，且在层间绝缘层150上提供层间绝缘层152。
<用于制造半导体器件的方法>
接着，将描述用于制造半导体器件的方法的示例。下文中，将参考图12A至12D描述在形成下部的晶体管160之后执行的步骤以及用于制造上部的晶体管162的方法。可用类似于实施例4中所描述的方法类似的方法制造下部中的晶体管160，且可参考实施例4中的描述。
首先通过实施例4中描述的方法形成下部的160晶体管，并且然后移除晶体管160在栅电极110的顶部表面上的一部分(见图12A)。通过在下部中的晶体管160上执行抛光处理(如，CMP处理)来移除晶体管160在栅电极110的顶部表面上的一部分，直到栅电极110的顶部表面被暴露出来。通过CMP处理移除了位于栅电极110上的层间绝缘层126和128以及源和漏电极130a和130b的一部分。此时，包括层间绝缘层126和128以及源和漏电极130a和130b的表面被平坦化，从而在后续步骤中可良好地形成电极、引线、绝缘层、半导体层等。此外，通过CMP处理将会完全移除实施例4中所描述的电极130c，因此该电极不需要被形成。
以此方式通过CMP处理暴露出栅电极110的顶部表面，藉此栅电极110和源或漏电极142a可直接彼此接触；相应地，晶体管160和晶体管160可易于彼此电连接。
接着，在层间绝缘层126和128上形成导电层并选择性地蚀刻，从而形成源或漏电极142a、源或漏电极142b、引线142c、以及引线142d(见图12B)。此处，形成源或漏电极142a、引线142c、以及引线142d从而分别与栅电极110、源或漏电极130a、以及源或漏电极130b直接接触。
此处，对于被用于形成源或漏电极142a、源或漏电极142b、引线142c、以及引线142d的导电层，可使用与实施例4中所描述的类似的材料，且可参考实施例4中的描述。也可用与实施例4中所描述的方法类似的方式执行导电层的蚀刻，且可参考实施例4中的描述。
进一步，如同实施例4的情况，可在源或漏电极142a和源或漏电极142b上形成绝缘层。通过提供该绝缘层，可减少在之后形成的栅电极与源或漏电极142a和142b之间的寄生电容。
接着，形成氧化物半导体层来覆盖源或漏电极142a、源或漏电极142b、引线142c、以及引线142d，且选择性地蚀刻该氧化物半导体层，从而形成氧化物半导体层144与源或漏电极142a和源或漏电极142b相接触(见图12C)。
可使用与实施例4中描述的相类似的材料与方法形成该氧化物半导体层。因此，对于氧化物半导体层的材料和形成方法可参考实施例4。
以此方式形成的该氧化物半导体层，通过诸如使用掩模的蚀刻之类的方法被加工为岛状，从而形成岛状氧化物半导体层144。
作为氧化物半导体层的蚀刻，可采用干法蚀刻或湿法蚀刻。毋庸赘言，干法蚀刻和湿法蚀刻可组合使用。蚀刻条件(诸如蚀刻气体、蚀刻剂、蚀刻时间、以及温度)根据材料适当地设定，从而可将氧化物半导体层蚀刻成期望形状。
进一步，氧化物半导体层144优选地以类似于实施例4所描述的方式经受热处理(第一热处理)。可通过实施例4中描述的方法执行该第一热处理，且可参考实施例4。通过第一热处理来减少杂质，从而获得i-型(本征)或基本i-型氧化物半导体层144。因此，可实现具有极优秀特性的晶体管。注意，可在该氧化物半导体层被蚀刻之前或该氧化物半导体层被蚀刻处理为岛状之后执行该第一热处理。
接着，形成栅绝缘层146与氧化物半导体层144相接触(见图12C)。
可使用与实施例4中描述的相类似的材料与方法形成该栅绝缘层146。因此，对于栅绝缘层146的材料和形成方法可参考实施例4。
在栅绝缘层146形成后，优选地以实施例中所描述相类似的方式，在惰性气体气氛或氧气氛中执行第二热处理。可通过实施例4中描述的方法执行该第二热处理，且可参考实施例4。第二热处理可减少晶体管的电特性的变化。此外，在栅绝缘薄层146包括氧的情况下，氧被提供给氧化物半导体层144以补偿氧化物半导体层144中的氧不足，藉此可形成i型(本征)或基本i型的氧化物半导体层。
注意，在该实施例中是在栅绝缘层146形成后执行第二热处理；但第二热处理的时机并不特定受限于此。例如，可在栅电极形成后执行第二热处理。另外，第一热处理和第二热处理可接连着执行，第一热处理也可用作第二热处理，或第二热处理也可用作第一热处理。
接着，在栅绝缘层146上，在与氧化物半导体层144相交迭的区域中形成栅电极148a且在与源或漏电极142a相交迭的区域中形成电极148b(见图12D)。栅电极148a和电极148b可以如下方式形成：在栅绝缘层146上形成导电层并且之后选择性地蚀刻该导电层。将成为栅电极148a和电极148b的导电层可通过以溅射法为代表的PVD法或者诸如等离子体CVD法之类的CVD法来形成。细节类似于源或漏电极142a等的细节；因此，可参考其描述。
接着，以与实施例4中描述的相类似的方式，在栅绝缘层146、栅电极148a、和栅电极148b上形成层间绝缘层150和层间绝缘层152。可使用与实施例4中描述的相类似的材料与方法形成层间绝缘层150和层间绝缘层152。因此，对于层间绝缘层150和层间绝缘层152的材料和形成方法可参考实施例4
注意，优选的是形成层间绝缘层152从而具有平坦化的表面。通过形成层间绝缘层152从而具有平坦化的表面，例如，即使在半导体器件尺寸被减少的情况下，可良好地在层间绝缘层152上形成电极、引线等。可使用诸如化学机械抛光(CMP)处理之类的方法来使层间绝缘层152平坦化。
通过上述步骤，完成了包括被纯化的氧化物半导体层144的晶体管162(见图12A到12D)。也完成了电容器164。
图12D中所示的晶体管162包括氧化物半导体层144；电连接至该氧化物半导体层144的源或漏电极142a和源或漏电极142b；覆盖氧化物半导体层144、源或漏电极142a、和源或漏电极142b的栅绝缘层146；以及位于该栅绝缘层146上的栅电极148a。进一步，电容器164包括源或漏电极142a、氧化物半导体层144、覆盖源或漏电极142a的栅绝缘层146、以及位于该栅绝缘层146上的电极148b。
<半导体器件的截面示图和平面示图>
接着，将参考图23A和23B以及图24A到24D而描述根据所公开的发明的实施例的不同于图11A和11B的半导体器件的结构及其制造方法。
图23A和23B示出半导体器件的结构的示例。图23A示出半导体器件的截面，而图23B示出半导体器件的平面图。在此，图23A对应于沿图23B中的线E1-E2和线F1-F2的截面。图23A和23B中所示的半导体器件包括在下部的包含氧化物半导体之外的材料的晶体管160和在上部的包含氧化物半导体的晶体管163。图23A和23B中下部中的晶体管160的结构类似于图11A和11B中的结构，因此不再详细描述。
在图23A和23B中所示的晶体管163和在图11A和11B中所示的晶体管162中均包括氧化物半导体层144、源或漏电极142a、源或漏电极142b、栅绝缘层146、以及栅电极148a。晶体管163和晶体管162之间的差异在于氧化物半导体层144与源或漏电极142a和源或漏电极142b相接触的位置。即，在晶体管163中，氧化物半导体层144的上部与源或漏电极142a和源或漏电极142b相接触。
在图23A和23B中，通过改进在其上形成氧化物半导体层144的层间绝缘层128的平坦度，氧化物半导体层144可具有均匀厚度；因此，可改进晶体管163的特性。
在图23A和23B中所示的电容器165中和在图11A和11B中所示的电容器164中均包括源或漏电极142a、栅绝缘层146、以及电极148b。电容器165和电容器164之间的差异在于电容器165不包括氧化物半导体层144。
电容器165不包括氧化物半导体层144，藉此，在晶体管162的栅绝缘层146是使用与晶体管163的栅绝缘层146一样的材料制成且具有一样厚度的情况下，电容器165比电容器165具有更大电容。
进一步，在晶体管163和电容器165上提供层间绝缘层150，且在层间绝缘层150上提供层间绝缘层152。
<用于制造半导体器件的方法>
接着，将描述用于制造半导体器件的方法的示例。下文中，将参考图24A至24D描述在形成下部的晶体管160之后，用于制造上部的晶体管163的方法。可用类似于实施例4中所描述的方法类似的方法制造下部中的晶体管，且可参考实施例4中的描述。
首先通过实施例4中描述的方法形成下部的160晶体管，并且然后移除晶体管160在栅电极110的顶部表面上的一部分(见图24A)。通过在下部中的晶体管160上执行CMP处理来移除栅电极110的顶部表面上的晶体管160的一部分，直到栅电极110的顶部表面被暴露出来。通过CMP处理移除了位于栅电极110上的层间绝缘层126和128以及源和漏电极130a和130b的一部分。此时，通过平坦化之后在其上形成氧化物半导体层的层间绝缘层126和128以及源和漏电极130a和130b的表面，氧化物半导体层144可具有均匀厚度。
接着，在经平坦化的层间绝缘层126和128以及源和漏电极130a和130b上形成氧化物半导体层，且选择性蚀刻该氧化物半导体层，从而形成氧化物半导体层144(见图24A)。
可使用与实施例4中描述的相类似的材料与方法形成该氧化物半导体层。因此，对于氧化物半导体层的材料和形成方法可参考实施例4。
以此方式形成的该氧化物半导体层，通过诸如使用掩模的蚀刻之类的方法被加工为岛状，从而形成岛状氧化物半导体层144。对于用于处理该氧化物半导体层的方法可参考实施例4。
进一步，氧化物半导体层144优选地以类似于实施例4所描述的方式经受热处理(第一热处理)。可通过实施例4中描述的方法执行该第一热处理，且可参考实施例4。通过第一热处理来减少杂质，从而获得i-型(本征)或基本i-型氧化物半导体层144。因此，可实现具有极优秀特性的晶体管。注意，可在该氧化物半导体层被蚀刻之前或该氧化物半导体层被蚀刻处理为岛状之后执行该第一热处理。
接着，在氧化物半导体层144等上形成导电层并选择性地蚀刻，从而形成源或漏电极142a、源或漏电极142b、以及引线142c和142d(见图24B)。此处，形成源或漏电极142a、引线142c、以及引线142d从而分别与栅电极110、源或漏电极130a、以及源或漏电极130b直接接触。
此处，对于被用于形成源或漏电极142a、源或漏电极142b、引线142c、以及引线142d的导电层，可使用与实施例4中所描述的类似的材料，且可参考实施例4中的描述。也可用于实施例4中所描述的方法类似的方式执行导电层的蚀刻，且可参考实施例4中的描述。
以上述方式，通过CMP处理移除位于栅电极110上的层间绝缘层126和128来暴露出栅电极110的顶部表面，藉此栅电极110和源或漏电极142a可直接彼此接触；相应地，晶体管160和晶体管163可易于彼此电连接。
接着，形成栅绝缘层146与氧化物半导体层144相接触(见图24C)。
可使用与实施例4中描述的相类似的材料与方法形成该栅绝缘层146。因此，对于栅绝缘层146的材料和形成方法可参考实施例4。
在栅绝缘层146形成后，优选地以实施例中所描述相类似的方式，在惰性气体气氛或氧气氛中执行第二热处理。可通过实施例4中描述的方法执行该第二热处理，且可参考实施例4。第二热处理可减少晶体管的电特性的变化。此外，在栅绝缘薄层146包括氧的情况下，氧被提供给氧化物半导体层144以补偿氧化物半导体层144中的氧不足，藉此可形成i型(本征)或基本i型的氧化物半导体层。
注意，在该实施例中是在栅绝缘层146形成后执行第二热处理；但第二热处理的时机并不特定受限于此。例如，可在栅电极148a形成后执行第二热处理。另外，第一热处理和第二热处理可接连着执行，第一热处理也可用作第二热处理，或第二热处理也可用作第一热处理。
接着，在栅绝缘层146上，在与氧化物半导体层144相交迭的区域中形成栅电极148a且在与源或漏电极142a相交迭的区域中形成电极148b(见图24C)。栅电极148a和电极148b可以如下方式形成：在栅绝缘层146上形成导电层并且之后选择性地蚀刻该导电层。将成为栅电极148a和电极148b的导电层可通过以溅射法为代表的PVD法或者诸如等离子体CVD法之类的CVD法来形成。细节类似于源或漏电极142a等的细节；因此，可参考其描述。
接着，以与实施例4中描述的相类似的方式，在栅绝缘层146、栅电极148a、和栅电极148b上形成层间绝缘层150和层间绝缘层152。可使用与实施例4中描述的相类似的材料与方法形成层间绝缘层150和层间绝缘层152。因此，对于层间绝缘层150和层间绝缘层152的材料和形成方法可参考实施例4
注意，优选的是形成层间绝缘层152从而具有平坦化的表面。通过形成层间绝缘层152从而具有平坦化的表面，例如，即使在半导体器件尺寸被减少的情况下，可良好地在层间绝缘层152上形成电极、引线等。可使用诸如化学机械抛光(CMP)处理之类的方法来使层间绝缘层152平坦化。
通过上述步骤，完成了包括被纯化的氧化物半导体层144的晶体管163(见图24D)。也完成了电容器165。
图24D中所示的晶体管163包括氧化物半导体层144；电连接至该氧化物半导体层144的源和漏电极142a和142b；覆盖氧化物半导体层144、源和漏电极142a和142b的栅绝缘层146；以及位于该栅绝缘层146上的栅电极148a。进一步，图24D中所示的电容器165包括源或漏电极142a、栅绝缘层146、以及位于栅绝缘层146上的电极148b。
在这个实施例中所描述的晶体管162和晶体管163中，氧化物半导体层144被纯化且因此其氢浓度低于或等于5×1019atoms/cm3，优选地，低于或等于5×1018atoms/cm3，或更优选地，低于或等于5×1017atoms/cm3。与普通硅晶片的载流子密度(大约1×1014/cm3)相比，氧化物半导体层144的载流子密度足够低(例如，低于1×1012/cm3，更优选为低于1.45×1010/cm3)。相应地，截止态电流足够小。例如，晶体管162和晶体管163的每一个在室温下的截止态电流(此处为每微米沟道宽度的电流)低于或等于100zA/μm(1zA(zepto安培)是1×10-21A)，优选为低于或等于10zA/μm。
使用该被纯化且本征的氧化物半导体层144，可充分减少晶体管的截止态电流。此外，采用这种晶体管，可获得能以极长时间保持所存储数据的半导体器件。
本实施例中描述的结构、方法等可与其他实施例中描述的任一结构、方法等适当地组合。
(实施例6)
在本实施例中，将参考图13A和13B、图14A至14D、以及图15A至15C来描述不同于实施例4和5的、根据所公开的发明的实施例的半导体器件的结构和制造方法。
<半导体器件的截面结构和平面结构>
图13A和13B示出半导体器件的结构的示例。图13A示出半导体器件的截面，而图13B示出半导体器件的平面图。在此，图13A对应于沿图13B中的线C1-C2和线D1-D2的截面。在图13B的平面图中，省略诸如源或漏电极154和引线156之类的一些组件以避免复杂。图13A和13B中所示的半导体器件包括在下部的包含氧化物半导体之外的半导体材料的晶体管160和在上部的包含氧化物半导体的晶体管162。包括除氧化物半导体以外的材料的晶体管可容易地以高速操作。另一方面，包括氧化物半导体的晶体管归因于其特性可保持电荷达较长时间。
虽然在此两个晶体管都是n沟道晶体管，但是毋庸赘言可使用p沟道晶体管。由于所公开的发明的技术本质是在晶体管162中使用氧化物半导体从而能够存储数据，因此无需将半导体器件的具体结构限制于此处所述的结构。
图13A和13B中的半导体器件和上述实施例中所描述的半导体器件的不同在于半导体器件的平面布局。在这个实施例中，提供晶体管162和电容器164来与晶体管160相交迭。通过采用这样的平面布局，高度集成是可能的。例如，给定最小处理尺寸为F，则存储单元所占面积可以是15F2至25F2。
图13A和13B中的半导体器件与上述实施例中描述的半导体器件的不同还在于晶体管160中不设置侧壁绝缘层118。即，图13A和13B中的半导体器件不包括侧壁绝缘层。由于没有形成侧壁绝缘层，没有形成杂质区114。因此，在不设置侧壁绝缘层的情况下，与设置侧壁绝缘层118的情况相比更容易高度集成。此外，与设置侧壁绝缘层118的情况相比，可简化制造工艺。
图13A和13B中的半导体器件与上述实施例中描述的半导体器件的不同还在于晶体管160中设置了层间绝缘层125。即，图13A和13B中的半导体器件包括层间绝缘层125。通过使用包括氢的绝缘层作为层间绝缘层125，氢可被提供给晶体管，且可改进晶体管160的特性。作为层间绝缘层125，例如，给出通过等离子体CVD法形成的包括氢的氮化硅层。进一步，通过将其中氢被充分减少的绝缘层用作层间绝缘层126，可防止可不利地影响晶体管162的特性的氢被包括在晶体管162中。作为层间绝缘层126，例如，给出在通过溅射法形成的氮化硅层。当采用这种结构时，可充分地改进晶体管160和晶体管162的特性。
图13A和13B中的半导体器件与上述实施例中描述的半导体器件的不同还在于晶体管162中提供了绝缘层143a和绝缘层143b。即，图13A和13B中的半导体器件包括绝缘层143a和绝缘层143b。通过提供绝缘层143a和绝缘层143b，可减少由栅电极148a和源或漏电极142a(或栅电极148a和源或漏电极142b)形成的所谓栅极电容，并可增加晶体管162的操作速度。
进一步，图13A和13B中的半导体器件与上述实施例中描述的半导体器件的不同还在于晶体管160的源或漏电极154被提供为与引线156相接触。
注意，如同在实施例5中，源或漏电极142a直接在栅电极110上形成，藉此下部的晶体管160和上部的晶体管162彼此电连接。使用这种结构，与额外地提供电极或引线的情况相比，可增加集成度。此外，简化了制造工艺。
虽然本实施例中描述了包括所有不同的结构，但是可采用包括这些不同中的任一个的结构。
<用于制造半导体器件的方法>
接着，将描述用于制造半导体器件的方法的示例。下文中，将参考图14A至14D以及图15A至15C描述在形成下部的晶体管160之后执行的步骤以及用于制造上部的晶体管162的方法。下部的晶体管160可用类似于实施例4中所述方法的方法制造。对于细节，可参考实施例4。注意，在本实施例中形成三个层间绝缘层125、126、和128以覆盖晶体管160(参见图9G)。此外，在这个实施例中，在晶体管160的制造工艺中没有形成源或漏电极130a以及源或漏电极130b(参见图9H)；然而，为方便起见，即使其中没有形成源或漏电极130a以及源或漏电极130b的结构也被称为晶体管160。
首先通过实施例4中描述的方法形成下部的160晶体管，并且然后移除晶体管160的在栅电极110的顶部表面上的一部分。对于移除步骤，可使用诸如化学机械抛光(CMP)处理之类的抛光处理。因此，去除栅电极110的顶部表面上的层间绝缘层125、层间绝缘层126、和层间绝缘层128的部分。注意，经受抛光处理的该表面被充分地平面化，由此在稍后的步骤中可良好地形成电极、引线、绝缘层、半导体层等。
然后，在栅电极110、层间绝缘层125、层间绝缘层126和层间绝缘层128上形成导电层，且选择性地蚀刻该导电层，从而形成源或漏电极142a和源或漏电极142b(见图14A)。此处，形成源或漏电极142a来直接与栅电极110相接触。
可使用与实施例4中所描述的材料类似的材料形成用于形成源或漏电极142a和源或漏电极142b的导电层。进一步，可用类似于实施例4中所述方法的方法来蚀刻导电层。对于细节，可参考实施例4。
接着，形成绝缘层来覆盖源或漏电极142a和源或漏电极142b，并选择性蚀刻该绝缘层，从而在源或漏电极142a和源或漏电极142b上分别形成绝缘层143a和绝缘层143b(见图14B)。
通过提供绝缘层143a和绝缘层143b，可减少在之后形成的栅电极与源和漏电极142a和142b之间的寄生电容。
之后，形成氧化物半导体层144以覆盖源或漏电极142a和源或漏电极142b，并且栅绝缘层146形成在氧化物半导体层144上(参见图14C)。
可使用与实施例4中描述的相类似的材料与方法来形成氧化物半导体层144。此外，优选的是氧化物半导体层144经受热处理(第一热处理)。对于细节，可参考实施例4。
可使用与实施例4中描述的相类似的材料与方法来形成栅绝缘层146。在栅绝缘层146形成后，优选地在惰性气体气氛或氧气氛中执行热处理(第二热处理)。对于细节，可参考实施例4。
接着，在栅绝缘层146上，在与晶体管162的用作沟道形成区的区域相交迭的区域中形成栅电极148a，并且在与源或漏电极142a相交迭的区域中形成电极148b(见图14D)。
栅电极148a和电极148b可以如下方式形成：在栅绝缘层146上形成导电层并且之后选择性地蚀刻该导电层。将成为栅电极148a和电极148b的导电层可通过以溅射法为代表的PVD法或者诸如等离子体CVD法之类的CVD法来形成。细节类似于源或漏电极142a等的细节；因此，可参考其描述。
接着，在栅绝缘层146、栅电极148a、和电极148b上，形成层间绝缘层150和层间绝缘层152(见图15A)。可使用与实施例4中描述的材料与方法形成层间绝缘层150和层间绝缘层152。对于细节，可参考实施例4。
注意，优选的是形成层间绝缘层152从而具有平坦化的表面。通过形成层间绝缘层152从而具有平坦化的表面，例如，即使在半导体器件尺寸被减少的情况下，可良好地在层间绝缘层152上形成电极、引线等。可使用诸如化学机械抛光(CMP)处理之类的方法来使层间绝缘层152平坦化。
此后，选择性蚀刻层间绝缘层125、层间绝缘层126、层间绝缘层128、氧化物半导体层144、栅绝缘层146、层间绝缘层150、和层间绝缘层152，从而形成到达晶体管160的金属化合物区124的开口(见图15B)。干法蚀刻或湿法蚀刻可被用作该蚀刻；在微制造方面优选的是使用干法蚀刻。
形成源或漏电极154以嵌入开口中。然后，形成引线156以连接到源或漏电极154(参见图15C)。
源或漏电极154可用例如以下方式形成：在包括开口的区域中通过PVD法、CVD法等形成导电层、并且随后通过蚀刻处理、CMP处理等来去除导电层的一部分。具体地，有可能采用例如其中在包括开口的区域中通过PVD法形成钛薄膜，通过CVD法形成氮化钛薄膜、并且随后形成钨膜以嵌入开口中的方法。此处，通过PVD法形成的钛膜具有减少在其上形成钛膜的表面上形成的氧化物膜(诸如自然氧化物膜)的功能，藉此降低与下电极等(此处，金属化合物区124)的接触电阻。在形成钛膜之后形成的氮化钛膜具有防止导电材料扩散的阻挡功能。在形成钛、氮化钛等的阻挡膜之后，可通过电镀法形成铜膜。
引线156可以如下方式形成：导电层形成为与源或漏电极154接触，并且随后选择性地蚀刻该导电层。该导电层可通过以溅射法为代表的PVD法，或诸如等离子体CVD法之类的CVD法来形成。细节类似于源或漏电极142a等的细节。
通过上述步骤，完成包括晶体管160、晶体管162和电容器164的半导体器件。
在本实施例中描述的半导体器件中，例如晶体管162和电容器164与晶体管160相交迭，晶体管160不包括侧壁绝缘层，且源或漏电极142a直接形成在栅电极110上；相应地，高度集成是可能的。进一步，简化了制造工艺。
进一步，在本实施例中描述的半导体器件中，含氢的绝缘层和其中氢被充分减少的绝缘层分别用作层间绝缘层125和层间绝缘层126；因此，改进了晶体管160和162的特性。归因于绝缘层143a和绝缘层143b，减小所谓的栅极电容，并且因此增加了晶体管162的操作速度。
本实施例中描述的以上特征使得提供具有及其优异特性的半导体器件成为可能。
本实施例中描述的结构、方法等可与其他实施例中描述的任一结构、方法等适当地组合。
(实施例7)
在这个实施例中，将参考图16A到16F而描述其中将上述实施例中任一所描述的半导体器件应用至电子设备的情况。在本实施例中，描述了其中将上述半导体器件应用到诸如计算机、移动电话(也称为蜂窝电话或移动电话设备)、便携式信息终端(包括便携式游戏机、音频再现设备等)、数码相机、数码摄像机、电子纸、或电视机(也称为电视或电视接收机)之类的电子设备的情况。
图16A示出了膝上型计算机，它包括外壳701、外壳702、显示部分703、键盘704等。在上述实施例中的任一中所描述的半导体器件被提供在外壳701和外壳702中。因此，膝上型计算机可高速执行写入与读取，存储数据达较长时间，且具有足够低的功耗。
图16B示出便携式信息终端(个人数字助理(PDA))。主体711被提供有显示部分713、外部接口715、操作键714等。进一步，还提供用于操作便携式信息终端的触笔712等。在上述实施例中的任一中所描述的半导体器件被提供在主体711中。因此，便该便携式信息终端可高速执行写入与读取，存储数据达较长时间，且具有足够低的功耗。
图16C示出安装电子纸的电子书阅读器。电子书阅读器包括两个外壳，外壳721和外壳723。外壳721和外壳723分别配备有显示部分725和显示部分727。外壳721和外壳723通过铰链737连接，且可以该铰链737作为轴被打开和闭合。进一步，外壳721被提供有电源开关731、操作键733、扬声器735等。外壳721和723中的至少一个被提供有上述实施例中的任一所描述的半导体器件。因此，便电子书阅读器可高速执行写入与读取，存储数据达较长时间，且具有足够低的功耗。
图16D示出了移动电话，它包括两个外壳－外壳740和外壳741。进一步，处于其被研制为如图16D所示的状态中的外壳740和外壳741可通过滑动而变化，从而一个重叠在另一个上；因此，移动电话的尺寸可减小，这使得移动电话适于携带。外壳741被提供有显示面板742、扬声器743、话筒744、操作键745、指向装置746、摄像头透镜747、外部连接端子748等。外壳740被提供有用于对移动电话充电的太阳能电池749、外部存储器槽750等。进一步，在外壳741中结合有天线。外壳740和741中的至少一个被提供有上述实施例中的任一所描述的半导体器件。因此，该移动电话可高速执行写入与读取，存储数据达较长时间，且具有足够低的功耗。
图16E示出了数码相机，其包括主体761，显示部分767、目镜763、操作开关764、显示部分765、电池766等。在上述实施例中的任一中所描述的半导体器件被提供在主体761中。因此，该数码相机可高速执行写入与读取，存储数据达较长时间，且具有足够低的功耗。
图16F示出了电视机，其包括外壳771、显示部分773、支架775等。该电视机可由外壳771的开关或遥控器780所操作。在上述实施例中的任一中所描述的半导体器件被提供用于外壳771和遥控器780中。因此，该电视机可高速执行写入与读取，存储数据达较长时间，且具有足够低的功耗。
因此，可为该实施例中描述的电子设备而提供根据上述实施例中的任一的半导体器件。相应地，可实现具有低功耗的电子设备。
[示例1]
测试根据所公开的发明的实施例的半导体器件可重写数据的次数。在本示例中，将参考图17描述测试结果。
用于测试的半导体器件是具有图1A-1中的电路构造的半导体器件。在此，氧化物半导体用于对应于晶体管162的晶体管，并且电容值为0.33pF的电容器用作对应于电容器164的电容器。
通过比较初始存储窗口宽度以及存储和写入数据被重复预定次数之后的存储窗口宽度来执行测试。通过施加0V或5V到对应于图1A-1中的第三引线的引线，并施加0V或5V到对应于图1A-1中的第四引线的引线来存储和写入数据。当对应于第四引线的引线的电位为0V时，对应于晶体管162的晶体管(写入晶体管)截止；因此，供应至节点FG的电位被保持。当对应于第四引线的引线的电位为5V时，对应于晶体管162的晶体管导通；因此，对应于第三引线的引线的电位供应至节点FG。
存储窗口宽度是存储器件的特性的指标之一。此处，存储窗口宽度表示不同存储状态之间的曲线(Vcg-Id曲线)中的偏移量ΔVcg，其示出对应于第五引线的引线的电位Vcg与对应于晶体管160的晶体管(读取晶体管)的漏电流Id之间的关系。不同存储状态表示0V施加到节点FG的状态(下文中称为Low(低)状态)和5V施加到节点FG的状态(下文中称为High(高)状态)。即，可通过来扫描Low状态和High状态中的电位Vcg来检查存储窗口宽度。
图17示出初始存储窗口宽度和写入被执行1×109次之后的存储窗口宽度的测试结果。注意，在图17中，水平轴示出Vcg(V)，而垂直轴示出Id(A)。根据图17，在数据被写入1×109次之后的存储窗口宽度没有变化，这意味着至少在这个时间段中该半导体器件没有劣化。
如上所述，在根据所公开的发明的实施例的半导体器件中，即使在存储和写入数据1×109次之后特性也不改变，并且非常耐重写。即，可以说，根据所公开的发明的实施例，可实现显著可靠的半导体器件。
[示例2]
在本示例中，将描述通过测量包括纯化的氧化物半导体的晶体管的截止态电流获得的结果。
在这个示例中，根据实施例4而形成包括纯化的氧化物半导体的晶体管。首先，考虑到包括纯化的氧化物半导体的晶体管的非常小的截止态电流，制备具有足够宽的1m的沟道宽度W的晶体管，并且测量截止态电流。图18示出通过测量沟道宽度W为1m的晶体管的截止态电流获得的结果。在图18中，水平轴示出栅电压VG，而垂直轴示出漏电流ID。在漏电压VD为+1V或+10V且栅电压VG为-5V到-20V的情况下，发现晶体管的截止态电流小于或等于1×10-13A，这是检测极限。另外，发现晶体管的截止电流密度低于或等于1aA/μm(1×10-18A/μm)。
接着将描述通过更准确地测量包括纯化的氧化物半导体的薄膜晶体管的截止态电流获得的结果。如上所述，发现包括纯化的氧化物半导体的晶体管的截止态电流小于或等于1×10-13A，这是测量仪器的检测极限。在此，将描述使用用于特性评估的元件，测量更准确的截止态电流(小于或等于上述测量中测量仪器的检测极限的值)获得的结果。
首先，将参考图19而描述被用在用于测量电流的方法中的特性评估的元件。
在图19中的用于特性评估的元件中，三个测量系统800并联。测量系统800包括电容器802、晶体管804、晶体管805、晶体管806、以及晶体管808。根据实施例4而制造的晶体管被用作晶体管804和808中的每一个。
在测量系统800中，晶体管804的源极端子和漏极端子中的一个、电容器802的一个端子、以及晶体管805的源极端子和漏极端子中的一个连接到电源(用于供应V2)。晶体管804的源极端子和漏极端子中的另一个、晶体管808的源极端子和漏极端子中的一个、电容器802的另一个端子、以及晶体管805的栅极端子彼此连接。晶体管808的源极端子和漏极端子中的另一个、晶体管806的源极端子和漏极端子中的一个、以及晶体管806的栅极端子连接到电源(用于供应V1)。晶体管805的源极端子和漏极端子中的另一个、以及晶体管806的源极端子和漏极端子中的另一个，各自电连接至Vout输出端子。
用于控制晶体管804的导通状态和截止状态的电位Vext_b2供应至晶体管804的栅极端子。用于控制晶体管808的导通状态和截止状态的电位Vext_b1供应至晶体管808的栅极端子。电位Vout从输出端子输出。
接着，将描述使用测量系统来测量电流的方法。
首先，将概述其中施加电位差以测量截止态电流的初始化周期。在初始化周期，用于使晶体管808导通的电位Vext_b1输入至晶体管808的栅极端子，而电位V1供应至节点A，节点A是连接到晶体管804的源极端子和漏极端子中的另一个的节点(即，连接到晶体管808的源极端子和漏极端子中的一个、电容器802的端子中的另一个、以及晶体管805的栅极端子的节点)。在此，电位V1例如是高电位。晶体管804截止。
之后，用于使晶体管808截止的电位Vext_b1输入到晶体管808的栅极端子，从而晶体管808截止。在晶体管808截止之后，将电位V1设为低。晶体管804仍然截止。电位V2是与电位V1相同的电位。因此，完成初始化周期。在完成初始化周期的状态下，在节点A与晶体管804的源极端子和漏极端子中的一个之间生成电位差，并且同样，在节点A与晶体管808的源极端子和漏极端子中的另一个之间生成电位差。由此，电荷通过晶体管804和晶体管808轻微流动。换言之，生成截止态电流。
接着，将概述截止态电流的测量周期。在测量周期，晶体管804的源极端子和漏极端子中的一个的电位(即，电位V2)以及晶体管808的源极端子和漏极端子中的另一个的电位(即，电位V1)被设为低且固定。另一方面，在测量周期中，节点A的电位不固定(节点A为浮动状态)。相应地，电荷流动通过晶体管804，并且节点A处保持的电荷量随时间改变。进一步，随着节点A处保持的电荷量改变，节点A的电位变化。也就是说，输出端子的输出电位Vout也变化。
图20示出其中产生电位差的初始化周期中以及之后的测量周期中的电位之间的关系的细节(时序图)。
在初始化周期中，首先，将电位Vext_b2设为使晶体管804导通的电位(高电位)。因此，节点A的电位变成V2，即低电位(VSS)。此后，将电位Vext_b2设为晶体管804被截止的电位(低电位)，藉此晶体管804截止。然后，将电位Vext_b1设为使晶体管808导通的电位(高电位)。因此，节点A的电位变成V1，即高电位(VDD)。之后，将电位Vext_b1设为使晶体管808截止的电位。相应地，节点A成为浮动栅，并且初始化周期完成。
在之后的测量周期中，将电位V1和电位V2各自设为使电荷流向节点A或者从节点A流出的电位。在此，电位V1和电位V2为低电位(VSS)。注意，在测量输出电位Vout时，必须操作输出电路；因此，在某些情况下将V1临时设为高电位(VDD)。将其中V1为高电位(VDD)的周期设为较短，从而不影响测量。
当以如上所述方式产生电位差以开始测量周期时，节点A处保持的电荷量随时间改变，并且相应地，节点A的电位变化。这意味着晶体管805的栅极端子的电位变化，并且因此输出端子的输出电位Vout也随时间流逝而变化。
以下将描述基于所获得的输出电位Vout计算截止态电流的方法。
在计算截止态电流之前，事先获得节点A的电位VA和输出电位Vout之间的关系。因此，可基于输出电位Vout获得节点A的电位VA。根据上述关系，节点A的电位VA可用以下等式表示为输出电位Vout的函数。
[方程式1]
VA＝F(Vout)
使用节点A的电位VA、连接至节点A的电容CA、以及常数(const)通过以下等式来表达节点A的电荷QA。在此，连接至节点A的电容CA是电容器802的电容与其它电容之和。
[方程式2]
QA＝CAVA+const
由于通过相对于时间对流向节点A的电荷求微分来获得节点A的电流IA，因此节点A的电流IA用以下等式表示。
[方程式3]
I A &equiv; &Delta;Q A &Delta; t = C A &CenterDot; &Delta; F ( V o u t ) &Delta; t
因此，可基于连接到节点A的电容CA和输出端子的输出电位Vout来获得节点A的电流IA。
通过上述方法，可计算在截止的晶体管的源极和漏极之间流动的漏电流(截止态电流)。
在这个示例中，使用纯化的氧化物半导体制造晶体管804和晶体管808。晶体管的沟道长度(L)与沟道宽度(W)的比值是L/W＝1/5。在并联设置的测量系统800中，电容器802的相应电容值为100fF、1pF、和3pF。
注意，假设满足VDD＝5V和VSS＝0V，执行根据本示例的测量。在测量周期中，电位V1基本上设为VSS，并且只在每10至300秒中的100毫秒的周期中设为VDD，并且测量Vout。此外，在计算电流I流过元件时所用的Δt为约30,000秒。
图21示出电流测量中输出电位Vout和流逝时间Time之间的关系。根据图21，电位随时间经过而变化。
图22示出以上述电流测量为基础计算的截止态电流。注意，图22示出源-漏电压V和截止态电流I之间的关系。根据图22，在源-漏电压为4V的条件下，截止态电流为约40zA/μm。当源-漏电压为3.1V时，截止态电流小于或等于10zA/μm。注意，1zA等于10-21A。
根据本示例，可确认，在包括纯化氧化物半导体的晶体管中截止态电流足够小。
本申请基于2009年12月28日向日本专利局提交的日本专利申请号2009-298891、2010年1月15日向日本专利局提交的日本专利申请号2010-007488、以及2010年1月15日向日本专利局提交的日本专利申请号2010-160954，这些申请的全部内容通过引用结合于此。

Claims (20)

1.一种半导体器件，包括：
包括第一栅电极、第一源电极和第一漏电极的第一晶体管；
包括第二栅电极、第二源电极和第二漏电极的第二晶体管；以及
包括一对电极的电容器，
其中，所述第一栅电极、所述第二源电极和所述第二漏电极中的一个、以及所述电容器的一个电极彼此电连接，
其中，所述电容器的另一个电极电连接至第一驱动器电路，
其中，所述第二栅电极电连接至第二驱动器电路，
其中，所述第二源电极和所述第二漏电极中的另一个电连接至第三驱动器电路，
其中，所述第一源电极和所述第一漏电极中的一个电连接至第四驱动器电路，且
其中，所述第二晶体管包括氧化物半导体层。
2.如权利要求1所述的半导体器件，其特征在于，
所述第一晶体管包括与所述第一栅电极重叠的沟道形成区，且
其中，所述沟道形成区包括硅。
3.如权利要求2所述的半导体器件，其特征在于，所述沟道形成区设于硅衬底中。
4.如权利要求1所述的半导体器件，其特征在于，
所述第一晶体管包括沟道形成区和金属化合物区，
其中，所述沟道形成区与所述第一栅电极重叠，且
其中，所述沟道形成区设于所述金属化合物区之间。
5.如权利要求1所述的半导体器件，其特征在于，所述氧化物半导体层包括铟、镓和锌。
6.如权利要求1所述的半导体器件，其特征在于，所述第二栅电极设于所述氧化物半导体层上。
7.如权利要求1所述的半导体器件，其特征在于，所述第二源电极和所述第二漏电极与所述氧化物半导体层的上表面接触。
8.如权利要求1所述的半导体器件，其特征在于，所述第二源电极和所述第二漏电极与所述氧化物半导体层的下表面接触。
9.如权利要求1所述的半导体器件，其特征在于，进一步包括绝缘层，该绝缘层在所述第二源电极与所述氧化物半导体层之间。
10.一种电子设备，包括如权利要求1所述的半导体器件，其特征在于，所述电子设备是选自以下组中的一个电子设备：计算机、移动电话、便携式信息终端、数码相机、数码摄像机、电子纸和电视设备。
11.一种半导体器件，包括：
包括第一栅电极、第一源电极和第一漏电极的第一晶体管；以及
包括第二栅电极、第二源电极和第二漏电极的第二晶体管，
其中，所述第一栅电极与所述第二源电极和所述第二漏电极中的一个彼此电连接，
其中，所述第一栅电极电连接至第一驱动器电路，
其中，所述第二栅电极电连接至第二驱动器电路，
其中，所述第二源电极和所述第二漏电极中的另一个电连接至第三驱动器电路，
其中，所述第一源电极和所述第一漏电极中的一个电连接至第四驱动器电路，且
其中，所述第二晶体管包括氧化物半导体层。
12.如权利要求11所述的半导体器件，其特征在于，
所述第一晶体管包括与所述第一栅电极重叠的沟道形成区，且
其中，所述沟道形成区包括硅。
13.如权利要求12所述的半导体器件，其特征在于，所述沟道形成区设于硅衬底中。
14.如权利要求11所述的半导体器件，其特征在于，
所述第一晶体管包括沟道形成区和金属化合物区，
其中，所述沟道形成区与所述第一栅电极重叠，且
其中，所述沟道形成区设于所述金属化合物区之间。
15.如权利要求11所述的半导体器件，其特征在于，所述氧化物半导体层包括铟、镓和锌。
16.如权利要求11所述的半导体器件，其特征在于，所述第二栅电极设于所述氧化物半导体层上。
17.如权利要求11所述的半导体器件，其特征在于，所述第二源电极和所述第二漏电极与所述氧化物半导体层的上表面接触。
18.如权利要求11所述的半导体器件，其特征在于，所述第二源电极和所述第二漏电极与所述氧化物半导体层的下表面接触。
19.如权利要求11所述的半导体器件，其特征在于，进一步包括绝缘层，该绝缘层在所述第二源电极与所述氧化物半导体层之间。
20.一种电子设备，包括如权利要求11所述的半导体器件，其特征在于，所述电子设备是选自以下组中的一个电子设备：计算机、移动电话、便携式信息终端、数码相机、数码摄像机、电子纸和电视设备。
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