CN110634907A - 具有局限单元的三维存储器和制造集成电路的方法 - Google Patents

具有局限单元的三维存储器和制造集成电路的方法 Download PDF

Info

Publication number
CN110634907A
CN110634907A CN201811009648.XA CN201811009648A CN110634907A CN 110634907 A CN110634907 A CN 110634907A CN 201811009648 A CN201811009648 A CN 201811009648A CN 110634907 A CN110634907 A CN 110634907A
Authority
CN
China
Prior art keywords
cross
conductors
memory
point
surface active
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201811009648.XA
Other languages
English (en)
Inventor
赖二琨
龙翔澜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Macronix International Co Ltd
Original Assignee
Macronix International Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Macronix International Co Ltd filed Critical Macronix International Co Ltd
Publication of CN110634907A publication Critical patent/CN110634907A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/82—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays the switching components having a common active material layer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/828—Current flow limiting means within the switching material region, e.g. constrictions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/74—Array wherein each memory cell has more than one access device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/76—Array using an access device for each cell which being not a transistor and not a diode

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开了一种具有局限单元的三维存储器和制造集成电路的方法，多个存储单元于一交叉点阵列中，在交叉点阵列中的存储单元叠层包括串联的一开关元件、一导电势垒层、及一局限单元结构，且具有多个侧边于对应的交叉点的交叉点区域内对准。局限单元结构包括多个表面活性间隔物位于交叉点区域中，且这些表面活性间隔物具有多个外侧表面位于叠层的一对相对侧边上，以及可编程电阻存储材料的一主体局限于此些表面活性间隔物的多个内侧表面之间。此些存储单元可操作如一三维阵列中的多阶存储单元。

Description

具有局限单元的三维存储器和制造集成电路的方法
技术领域
文中所述的技术有关于集成电路存储器技术，包括于三维交叉点结构(3D cross-point architectures)中使用可编程电阻存储材料包括相变化材料的技术，以及制造此些元件的方法。
背景技术
许多使用相变化材料及其他可编程电阻材料的三维(three dimensional，3D)存储器技术已经提出，以改进数据储存密度和降低成本。例如，Li等人发表于2004年9月的IEEE Transactions on Device and Materials Reliability第4卷第3期的「Evaluationof SiO2 Antifuse in a 3D-OTP Memory」，描述如存储单元排列的一多晶硅二极管及一抗熔丝(antifuse)。Sasago等人发表于2009年超大规模集成电路研讨会科技论文文摘(Symposium on VLSI Technology Digest of Technical Papers)第24-25页的「Cross-Point Phase Change Memory with 4F2 Cell Size Driven by Low-Contact-Resistivity Poly-Si Diode」，描述如存储单元排列的多晶硅二极管以及相变化元件(phase change element)。Kau等人发表于2009年国际电子元件会议(IEDM)09-617，第27.1.1至27.1.4页的「A Stackable Cross Point Phase Change Memory」，描述一种存储器柱(memory post)，此存储器柱包括具有相变化元件而作为存取装置(access device)的双向阈值开关(ovonic threshold switch，OTS)。再者，见2003年6月17日公告的美国专利编号第6,579,760号的「SELF-ALIGNED，PROGRAMMABLE PHASE CHANGE MEMORY」。
数据保存(retention)及耐久性(endurance)限制可能会限制某些技术的成功，特别是在高密度配置中。
改进可编程电阻存储器的数据储存密度的另一种方式包括了提出可以于一个存储单元中可靠地储存超过1个位的结构，其称的为多阶存储单元(multi-level cells)。请见，例如，Kim等人发表于2013年九月国际电子元件会议(IEDM)13-762的「A Phase ChangeMemory Cell with Metallic Surfactant Layer as a Resistance Drift Stabilizer」。
因此，提供一种可更容易制造用于高密度结构的存储器结构，此存储器结构可适用于多阶存储单元的实施并且可以满足数据保存和耐久性要求是有需要的。
发明内容
在此处所述的多个实施例中，于一交叉点构造中的多个存储单元叠层具有多个尺寸及包括一开关或操纵(steering)装置。此些尺寸由字线及位线的交叉点区域所定义。开关或操纵装置例如是双向阈值开关(ovonic threshold switch)，一局限单元结构串联，局限单元结构包括例如是相变化材料的可编程电阻材料的一主体，以及并联的表面活性间隔物(surfactant spacers)。
本技术的一方面包括一交叉点存储器(cross-point memory)，具有于一第一图案化层中的多个第一导体(first conductors)及于一第二图案化层中的多个第二导体(second conductors)；以及多个存储单元叠层的一阵列，设置于第一导体及第二导体之间。于阵列中的各存储单元叠层包括一开关，电性串联于包括可编程电阻材料的主体的一局限单元结构(a confined cell structure)，以及电性并联的多个表面活性间隔物(surfactant spacers)，其中可编程电阻材料例如是相变化材料(phase changematerial)。存储单元叠层包括串联的一开关元件(a switch element)、一导电势垒层(aconductive barrier layer)、及一局限单元结构，且具有多个侧边于对应的交叉点的交叉点区域内对准(aligned)。局限单元结构包括多个表面活性间隔物位于交叉点区域中，且此些表面活性间隔物具有多个外侧表面(outside surfaces)位于叠层的一对相对侧边上(apair of opposing sides of the stack)，以及可编程电阻存储材料的一主体(a body ofprogrammable resistance memory material)局限于此些表面活性间隔物的多个内侧表面(inside surfaces)之间。
在一些实施例中，间隔物具有一上表面，且可编程电阻存储材料的主体在对应的交叉点处，以与间隔物的上表面共平面的上表面而接触第二导体，且可编程电阻存储材料的主体于局限单元结构中形成一柱体(a pillar in the confined cell structure)。
再者，亦叙述一三维存储器元件，例如一集成电路或多芯片模块，包括一存储器结构，包括于第一方向中延伸的第一导体层，与于第二方向中延伸的第二导体层交替设置，以及多个存储单元阵列设置为多个阶层。多个阶层中各阶层的存储单元设置于第一导体及第二导体之间的交叉点中。于阵列的一对应的交叉点中的各存储单元包括一存储单元叠层、存储单元叠层串联的一开关(switch)和可编程电阻存储材料的一主体(a body ofprogrammable resistance memory material)。在此元件中，周边电路耦接至包括逻辑的存储器结构，以对至少部分的存储单元阵列中的每个存储单元的多个位进行编程和读取。再者，存储单元叠层可包括如上述的一局限单元结构。
本技术的另一方面为一种制造一集成电路的方法，集成电路包括如上所述的一存储器。
此处所述的本技术的其他特征、方面及优点可参照下方提供的附图、详细说明及权利要求了解。为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附附图详细说明如下：
附图说明
图1绘示于一交叉点阵列中具有一局限存储元件的一存储单元的实施例的立体示意图。
图1A是如图1图所示的一存储单元叠层的电路示意图。
图2-4绘示一3D交叉点存储器的工艺流程的一示例的多个阶段的立体示意图。
图5A-5B绘示在示例工艺的下一阶段中X-Y平面的布局和X-Z剖面的剖面图。
图6A-6B绘示在示例工艺的下一阶段中X-Y平面的布局和X-Z剖面的剖面图。
图7A-7B绘示在示例工艺的下一阶段中X-Y平面的布局和X-Z剖面的剖面图。
图8A-8D绘示在示例工艺的下一阶段中X-Y平面的布局、Y-Z剖面和第一、第二X-Z剖面的剖面图。
图9A-9D绘示在示例工艺的下一阶段中X-Y平面的布局、Y-Z剖面和第一、第二X-Z剖面的剖面图。
图10A-10D绘示在示例工艺的下一阶段中X-Y平面的布局、Y-Z剖面和第一、第二X-Z剖面的剖面图。
图11A-11D绘示在示例工艺的下一阶段中X-Y平面的布局、Y-Z剖面和第一、第二X-Z剖面的剖面图。
图12A-12D绘示在示例工艺的下一阶段中X-Y平面的布局、Y-Z剖面和第一、第二X-Z剖面的剖面图。
图13A-13D绘示在示例工艺的下一阶段中X-Y平面的布局、Y-Z剖面和第一、第二X-Z剖面的剖面图。
图14A-14E绘示在示例工艺的下一阶段中次元件的X-Y平面的布局、第一Y-Z剖面、第一X-Z剖面、第二Y-Z剖面和第二X-Z剖面的剖面图。
图15A-15E绘示在示例工艺的下一阶段中次元件的X-Y平面的布局、第一Y-Z剖面、第一X-Z剖面、第二Y-Z剖面和第二X-Z剖面的剖面图。
图16绘示如此处所述的具有一3D存储器阵列的一集成电路的方块图，3D存储器阵列具有自对准3D存储器，自对准3D存储器具有局限的存储单元。
【符号说明】
111、50、1201：第一导体
112、51、1222：第二导体
113：双向阈值开关层
114：扩散势垒层
115、116、1241、1242、2216、2217、2241、2242：表面活性间隔物
117、53、1281、2280、2281：主体
117A、117B：接面
120：局限材料层
52：开关
54：电阻
200：底层
201：第一导体层
202：开关层
203：导电势垒层
204：硬屏蔽层
208、235、252：绝缘填充物材料
210、211：侧壁
212、213：侧边
228：薄膜
228a、228b、251：薄膜衬垫
229、230、261、262：局限衬垫
240：凹槽
250、435、436、437：沟道
430、431、432、433、1202、1203、1204、1280、1223、1224、1225、
1248：线
1216、1217：间隔物线
1247：第三导体
2202、2203、2223、2224：元件
3200：三维存储器阵列
3201：平面及列译码器
3202：字线
3203：行译码器
3204：位线
3205、3207：总线
3206：方块
3208：偏压配置供应电压
3209：控制电路
3211：数据输入线
3215：数据输出线
3250：集成电路
W1、W2：宽度
具体实施方式
可编程电阻存储器元件及制造此些元件的方法的多个实施例的详细说明参照图1-16。
图1绘示使用于一交叉点阵列(cross-point array)中的相变化存储单元的立体示意图。第一导体111可配置成位线以连接至感测放大器，第二导体112可配置成字线以连接至译码的电压驱动器。一存储单元叠层(memory cell stack)设置于第一导体111及第二导体112之间且包括一开关(switch)，开关与相变化材料的主体117(a body of phasechange material)串联。开关包括一双向阈值开关层(an ovonic threshold switchinglayer)113及一扩散势垒层(diffusion barrier)114。叠层具有一第一端(于附图中的上端)以及一第二端(于附图中的下端)，第一端包括相变化材料的主体117与第二导体112接触以用于电流连接于第二导体112，第二端包括开关层113与第一导体111接触用于电流连接于第一导体111。相变化材料的主体117局限于表面活性间隔物115、116之间，其提供具有一稳定电阻的一并联电流路径(parallel current path)。
于另一例子中，开关及相变化材料倒置，使得相变化材料接触第一导体101，及开关层103接触第二导体102。
存储单元叠层包括串联的一开关元件(switch element)包括双向阈值开关材料层113、一导电势垒层(conductive barrier layer)包括势垒材料层114、以及一存储单元(memory cell)。
存储单元包括多个表面活性间隔物(surfactant spacers)115、116具有多个内侧表面(inside surfaces)和多个外侧表面(outside surfaces)。表面活性间隔物115、116位于交叉点区域(cross-point area)中且其外侧表面对准于存储单元叠层的第一对相对侧边(a first pair of opposing sides of the memory cell stack)(如图中所示的左侧边和右侧边)，其内侧表面则与可编程电阻存储材料的一主体(a body of programmableresistance memory material)接触且局限于间隔物的内侧表面之间。
表面活性间隔物(例如115或116)优选地可具有低于可编程电阻材料的最高电阻相(highest resistance phase)的电阻率，其为相变化材料的复位非晶相(resetamorphous phase of phase change material)；但电阻率高于可编程电阻材料的较低电阻相(lower resistance phase)或相位，其就是或者包括相变化材料的设定结晶相(setcrystalline phase of phase change material)。可编程电阻材料的主体与表面活性间隔物的表面形成欧姆接触，使得它在下方的电阻率相部分材料和导电势垒层114之间，或是在下方的电阻率相部分材料和第二导体之间，有如一旁路电阻(bypass resistor)的作用。此旁路电阻具有一变化电阻，其电阻随旁路长度、以及表面活性间隔物与可编程电阻材料的旁路部分的相对电阻而变化。
据此，存储单元的电阻随着较高电阻相和较低电阻相的大小而变化，因为在它们之间的接触区域中绕过较高的电阻相。由于通过间隔物的旁路，非晶相的实际电阻率可能偏移，而在控制存储单元的电阻方面并不那么关键。这可以导致间隔物有更稳定的电阻率，从而改善存储单元的实际电阻随着时间的一致性(uniformity over time of the actualresistance of the cell)。
表面活性间隔物115和116与相变化材料的主体117提供了可编程电阻材料的一局限元件(a confined element of programmable resistance material)，此局限元件具有与势垒层114接触的一接面(an area of contact)117A，且在对应的交叉点处此接面实质上小于存储单元叠层的交叉点区域(cross-point area)。于此实施例中，表面活性间隔物115、116包括金属氮化物(metal nitride)，例如氮化钛(titanium nitride，TiN)、氮化钽(tantalum nitride，TaN)。具有足够电阻率的其他导电材料以提供如上述表面活性间隔物的功能亦可。具有足够电阻率以作为表面活性间隔物的一些材料包括，氮化钨(tungstennitride，WN)、氮化钼(molybdenum nitride，MoN)、氮化硅钛(titanium silicon nitride，TiSiN)、氮化铝钛(titanium aluminum nitride，TiAlN)。除了金属氮化物之外，导电材料，例如是碳化钛(titanium carbide，TiC)、碳化钨(tungsten carbide，WC)、石墨(graphite，C)、其他碳形式、硅化钛(titanium silicide，TiSix)、硅化钴(cobalt silicide，CoSix)、硅化镍(nickel silicide，NiSix)、硅化钽(tantalum silicide，TaSix)、硅化铂(platinumsilicide，PtSix)、硅化钨(tungsten silicide，WSix)和钨化钛(titanium tungsten，TiW)亦可使用。
于其他实施例中，另外的一个或一对表面活性间隔物可形成于前侧边和后侧边，以进一步减少相变化材料的局限主体在存储单元叠层中对准的体积。
相变化材料可包括硫属化合物类的材料(chalcogenide-based materials)，例如GaxSbyTez、GexSbyTez、GawGexSbyTez、GewGexSbyTez、AgwInxSbyTez、SnwGexSbyTez、SewGexSbyTez及SwGexSbyTez。相变化材料包括一第一元素例如碲(tellurium，Te)，以及一第二元素例如锑(antimony，Sb)。相变化材料可具有添加物，例如为氮、硅、氧、氧化硅和氮化硅。于一实施例中，相变化材料为GexSbyTez，具有氧化硅添加物，第一元素为碲及第二元件为锑。
开关层113可包括选择用以作为双向阈值开关的操作的一种硫属化合物组合，且可包括一或多种元素，选自于包括砷(As)、碲(Te)、锑(Sb)、硒(Se)、锗(Ge)、硅(Si)、氧(O)及氮(N)的群组。于一示例中，开关层113可具有约10nm至约40nm的一厚度，优选地约为30nm。Czubatyj等人于2012年发表于Electronic Materials Letters第8卷第2期第157-167页的「Thin-Film Ovonic Threshold Switch：Its Operation and Application inModern Integrated Circuits」描述了薄膜OTS的应用及电子特性。于其他实施例中，可使用其他电流操纵装置，包括二极管、晶体管、穿隧介电层等。
扩散势垒层114包括一种材料或数种材料的组合，选择以在开关层113及相变化材料之间提供适当的附着力，及阻挡不纯物从柱进入开关的移动且反的亦然。扩散势垒层114可包括具有约3nm至约30nm的厚度的导电材料，优选地约为5nm的厚度，以形成一导电势垒层(conductive barrier layer)。用于扩散势垒层114的适合材料可包括金属氮化物，例如氮化钛(titanium nitride，TiN)、氮化钽(tantalum nitride，TaN)、氮化钨(tungstennitride，WN)、氮化钼(molybdenum nitride，MoN)、氮化硅钛(titanium silicon nitride，TiSiN)、氮化铝钛(titanium aluminum nitride，TiAlN)。除了金属氮化物之外，导电材料例如是碳化钛(titanium carbide，TiC)、碳化钨(tungsten carbide，WC)、石墨(graphite，C)、钛(Ti)、钼(Mo)、钽(Ta)、硅化钛(titanium silicide，TiSi)、硅化铂(platinumsilicide，PtSi)、硅化钽(tantalum silicide，TaSi)、及钨化钛(titanium tungsten，TiW)，亦可使用于扩散势垒层114。
选择用于第一导体111及第二导体112的材料可包括多种金属、类似金属的材料、以及掺杂的半导体、与前述的组合。第一导体111及第二导体112可利用一或多个材料层实施，例如钨(W)、铝(Al)、铜(Cu)、氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、掺杂的多晶硅、硅化钴(CoSi)、硅化钨(WSi)及其他材料。于一示例中，第一导体111及第二导体112包括三层结构，包括TiN、W及TiN。
于图1的实施例中，第一导体111具有宽度W1，宽度W1由一图案化技术例如是微影(photolithography)所定义，使得它基于提供的制造技术及操作特征得以尽可能的小。同样地，第二导体112具有宽度W2，宽度W2由一图案化技术定义，使得它尽可能的小。在第一导体111及第二导体112的交叉点处定义出一交叉点区域(a cross-point area)。一存储单元叠层设置于第一导体111及第二导体112之间于交叉点处的一柱状区域中，交叉点的剖面由交叉点面积(W1 x W2)及通过第一及第二导体的侧边对准的蚀刻工艺所定义。存储单元叠层可自对准于第一及第二导体，其中除了用来形成第一导体111及第二导体112的蚀刻及图案化技术之外，并没有使用额外的对准技术。
再者，于此实施例中，存储单元包括局限衬垫(confinement liners)位于存储单元叠层的第二对相对侧边上(附图中的前侧边及后侧边上)。局限衬垫包括局限材料层-绘示图示时只有包括局限材料层120的后侧边的局限衬垫被绘示出来，而前侧边的局限衬垫基于显示出下方结构的目的而被移除。局限衬垫(例如局限材料层120)具有内侧表面及外侧表面，内侧表面在此实施例中与可编程电阻材料的主体接触，外侧表面在交叉点之间面对沟道中的填充物材料。可编程电阻材料的主体因而由表面活性间隔物115、116及局限衬垫(例如局限材料层120)两者所局限，其与存储单元叠层的交叉点区域对准。
于此实施例中，叠层包括一局限单元结构(a confined cell structure)，而局限单元结构包括多个表面活性间隔物(surfactant spacers)位于交叉点区域中，且此些表面活性间隔物具有多个外侧表面(outside surfaces)位于叠层的一对相对侧边上(a pairof opposing sides of the stack)，以及包括可编程电阻存储材料的一主体(a body ofprogrammable resistance memory material)117局限于此些表面活性间隔物115、116的多个内侧表面(inside surfaces)之间。可编程电阻存储材料的主体117包括一材料柱体(apillar of material)，其在与表面活性间隔物115、116的顶部共平面的一高度产生与第二导体接触的接面117B，此接面117B具有可类似于接面117A的面积的一接触面积。如此一来，存储单元中的存储器元件形成「柱状」形式的存储器元件。在柱状结构中，主动区域的体积可几乎相同于相变化材料的体积。
图1A是如图1所示的一存储单元叠层的电路示意图。存储单元叠层设置在第一导体50和第二导体51之间的交叉点处。存储单元叠层包括一开关52例如一双向阈值开关，以及可编程电阻材料的一主体53例如相变化材料，在第一导体50和第二导体51之间电性串联。于此实施例中，一电阻54，其是由表面活性间隔物115、116在图1的结构中实现并且具有由表面活性间隔物的几何形状和材料决定的电阻Rs，在开关52与第一导体50之间和可编程电阻材料的主体53并联设置。于其他实施例中，在另一个实施例中，叠层可以反转，使得可编程电阻材料的主体53和电阻54可并联设置在开关52和第二导体51之间。如图1所示，在开关52和可编程电阻材料的主体53和电阻器54之间可能存在有势垒层。此外，在存储单元叠层中可以存在其他主动或被动材料层。
表面活性间隔物的电阻Rs可以是实质上大于可编程电阻材料的主体53在低电阻状态下的阻值的一个电阻值。而且，可编程电阻材料的主体53可以在每个单元建立有多个位的多个阶层(multiple levels)中被编程和读取。多个阶层包括一最高电阻阶层(ahighest resistance level)，通常称为复位状态(reset state)，以及多个较低电阻阶层(lower resistance levels)。多阶的实施例中的电阻Rs可以是低于存储单元的最高电阻阶层的电阻。并联的电阻54可用于稳定多阶的实施例中存储单元的操作。
图2到15E绘示用以制造像是图1的存储单元的阵列的一示例工艺流程的阶段的顺序图。图2到5为立体示意图。的后的附图依序包括二维(2D)布局及剖面图，以简易地显示出结构。一般来说，使用于此系列附图中的元件编号应用于全文。
图2绘示形成第一叠层的多个材料200-204的后的工艺中的阶段。底层200提供一绝缘基板，此绝缘基板可为埋入氧化物(buried oxide)或氮化硅层于一集成电路基板上的形式，或其他形式的绝缘底部。于一些实施例中，底层200的下方可有电路。工艺包含沉积一第一导体层201的材料、沉积于一开关层202中的一开关元件的材料、沉积一导电势垒层(conductive barrier layer)203的材料、然后沉积一硬屏蔽层(hard mask layer)204。
第一导体层201的材料可包括如上述的氮化钛、钨及氮化钛的多层组合。其他组合的材料亦可利用。此些材料例如可利用化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(physical vapor deposition，PVD)、及原子层沉积(atomic layerdeposition，ALD)工艺的其中一者或多者来进行沉积。
开关层202的材料可包括用于双向阈值开关元件(ovonic threshold switchelement)的材料，例如是上述的这些材料。于开关元件材料包括相变化材料的实施例中，举例来说，可利用氩气(Ar)、氮气(N2)、和/或氦气(He)等的来源气体在1mTorr～100mTorr的压力下，以PVD、溅射(sputtering)、或磁控溅射(magnetron-sputtering)方法，来沉积开关层202。或者，此层亦可利用CVD及ALD形成。可利用溅射或其他方式于相变化材料层中包括添加物(Additives)。因此，相变化材料包括一硫属化合物(chalcogenide)，或具有一或多种添加物的一硫属化合物，添加物选自包括硅、氧、氮、碳和介电质的一群组。各相变化材料层可具有约10nm至约50nm的一厚度。
导电势垒层203的材料可包括多种势垒材料，其根据可编程电阻存储器元件选择。对于一相变化存储器元件来说，一适合的势垒材料可为氮化钛。其他实施例可包括多个碳种类(carbon varieties)，包括碳纳米管(carbon nanotubes)及石墨烯(graphene)。再者，材料例如是碳化硅及其他导电势垒材料亦可利用。
硬屏蔽层204的材料可包括氮化硅，或包括根据应用的蚀刻化学所选择的其他适合的硬屏蔽材料。
图3绘示在叠层的材料图案化的后的制造中的一阶段，以定义出在叠层的线430、431、432、433(在附图中于Y方向中延伸)之间的多个沟道435、436、437。此第一图案化步骤停止于下方的底层200上。各叠层的线(例如为430)包括位于图案化的第一导体层201中的第一导体1201、开关层202的材料的线1202、来自导电势垒层203的导电势垒材料1203的线(a line of the conductive barrier material)1203、及来自硬屏蔽层204的硬屏蔽材料的线(a line ofthe hard mask)1204。
图4绘示形成绝缘填充物(例如208)于沟道(图3的435、436、437)中的后的一阶段的示意图。绝缘填充物(insulating fill)可通过沉积氧化硅、或适用于交叉点构造的其他绝缘填充物材料来形成。一种低介电常数的绝缘填充物可有助于降低电容，而能够有更佳的操作速度。填充步骤可利用如旋涂(spin-on)工艺、CVD、ALD、PVD、低压化学气相沉积(LPCVD)、及高密度等离子体化学气相沉积(HDPCVD)实施。在沉积绝缘填充物的后，应用一化学机械研磨(chemical mechanical polishing，CMP)步骤而停止于硬屏蔽层204中的硬屏蔽材料的线1204上，以提供平滑、平坦的表面，以供后续形成的层形成于其上。
图5A绘示在工艺的接续阶段中X-Y平面的一俯视布局图，及图5B绘示在工艺的接续阶段中沿着图5A中所示的线A-A的X-Z平面的剖面图。参照图5A，俯视图显示出在Y方向中延伸的导电势垒材料1203的线，且导电势垒材料1203的线由绝缘填充物材料208的线(lines of fill material)分离。图5B绘示沿着第5A图中所示的线A-A的结构的剖面图，此结构蚀刻工艺移除硬屏蔽材料的线1204的结果。如此一来，凹槽(recesses)形成于绝缘填充物材料208的线之间。绝缘填充物材料208的线具有侧壁210、211，自对准(self-aligned)(亦即，无须任何额外的对准步骤)于第一导体层201的线(i.e.第一导体1201)的侧边212、213。
图6A绘示在工艺的接续阶段中X-Y平面的一俯视布局图，及图6B绘示在工艺的接续阶段中沿着图6A中所示的线A-A的X-Z平面的剖面图。在此阶段，间隔物线(举例为1216、1217)形成于凹槽中，其通过表面活性间隔物材料(例如氮化钛)的一毯覆沉积(blanketdeposition)，接着选择用于表面活性间隔物材料的蚀刻化学而进行非等向性蚀刻，以移除填充物材料208的平面顶部及凹槽的平面底部的上方的材料，而同时留下如图所示的侧壁间隔物。如此可形成多个较窄沟道(more narrow trenches)。请参照图6A，俯视图显示侧壁表面活性间隔物材料的线1216、1217，及暴露于侧壁间隔物材料的线下的下方的导电势垒材料1203的线。图6B绘示沿着图6A的线A-A的结构的剖面图，此结构形成侧壁表面活性间隔物线1216、1217的结果。侧壁表面活性间隔物线1216、1217形成于线的第一对相对侧边上，并具有在填充物材料208的线的侧边上形成的外侧表面(outside surfaces)218、219，且如此一来，侧壁表面活性间隔物线1216、1217自对准于凹槽(recesses)。再者，侧壁表面活性间隔物线1216、1217可具有上表面，在蚀刻技术的应用限制中与填充物材料208的线的上表面共平面(coplanar)。
图7A绘示在工艺的接续阶段中X-Y平面的一俯视布局图，及图7B绘示在工艺的接续阶段中沿着图7A中所示的线A-A的X-Z平面的剖面图。在此阶段，相变化材料的一毯覆层(a blanket layer of phase change material)沉积于结构的上方，然后回蚀至与间隔物线1216、1217的上表面共平面的高度。请参照图7A，俯视图绘示相变化材料的较窄的线1280局限于间隔物之间。在图7B中，在线A-A的剖面图绘示相变化材料，包括相变化材料的线1280局限于间隔物线1216、1217之间，相变化材料的线1280并沿着填充物208之间的线。因此，在沉积毯覆层期间，可改变相变化材料层的成份以适合特定的应用，使得数种元素的浓度可通过结构的深度而变化。
图8A绘示在工艺的接续阶段中X-Y平面的俯视布局图；图8B绘示在工艺的接续阶段中沿着图8A中所示的线C-C的Y-Z平面的剖面图；图8C绘示在工艺的接续阶段中沿着图8A中所示的线B-B的X-Z平面的剖面图；及图8D绘示在工艺的接续阶段中沿着图8A中所示的线A-A的X-Z平面的剖面图。于此阶段，工艺已经包括沉积第二叠层的多个材料(最佳参照图8D)，包括第二导体层的材料、开关层中的开关元件的材料、导电势垒层的材料、及硬屏蔽层的材料。沉积的材料可相同于上述结合图2的说明的材料，或变化成适合特定实施例的材料。再者，工艺已经包括图案化此叠层，以定义出停止于此些叠层的线之间的第一导体1201的高度的沟道(trenches)。此些叠层的线包括第二导体1222、开关层的线1223、导电势垒层的线1224、及硬屏蔽层的线1225，最佳参照图8B。请参照图8A，俯视图显示在Y方向中延伸的多个第一导体1201(位于沟道的底部)，有多个叠层的线重迭于其上方。于X方向中延伸的此些叠层的线的上表面上具有硬屏蔽材料的线1225。
图8B绘示沿着图8A的线C-C的剖面图，显示出沿着线延伸的X方向叠层的线1222、1223、1224、1225的结构，以及存储单元叠层，其中存储单元叠层因图案化蚀刻而自对准于第一导体1201及第二导体1222的侧边。在第一导体1201的线及第二导体1222的线的交叉点的柱状体积中，存储单元叠层包括了元件2202及2203和位于间隔物2216、2217之间的相变化材料的主体2280。
图8C绘示叠层的线之间的图8A的线B-B的剖面图，绘示出停止于第一导体1201的上表面上的沟道(trenches)。图8D绘示由于此蚀刻的深度，存储单元叠层(2216、2280、2217、2203、2202)形成于第二导体1222及第一导体1201之间的交叉点的柱状体积中，而线仍位于第二导体1222的上方。
图8D绘示沿着叠层的线的沿着图8A的线A-A的剖面图。于此剖面图中，在单元的第一阶层中，绘示出存储单元的表面活性间隔物2216、2217，相变化材料的主体2280局限于表面活性间隔物2216、2217之间。
在此阶段的深蚀(deep etch)可利用分开的对准屏蔽(separate alignmentmasks)分成两个蚀刻步骤，以针对一些实施例来减少深沟道的深宽比(aspect ratio)。第一蚀刻可在沉积用于线1223、1224、1225的材料前执行，及第二蚀刻在沉积用于线1223、1224、1225的材料后。
图9A绘示在工艺的接续阶段中X-Y平面的俯视布局图；第9B图绘示在工艺的接续阶段中沿着图9A中所示的线C-C的Y-Z平面的剖面图；图9C绘示在工艺的接续阶段中沿着第9A图中所示的线B-B的X-Z平面的剖面图；及第9D图绘示在工艺的接续阶段中沿着图9A中所示的线A-A的X-Z平面的剖面图。参照图9A，俯视图绘示毯覆沉积氮化硅(或氮氧化硅)的一薄膜228于图8A-8D中所示的结构的上方。于一些实施例中此薄膜的使用可省略，但此薄膜与相变化材料一起使用时可以改善电性表现。图9B绘示薄膜228内衬于沟道的侧边，形成局限衬垫230、229于叠层的第一阶层中的相变化材料的主体2280的侧边上。图9C绘示薄膜228内衬于沟道的底部。图9D绘示薄膜228在叠层的线的顶部上并沿着X方向延伸。
图10A绘示在工艺的接续阶段中X-Y平面的俯视布局图；图10B绘示在工艺的接续阶段中沿着图10A中所示的线C-C的Y-Z平面的剖面图；图10C绘示在工艺的接续阶段中沿着图10A中所示的线B-B的X-Z平面的剖面图；及图10D绘示在工艺的接续阶段中沿着图10A中所示的线A-A的X-Z平面的剖面图。在此阶段，工艺已经包括沉积绝缘填充物材料235于线之间，及应用一化学机械研磨步骤或其他平坦化步骤以停止于氮化硅的薄膜228的上表面上。参照图10A，俯视图绘示在X方向中延伸的线被氮化硅的薄膜228覆盖，且被绝缘填充物材料235分隔开来。图10B绘示具有绝缘填充物材料235于叠层的线之间的结构，绝缘填充物材料235具有与薄膜228的上表面共平面的上表面。图10C绘示绝缘填充物材料235填充在线之间的沟道。图10D绘示结构的较高阶层中于X方向中延伸的叠层的线，在交叉点的柱状体积处位于存储单元叠层的上方。
图11A绘示在工艺的接续阶段中X-Y平面的俯视布局图；图11B绘示在工艺的接续阶段中沿着图11A中所示的线C-C的Y-Z平面的剖面图；图11C绘示在工艺的接续阶段中沿着图11A中所示的线B-B的X-Z平面的剖面图；及图11D绘示在工艺的接续阶段中沿着图11A中所示的线A-A的X-Z平面的剖面图。在此阶段，在图案化的线上方的薄膜228及硬屏蔽线1225通过一选择性的蚀刻工艺移除，而留下凹槽240于叠层的线的顶部上并暴露出势垒层材料的线1224。凹槽240具有侧壁，侧壁自对准于绝缘填充物材料235的侧边，及因而具有一些偏移程度(offset)地自对准于第二导体1222的侧边。此些偏移程度由薄膜衬垫228a、228b的厚度决定。氮化硅的薄膜的剩余部份包括衬垫228a、228b位于于沟道中的绝缘填充物材料235的侧边上，且接触位于结构的较低阶层中的记忆单位叠层中的相变化存储材料的主体2280的第一及第二相对侧边。参照图11A，俯视图绘示在X方向中延伸的导电势垒材料的线1224及在线中的衬垫228a及228b，以及在线之间的绝缘填充物材料235。凹槽240是由于将线上方的氮化硅的硬屏蔽线1225及薄膜228移除而产生的，凹槽240最佳地见于图11B中。图11C绘示保持完整的绝缘填充物材料235。于图11D中的剖面图绘示移除线的顶部上的氮化硅的硬屏蔽线1225及薄膜228。
图12A绘示在工艺的接续阶段中X-Y平面的俯视布局图；图12B绘示在工艺的接续阶段中沿着图12A中所示的线C-C的Y-Z平面的剖面图；图12C绘示在工艺的接续阶段中沿着图12A中所示的线B-B的X-Z平面的剖面图；及图12D绘示在工艺的接续阶段中沿着图12A中所示的线A-A的X-Z平面的剖面图。在此阶段，工艺已经包括形成间隔物1241、1242于凹槽中。通过表面活性间隔物材料的毯覆沉积，且接着利用蚀刻化学以对于填充物材料上方的表面活性间隔物材料进行非等向性蚀刻(anisotropic etching)，以移除绝缘填充物材料235的平面顶部及绝缘填充物材料235下方的沟道的平面底部的上方的材料，而同时留下侧壁间隔物1241、1242的线。参照图12A，俯视图绘示侧壁表面活性间隔物1241、1242的线，及暴露在侧壁间隔物材料的线下方的导电势垒材料线1224。图12B绘示表面活性间隔物材料的线1241、1242位于导电势垒线1224的顶部上，及在结构的较高阶层中对准于绝缘填充物材料235的侧边。图12C绘示在线之间的绝缘填充物材料235。图12D绘示对准间隔物之间的剖面图，及绘示导电势垒线1224的上表面露出于间隔物之间。
图13A绘示在工艺的接续阶段中X-Y平面的俯视布局图；图13B绘示在工艺的接续阶段中沿着图13A中所示的线C-C的Y-Z平面的剖面图；图13C绘示在工艺的接续阶段中沿着图13A中所示的线B-B的X-Z平面的剖面图；及图13D绘示在工艺的接续阶段中沿着图13A中所示的线A-A的X-Z平面的剖面图。在此阶段，一相变化材料的毯覆层沉积于结构的上方，且回蚀至与间隔物1241、1242的上表面共平面的高度。于图13B中，在线C-C的剖面图绘示相变化材料毯覆层，包括主体1281，沿着绝缘填充物材料235之间的线局限在间隔物1241、1242之间。如上所述，在沉积毯覆层期间，可改变相变化材料的成份而适合特定应用，使得数种元素的浓度可通过结构的深度做变化。图13C绘示相变化材料回蚀的后的绝缘填充物材料235。图13D绘示相变化材料的线1281，在表面活性填充物1241、1242的线之间延伸，且接触导电势垒线1224。
图14A绘示在工艺的接续阶段中X-Y平面的俯视布局图；图14B绘示在工艺的接续阶段中沿着图14A中所示的线C-C的Y-Z平面的剖面图；图14C绘示在工艺的接续阶段中沿着图14A中所示的线A-A的Y-Z平面的剖面图；图14D绘示在工艺的接续阶段中沿着图14A中所示的线D-D的X-Z平面的剖面图；及图14E绘示在工艺的接续阶段中沿着图14A中所示的线B-B的X-Z平面的剖面图。在此阶段，工艺已经包括毯覆沉积例如是氮化硅的硬屏蔽材料，以及使用硬屏蔽材料进行图案化以形成在Y方向延伸的线1248，且在Y方向延伸的线1248被向下延伸至第二导体1222的沟道(trenches)250而分离，因而在于Y方向中延伸的第三导体1247与于X方向中延伸的第二导体1222之间的交叉点中形成存储单元叠层的一第二阶层(asecond level of memory cell stacks)(相变化材料的主体2281、导电势垒元件2224、开关元件2223)。参照图14A，俯视图绘示于Y方向中延伸的线被硬屏蔽材料线1248覆盖，且于Y方向中延伸的线被凹槽分隔开来，此些凹槽暴露出在X方向中延伸的第二导体1222的上表面。
图14B绘示在结构的第一及第二阶层中的存储单元叠层的上方，于Y方向中延伸的第三导体1247。相对于图14B旋转90°的图14C绘示于X方向中延伸的第二导体1222，正交于在Y方向中延伸的第三导体1247及第一导体1201。再者，第一阶层(first level)的存储单元叠层设置于第一导体1201及第二导体1222之间，及第二阶层(second level)的存储单元叠层设置于第三导体1247及第二导体1222之间。位于间隔物2241、2242之间的相变化材料的主体2281形成一局限单元结构(a confined cell structure)，且叠层的其他元件位于从第三导体1247起在交叉点处的柱状体积中，且其他元件具有侧边对准于第三导体1247的侧边，如见于图14C中。
图14D绘示形成的沟道250在沿着Y方向延伸的线之间延伸，沟道250向下延伸至于X方向中延伸的第二导体1222的上表面。图14E绘示存储单元叠层的外侧的结构，由绝缘填充物材料235分离。
图15A绘示在工艺的接续阶段中X-Y平面的俯视布局图；图15B绘示在工艺的接续阶段中沿着图15A中所示的线C-C的Y-Z平面的剖面图；图15C绘示在工艺的接续阶段中沿着图15A中所示的线A-A的Y-Z平面的剖面图；图15D绘示在工艺的接续阶段中沿着图15A中所示的线D-D的X-Z平面的剖面图；及图15E绘示在工艺的接续阶段中沿着图15A中所示的线B-B的X-Z平面的剖面图。在此阶段中，工艺已包括沉积氮化硅或其他局限衬垫材料的一薄膜衬垫(thin film liner)251于结构上，接着提供一绝缘填充物252和对结构平坦化，使得绝缘填充物252的上表面与衬垫251的上表面共平面。参照图15A，俯视图绘示在Y方向中延伸的线由氮化硅或其他局限衬垫材料的薄膜衬垫251覆盖，且薄膜衬垫251由绝缘填充物252分离。图15B绘示在Y方向中延伸的线的顶部上方的薄膜衬垫251。图15C绘示衬垫251内衬于沟道的侧壁，沟道的侧壁对准于存储单元叠层，且对于结构中较高阶层的叠层的相变化存储材料主体2281造成局限。图15D绘示线之间的沟道中的衬垫251上方的绝缘填充物252。图15E绘示衬垫251内衬于存储单元叠层之间的沟道。
在另一实施例中，为了制造更多阶的存储单元叠层，工艺可包括移除硬屏蔽线1248，及对结构向下平坦化至第三导体1247的上表面，而形成一平坦表面用以继续形成存储单元叠层的交叉点阵列的另一阶层(additional levels)。
图15B及图15C绘示存储单元叠层于阵列的第一及第二阶层中的结构。除了相对于另一个存储单元叠层旋转90°之外，图标的此些存储单元叠层相似，使得第一阶层中的表面活性间隔物2216、2217于Y方向中延伸，及第二阶层中的表面活性间隔物2241、2242于X方向中延伸。
第一阶层中的存储单元叠层包括相变化材料的主体2280，其位于存储单元叠层的相对侧边上的表面活性间隔物2216及2217之间，表面活性间隔物2216及2217对准于在Y方向中延伸的第一导体1201。再者，在记忆单位叠层的第一阶层中，通过对准于在X方向中延伸的第二导体1222的绝缘局限衬垫230、231，表面活性间隔物2216、2217之间的相变化材料的主体2280在第二对相对侧边上受到局限。在第二阶层中，存储单元叠层包括相变化材料的主体2281，位在存储单元叠层的相对侧边上的表面活性间隔物2241、2242(图15B)之间。表面活性间隔物2241及2242对准于在X方向中延伸的第二导体1222。再者，在存储单元叠层的第二阶层中，通过在侧壁上的局限衬垫261、262(图15C-薄膜衬垫251的一部份)，位于表面活性间隔物2241、2242之间的相变化材料的主体2281局限于第二对的相对侧边上。
因此，根据所述工艺的结果，提供一多阶的交叉点构造，其中存储单元叠层包括可编程电阻材料的局限的主体(confined bodies of programmable resistancematerial)。局限的主体具有剖面区域，实质上小于柱状体积中的存储单元叠层的剖面区域。剖面区域的大小由在交叉点的导体宽度所定义。
图16绘示包括一三维(3D)存储器阵列3200的一集成电路3250，三维存储器阵列3200包括存储单元，存储单元包括双向阈值开关(ovonic threshold switches)，与如此处所述的表面活性间隔物所局限的相变化材料的主体串联。一平面及列译码器3201(a planeand row decoder)耦接于且电性连通于沿着存储器阵列3200中的列配置的多个字线3202。一行译码器3203(column decoder)耦接于且电性连通于沿着存储器阵列3200的行而配置的多个位线3204，以从3D存储器阵列3200中的存储单元读取数据和写入数据至3D存储器阵列3200中的存储单元。总线(bus)3205提供地址(addresses)至平面及列译码器3201及行译码器3203。方块3206中的感测放大器(sense amplifiers)和其他支持电路(supportingcircuitry)例如是预充电路等，以及数据输入结构(data-in structures)经由总线3207耦接于行译码器3203。数据从集成电路3250上的输入/输出端(input/output ports)或其他数据源经由数据输入线3211提供至方块3206中的数据输入结构。数据从方块3206中的感测放大器经由数据输出线3215提供至集成电路3250上的输入/输出端，或提供至集成电路3250的内部或外部的其他数据目标端(data destination)。在集成电路上的周边电路配置为，在至少部分的3D存储器阵列3200中，可对每个存储单元进行超过一个位的读取和写入。周边电路可包括一偏压配置状态机(bias arrangement state machine)于电路3209、控制偏压配置供应电压(biasing arrangement supply voltages)3208、和方块3206中的感测电路及数据输入结构，以进行读取和写入操作。再者，周边电路包括具有逻辑的控制电路3209(control circuitry)，例如状态机可进行存储器阵列3200的读取和写入操作，包括对每个存储单元进行超过一个位的读取和写入。增量步进脉冲编程(Incremental steppulse programming)可用于例如于存储单元中的多个阶层进行编程。可以应用具有多个读取阈值的读取逻辑(read logic with multiple read thresholds)以于每单元读取超过一个位。控制电路3209可使用特殊用途逻辑(special purpose logic)、一通用处理器或其的一组合来实施，其配置以执行读取、写入及抹除操作。
在此提供一交叉点存储器构造及存储单元结构，其中相变化材料或其他可编程电阻材料可在四侧边上由氮化硅或其他局限材料局限，而保持自对准于阵列的交叉点中的体积。再者，本揭露亦改善存储单元的保存(memory cell retention)，且亦可减少复位电流的大小(reset current magnitudes)。
综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求所界定的为准。

Claims (12)

1.一种存储器，包括：
多个第一导体位于一第一导体层中，这些第一导体具有于一第一方向中延伸的多个侧壁(sidewalls)，及多个第二导体位于一第二导体层中，这些第二导体具有于一第二方向中延伸且在多个交叉点(cross-points)越过这些第一导体的多个侧壁，这些交叉点具有多个交叉点区域(cross-point areas)，这些交叉点区域由这些第一导体及这些第二导体的宽度(widths)定义；以及
多个存储单元叠层的一阵列(an array of memory cell stacks)，设置于这些第一导体及这些第二导体之间的这些交叉点中，于该阵列的一对应的交叉点中的各该存储单元叠层包括：
串联的一开关元件(switch element)、一导电势垒层(conductive barrier layer)和一局限单元结构(a confined cell structure)，且具有多个侧边于该对应的交叉点的该交叉点区域内对准(aligned)，该局限单元结构包括多个表面活性间隔物(surfactantspacers)位于该交叉点区域中，且这些表面活性间隔物具有多个外侧表面(outsidesurfaces)位于该叠层的一对相对侧边上(a pair of opposing sides of the stack)，以及可编程电阻存储材料的一主体(a body of programmable resistance memorymaterial)局限于这些表面活性间隔物的多个内侧表面(inside surfaces)之间。
2.如权利要求1所述的存储器，其中各该存储单元叠层包括一局限材料层(a layer ofconfinement material)，该局限材料层具有多个外侧表面于该叠层的一第二对相对侧边(a second pair of opposing sides)上，位于该对应的交叉点的该交叉点区域内。
3.如权利要求1所述的存储器，其中该局限单元结构的这些间隔物和前述可编程电阻存储材料的该主体有共平面的上表面(coplanar upper surfaces)，且在该对应的交叉点处以共平面的这些上表面接触该第二导体。
4.如权利要求1所述的存储器，其中该可编程电阻存储材料包括一相变化材料。
5.如权利要求1所述的存储器，其中该开关元件包括一双向阈值开关(ovonicthreshold switch)。
6.如权利要求1所述的存储器，其中这些表面活性间隔物包括一金属氮化物(metalnitride)。
7.如权利要求1所述的存储器，包括：
多个第三导体(third conductors)位于一第三导体层中，这些第三导体具有于该第一方向中延伸且在多个交叉点(cross-points)越过这些第二导体的多个侧壁；以及
多个存储单元叠层的一第二阶层阵列(an second level array of memory cellstacks)，设置于这些第二导体及这些第三导体之间的这些交叉点中。
8.一种三维存储器元件，包括：
一存储器结构，包括交替叠层的多个第一导体层(layers of first conductors)于一第一方向中延伸和多个第二导体层(layers of second conductors)于一第二方向中延伸，以及多个存储单元阵列(arrays of memory cells)设置于多个阶层中，这些阶层的各该阶层中的这些存储单元位于这些第一导体和这些第二导体之间的交叉点中，这些阵列于一对应的交叉点处的各该存储单元包括一存储单元叠层(a memory cell stack)，各该存储单元叠层包括：电性串联的一开关元件(switch element)和可编程电阻存储材料的一主体(a body of programmable resistance memory material)；以及
周边电路(peripheral circuitry)，耦接至该存储器结构，且该周边电路包括逻辑(logic)以于至少部分的这些存储单元阵列中进行每该存储单元的多个位的读取和写入操作。
9.如权利要求8所述的元件，其中该存储单元叠层包括一电阻(resistor)与该可编程电阻存储材料的该主体并联设置，且在该对应的交叉点处位于该开关元件及这些第一和第二导体其中之一之间。
10.如权利要求8所述的元件，其中这些交叉点具有多个交叉点区域(cross-pointareas)，这些交叉点区域由这些第一导体及这些第二导体的宽度(widths)定义；以及
各该存储单元的该存储单元叠层于该阵列的该对应的交叉点中包括：
一导电势垒层(a conductive barrier layer)串联于该开关元件和该可编程电阻存储材料的该主体之间，以及一局限单元结构(a confined cell structure)，且具有多个侧边对准(aligned)于该对应的交叉点的该交叉点区域内，该局限单元结构包括多个表面活性间隔物(surfactant spacers)位于该交叉点区域中，且这些表面活性间隔物具有多个外侧表面(outside surfaces)位于该叠层的一对相对侧边上(a pair of opposing sidesof the stack)，其中该可编程电阻存储材料的该主体局限于这些表面活性间隔物的多个内侧表面(inside surfaces)之间。
11.如权利要求10所述的元件，其中该局限单元结构中的这些表面活性间隔物形成为一电阻(resistor)与该可编程电阻存储材料的该主体并联设置。
12.一种制造一集成电路的方法，包括：
形成多个第一导体于一第一导体层中，这些第一导体具有于一第一方向中延伸的多个侧壁(sidewalls)，以及形成多个第二导体位于一第二导体层中，这些第二导体具有于一第二方向中延伸且在多个交叉点(cross-points)越过这些第一导体的多个侧壁，这些交叉点具有多个交叉点区域(cross-point areas)，这些交叉点区域由这些第一导体及这些第二导体的宽度(widths)定义；以及
形成多个存储单元叠层的一阵列(an array of memory cell stacks)于这些第一导体及这些第二导体之间的这些交叉点中，于该阵列的一对应的交叉点中的各该存储单元叠层包括：
串联的一开关元件(switch element)、一导电势垒层(conductive barrier layer)和一局限单元结构(a confined cell structure)，且具有多个侧边于该对应的交叉点的该交叉点区域内对准(aligned)，该局限单元结构包括多个表面活性间隔物(surfactantspacers)位在该交叉点区域中，且这些表面活性间隔物具有多个外侧表面(outsidesurfaces)位于该叠层的一对相对侧边上(a pair of opposing sides of the stack)，以及可编程电阻存储材料的一主体(a body of programmable resistance memorymaterial)局限于这些表面活性间隔物的多个内侧表面(inside surfaces)之间。
CN201811009648.XA 2018-06-21 2018-08-31 具有局限单元的三维存储器和制造集成电路的方法 Pending CN110634907A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/014,346 2018-06-21
US16/014,346 US10937832B2 (en) 2018-06-21 2018-06-21 3D memory with confined cell

Publications (1)

Publication Number Publication Date
CN110634907A true CN110634907A (zh) 2019-12-31

Family

ID=68618831

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811009648.XA Pending CN110634907A (zh) 2018-06-21 2018-08-31 具有局限单元的三维存储器和制造集成电路的方法

Country Status (3)

Country Link
US (2) US10937832B2 (zh)
CN (1) CN110634907A (zh)
TW (1) TWI670872B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113161383A (zh) * 2021-03-29 2021-07-23 长江先进存储产业创新中心有限责任公司 一种三维相变存储器及其制备方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11017838B2 (en) 2016-08-04 2021-05-25 Samsung Electronics Co., Ltd. Nonvolatile memory devices
KR102620562B1 (ko) 2016-08-04 2024-01-03 삼성전자주식회사 비휘발성 메모리 장치
US10937832B2 (en) 2018-06-21 2021-03-02 Macronix International Co., Ltd. 3D memory with confined cell
JP2020047348A (ja) * 2018-09-19 2020-03-26 キオクシア株式会社 半導体記憶装置及びその制御方法
KR20200127712A (ko) * 2019-05-03 2020-11-11 삼성전자주식회사 가변 저항 메모리 소자
US11289540B2 (en) 2019-10-15 2022-03-29 Macronix International Co., Ltd. Semiconductor device and memory cell
US11158787B2 (en) 2019-12-17 2021-10-26 Macronix International Co., Ltd. C—As—Se—Ge ovonic materials for selector devices and memory devices using same
US11362276B2 (en) 2020-03-27 2022-06-14 Macronix International Co., Ltd. High thermal stability SiOx doped GeSbTe materials suitable for embedded PCM application
US11456413B2 (en) 2020-11-27 2022-09-27 International Business Machines Corporation In-situ drift-mitigation liner for pillar cell PCM
US20220407000A1 (en) * 2021-06-16 2022-12-22 Macronix International Co., Ltd. Memory with laminated cell
CN117476549B (zh) * 2023-12-25 2024-04-09 合肥晶合集成电路股份有限公司 半导体叠层结构的制造方法及半导体结构

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040245603A1 (en) * 1997-10-01 2004-12-09 Tyler Lowrey Electrically programmable memory element with improved contacts
CN101005113A (zh) * 2005-12-27 2007-07-25 旺宏电子股份有限公司 用以形成可变电阻存储阵列中的自对准热绝缘单元的方法
CN101068039A (zh) * 2006-05-05 2007-11-07 旺宏电子股份有限公司 双稳态电阻随机存取存储器的结构与方法
US9537093B1 (en) * 2016-02-16 2017-01-03 Macronix International Co., Ltd. Memory structure
US20170250339A1 (en) * 2016-02-25 2017-08-31 Samsung Electronics Co., Ltd. Variable resistance memory devices and methods of manufacturing the same

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6579760B1 (en) 2002-03-28 2003-06-17 Macronix International Co., Ltd. Self-aligned, programmable phase change memory
US7394088B2 (en) 2005-11-15 2008-07-01 Macronix International Co., Ltd. Thermally contained/insulated phase change memory device and method (combined)
US7499344B2 (en) * 2006-01-05 2009-03-03 Infineon Technologies Ag Integrated circuit memory having a read circuit
TWI297948B (en) 2006-06-26 2008-06-11 Ind Tech Res Inst Phase change memory device and fabrications thereof
US7785920B2 (en) 2006-07-12 2010-08-31 Macronix International Co., Ltd. Method for making a pillar-type phase change memory element
US8163593B2 (en) 2006-11-16 2012-04-24 Sandisk Corporation Method of making a nonvolatile phase change memory cell having a reduced contact area
US7646631B2 (en) 2007-12-07 2010-01-12 Macronix International Co., Ltd. Phase change memory cell having interface structures with essentially equal thermal impedances and manufacturing methods
EP2202816B1 (en) 2008-12-24 2012-06-20 Imec Method for manufacturing a resistive switching memory device
US7939815B2 (en) * 2008-12-30 2011-05-10 Stmicroelectronics S.R.L. Forming a carbon passivated ovonic threshold switch
US8278641B2 (en) * 2009-12-23 2012-10-02 Intel Corporation Fabricating current-confining structures in phase change memory switch cells
KR20110090583A (ko) * 2010-02-04 2011-08-10 삼성전자주식회사 상변화 메모리 장치 및 그 형성 방법
US8471360B2 (en) 2010-04-14 2013-06-25 Sandisk 3D Llc Memory cell with carbon switching material having a reduced cross-sectional area and methods for forming the same
KR101766222B1 (ko) 2010-09-17 2017-08-09 삼성전자 주식회사 상변화 메모리 장치, 이를 포함하는 저장 시스템 및 이의 제조 방법
US8395935B2 (en) 2010-10-06 2013-03-12 Macronix International Co., Ltd. Cross-point self-aligned reduced cell size phase change memory
US9293508B2 (en) 2011-10-07 2016-03-22 Hitachi, Ltd. Semiconductor storage device and method of fabricating same
KR101938210B1 (ko) * 2012-04-18 2019-01-15 삼성전자주식회사 낸드 플래시 메모리, 가변 저항 메모리 및 컨트롤러를 포함하는 메모리 시스템의 동작 방법
US8916414B2 (en) 2013-03-13 2014-12-23 Macronix International Co., Ltd. Method for making memory cell by melting phase change material in confined space
US9257431B2 (en) 2013-09-25 2016-02-09 Micron Technology, Inc. Memory cell with independently-sized electrode
US9627612B2 (en) * 2014-02-27 2017-04-18 International Business Machines Corporation Metal nitride keyhole or spacer phase change memory cell structures
US10249819B2 (en) 2014-04-03 2019-04-02 Micron Technology, Inc. Methods of forming semiconductor structures including multi-portion liners
US10424619B2 (en) * 2016-01-13 2019-09-24 Samsung Electronics Co., Ltd. Variable resistance memory devices and methods of manufacturing the same
US9741764B1 (en) * 2016-02-22 2017-08-22 Samsung Electronics Co., Ltd. Memory device including ovonic threshold switch adjusting threshold voltage thereof
KR102453349B1 (ko) * 2016-02-25 2022-10-07 삼성전자주식회사 가변 저항 메모리 장치 및 이의 제조 방법
KR102483704B1 (ko) 2016-03-30 2023-01-02 삼성전자주식회사 가변 저항 메모리 장치 및 그 제조 방법
US9659998B1 (en) 2016-06-07 2017-05-23 Macronix International Co., Ltd. Memory having an interlayer insulating structure with different thermal resistance
US9793323B1 (en) 2016-07-11 2017-10-17 Macronix International Co., Ltd. Phase change memory with high endurance
KR102530067B1 (ko) * 2016-07-28 2023-05-08 삼성전자주식회사 가변 저항 메모리 소자 및 그 제조 방법
US10937832B2 (en) 2018-06-21 2021-03-02 Macronix International Co., Ltd. 3D memory with confined cell
KR20200073716A (ko) 2018-12-14 2020-06-24 에스케이하이닉스 주식회사 내 산화성 전극을 가진 가변 저항성 반도체 소자
KR20220009531A (ko) 2020-07-15 2022-01-25 삼성전자주식회사 반도체 메모리 소자
US20220173031A1 (en) 2020-12-02 2022-06-02 Intel Corporation Device, method and system to prevent pattern collapse in a semiconductor structure

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040245603A1 (en) * 1997-10-01 2004-12-09 Tyler Lowrey Electrically programmable memory element with improved contacts
CN101005113A (zh) * 2005-12-27 2007-07-25 旺宏电子股份有限公司 用以形成可变电阻存储阵列中的自对准热绝缘单元的方法
CN101068039A (zh) * 2006-05-05 2007-11-07 旺宏电子股份有限公司 双稳态电阻随机存取存储器的结构与方法
US9537093B1 (en) * 2016-02-16 2017-01-03 Macronix International Co., Ltd. Memory structure
US20170250339A1 (en) * 2016-02-25 2017-08-31 Samsung Electronics Co., Ltd. Variable resistance memory devices and methods of manufacturing the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113161383A (zh) * 2021-03-29 2021-07-23 长江先进存储产业创新中心有限责任公司 一种三维相变存储器及其制备方法

Also Published As

Publication number Publication date
US20190393268A1 (en) 2019-12-26
US10937832B2 (en) 2021-03-02
TW202002347A (zh) 2020-01-01
US20210143216A1 (en) 2021-05-13
US11751407B2 (en) 2023-09-05
TWI670872B (zh) 2019-09-01

Similar Documents

Publication Publication Date Title
US11751407B2 (en) 3D memory with confined cell
CN110610958B (zh) 具有局限单元的自对准3d存储器和制造集成电路的方法
US9972660B2 (en) 3D phase change memory with high endurance
US10608176B2 (en) Memory device and method of fabricating the same
US8173987B2 (en) Integrated circuit 3D phase change memory array and manufacturing method
US20080149913A1 (en) Semiconductor memory device and method of manufacturing the same
US10950786B2 (en) Layer cost scalable 3D phase change cross-point memory
US20060108667A1 (en) Method for manufacturing a small pin on integrated circuits or other devices
US10818729B2 (en) Bit cost scalable 3D phase change cross-point memory
US20130094273A1 (en) 3d memory and decoding technologies
KR102641771B1 (ko) 3 차원 메모리 디바이스 및 방법
TW202205639A (zh) 半導體元件與其形成方法
US20230354725A1 (en) Semiconductor apparatus
US11183636B2 (en) Techniques for forming RRAM cells
KR102452013B1 (ko) 메모리 어레이에 대한 비트 라인 및 워드 라인 접속
KR20220074664A (ko) 반도체 장치
TW202245145A (zh) 半導體結構及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20191231