KR20220074664A - 반도체 장치 - Google Patents
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Abstract
복수 개의 반도체 단위 소자를 포함하는 반도체 장치가 제공된다. 반도체 단위 소자는 기판의 법선 방향으로 서로 이격되어 배치되는 제 1 절연층과 제 2 절연층, 및 제 1 절연층과 제 2 절연층 사이에서 배치될 수 있다. 반도체 단위 소자는 기판과 평행한 방향으로 연장되어 나란히 배치되는 선택 소자층과 상변화 물질층을 포함할 수 있다. 상변화 물질층은 초격자 유사 구조를 가질 수 있다. 상변화 물질층은 제 1 절연층, 제 2 절연층, 및 선택 소자층에 의해 형성된 리세스부를 따라 배치될 수 있다.
Description
선택 소자층 및 가변 저항층을 포함하는 반도체 소자 및 이를 포함하는 반도체 장치에 관한 것이다.
전자 제품의 경박 단소화 경향에 따라 반도체 소자의 고집적화에 대한 요구가 증가하고 있다. 이에 다양한 형태의 반도체 소자가 제시되고 있으며, 일례로 가변 저항층과 선택 소자층을 포함하는 반도체 소자를 들 수 있다.
저전력 구동 가능하고, 높은 집적도를 갖는 반도체 장치에 관한 것이다.
일 실시예에 따른 반도체 장치는
기판의 법선 방향으로 서로 이격되어 배치되는 제 1 절연층과 제 2 절연층, 및 제 1 절연층과 제 2 절연층 사이에서 배치되는 반도체 단위 소자를 포함하고, 반도체 단위 소자는 기판과 평행한 방향으로 연장되어 나란히 배치되는 선택 소자층과 상변화 물질층을 포함할 수 있다.
선택 소자층은 제 1 절연층과 제 2 절연층의 표면 일부를 커버하면서 리세스(recess)부를 형성하도록 배치될 수 있다.
상변화 물질층은 리세스(recess)부를 따라 제 1 절연층, 선택 소자층, 및 제2 절연층을 커버하도록 배치되고, 제 1 절연층에 인접한 면의 길이가 선택 소자층에 인접한 면의 길이와 같거나 클 수 있다.
상변화 물질층은 GexTe1-x(0.3≤x≤0.7)를 포함하는 제 1 칼코겐층 및 SbyTe1-y(0.2≤y≤0.8)를 포함하는 제 2 칼코겐층을 포함하며, 초격자 유사 (superlattice-like) 구조를 가질 수 있다. 제 1 칼코겐층과 제 2 칼코겐층은 기판과 평행한 방향으로 교대로 1회 이상 배열될 수 있다.
상변화 물질층은 제 1 절연층에 인접한 면의 길이가 선택 소자층에 인접한 면의 길이 대비 1.0배 초과이고 5.0배 이하가 되도록 배치될 수 있다.
선택 소자층은 p-n junction 을 포함할 수도 있고, MIEC(mixed ion-electron conductors) 또는 Mott transition device를 포함할 수도 있다.
선택 소자층은 오보닉 문턱 스위칭 특성을 갖는 물질을 포함할 수 있다. 선택 소자층은 저마늄(Ge) 및/또는 틴(Sn)을 포함하는 제 1 원소, 아세닉(As), 안티모니(Sb), 및/또는 비스무스(Bi)를 포함하는 제 2 원소, 및 설퍼(S), 셀레늄(Se), 및/또는 텔루르(Te)를 포함하는 제 3 원소를 포함할 수 있다.
선택 소자층과 상변화 물질층은 전기적으로 연결될 수 있다.
또한, 반도체 장치는 선택 소자층에 전기적으로 연결되는 제 1 전극 및 상변화 물질층에 전기적으로 연결되는 제 2 전극을 더 포함할 수 있다. 제 1 전극 및/또는 제 2 전극은 복수 개의 반도체 단위 소자를 전기적으로 연결하는 공통 전극일 수 있다.
복수 개의 반도체 단위 소자를 포함하는 반도체 장치가 제공될 수 있다. 초격자 유사 구조를 갖는 상변화 물질층을 포함하는 반도체 장치가 제공될 수 있다. 이러한 반도체 장치는 저전력 구동 가능하고, 향상된 집적도를 구현할 수 있으며, 전자 장치의 소형화에 기여할 수 있다.
도 1은 복수 개의 반도체 단위 소자를 포함하는 반도체 장치의 등가 회로도이다.
도 2은 일 실시예에 따른 반도체 장치의 사시도이다.
도 3a는 일 실시예에 따른 반도체 장치의 평면도이고, 도 3b는 도 3a의 I-I'선 방향으로 자른 단면도이며, 도 3c는 도 3b의 SA 영역을 확대하여 나타낸 모식도이다.
도 4는 일 실시예에 따른 반도체 장치의 단면도이다.
도 5는 오보닉 문턱 스위칭 특성을 갖는 물질의 전압-전류 곡선을 개략적으로 나타낸 그래프이다.
도 6a 내지 도 7e는 일 실시예에 따른 반도체 소자의 제조 과정 일부를 보여주는 단면도들이다.
도 2은 일 실시예에 따른 반도체 장치의 사시도이다.
도 3a는 일 실시예에 따른 반도체 장치의 평면도이고, 도 3b는 도 3a의 I-I'선 방향으로 자른 단면도이며, 도 3c는 도 3b의 SA 영역을 확대하여 나타낸 모식도이다.
도 4는 일 실시예에 따른 반도체 장치의 단면도이다.
도 5는 오보닉 문턱 스위칭 특성을 갖는 물질의 전압-전류 곡선을 개략적으로 나타낸 그래프이다.
도 6a 내지 도 7e는 일 실시예에 따른 반도체 소자의 제조 과정 일부를 보여주는 단면도들이다.
본 명세서에서 사용되는 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 기술적 사상을 한정하려는 의도가 아니다. "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위/아래/좌/우에 있는 것뿐만 아니라 비접촉으로 위/아래/좌/우에 있는 것도 포함할 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가지다" 등의 용어는 특별히 반대되는 기재가 없는 한 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품, 성분, 재료 또는 이들을 조합한 것이 존재함을 나타내려는 것이지, 하나 또는 그 이상의 다른 특징들이나, 숫자, 단계, 동작, 구성 요소, 부품, 성분, 재료 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
"제 1", "제 2", "제 3" 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 하나의 구성 요소를 다른 구성요소로부터 구별하는 목적으로만 사용되며, 구성 요소의 순서, 종류 등이 한정되는 것은 아니다. 또한, "유닛", "수단", "모듈", "..부" 등의 용어는 어떤 하나의 기능이나 동작을 처리하는 포괄적인 구성의 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 실시예들에 대해 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성 요소를 지칭하며, 도면상에서 각 구성 요소의 크기(층, 영역 등의 폭, 두께 등)는 설명의 명료성과 편의상 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
일 측면에 따르면, 반도체 장치는 이격된 두 개의 전극 라인이 크로스 포인트를 갖는 3차원 구조일 수 있으며, 크로스 포인트에 서로 전기적으로 연결된 가변 저항층과 선택 소자층을 포함하는 반도체 단위 소자를 포함할 수 있다. 이러한 반도체 소자 및/또는 반도체 장치는 메모리 소자일 수 있다.
도 1은 복수 개의 반도체 단위 소자를 포함하는 반도체 장치의 등가 회로도이다. 도 1을 참고하면, 반도체 장치(100)는 제 1 방향(X 방향)으로 상호 평행하게 연장되는 복수의 제 1 전극 라인들(WL1, WL2)을 포함할 수 있다. 또한, 반도체 장치(100)는 제 1 전극 라인들(WL1, WL2)과 제 3 방향(Z 방향)으로 이격되어, 제 2 방향(Y 방향)으로 상호 평행하게 연장되는 제 2 전극 라인들(BL1, BL2, BL3, BL4)을 포함할 수 있다. 반도체 단위 소자(MC)는 제 1 전극 라인(WL1, WL2)과 제 2 전극 라인(BL1, BL2, BL3, BL4) 사이에 배치될 수 있다. 구체적으로, 반도체 단위 소자(MC)들은 제 1 전극 라인(WL1, WL2)과 제 2 전극 라인(BL1, BL2, BL3, BL4)과 전기적으로 연결되면서, 이들 라인들 사이의 교차점에 각각 배치될 수 있다. 또한, 반도체 단위 소자(MC)는 서로 전기적으로 연결되는 상변화 물질층(ME)과 선택 소자층(SW)을 포함할 수 있다. 예를 들어, 상변화 물질층(ME)과 선택 소자층(SW)은 제 3 방향(Z 방향)을 따라 직렬로 연결되어 배치될 수 있으며, 선택 소자층(SW)은 제 1 전극 라인(WL1, WL2)과 제 2 전극 라인(BL1, BL2, BL3, BL4) 중 하나에 전기적으로 연결되고, 상변화 물질층(ME)은 다른 전극 라인에 전기적으로 연결될 수 있다.
반도체 장치(100)의 구동 방법에 대하여 간단히 설명하면, 제 1 전극 라인(WL1, WL2)과 제 2 전극 라인(BL1, BL2, BL3, BL4)을 통해 반도체 소자(MC)의 상변화 물질층(ME)에 전압이 인가되고 전류가 흐를 수 있다. 구체적으로, 제 1 전극 라인(WL1, WL2) 및 제 2 전극 라인(BL1, BL2, BL3, BL4)의 선택에 의해 임의의 반도체 소자(MC)가 어드레스될 수 있고, 제 1 전극 라인(WL1, WL2) 및 제 2 전극 라인(BL1, BL2, BL3, BL4) 사이에 소정의 신호를 인가하여, 반도체 소자(MC)를 프로그래밍할 수 있다. 또한, 제 2 전극 라인(BL1, BL2, BL3, BL4)을 통하여 전류 값을 측정함으로써, 해당 반도체 단위 소자(MC)의 상변화 물질층(ME)의 저항값에 따른 정보, 즉 프로그래밍된 정보를 판독할 수 있다.
선택 소자층(SW)은 해당 선택 소자층(SW)과 전기적으로 연결된 반도체 단위 소자(MC)에 대한 전류의 흐름을 제어하여, 해당 반도체 단위 소자(MC)를 선택(어드레싱)하는 역할을 수행할 수 있다.
상변화 물질층(ME)은 정보를 저장하는 역할을 수행할 수 있다. 구체적으로, 상변화 물질층(ME)은 인가된 전압에 따라 저항값이 달라질 수 있다. 반도체 단위 소자(MC)는 상변화 물질층(ME)의 저항 변화에 따라 '0' 또는 '1'과 같은 디지털 정보를 기억할 수 있고 소거할 수도 있다. 예를 들어, 반도체 단위 소자(MC)는 상변화 물질층(ME)의 고저항 상태를 '0'으로, 저저항 상태를 '1'로 데이터 기입할 수 있다. 여기서, 고저항 상태 '0'에서 저저항 상태 '1'로의 기입을 '셋(set) 동작'이라 칭할 수 있고, 저저항 상태 '1'에서 고저항 상태 '0'으로의 기입을 '리셋(reset) 동작'이라 칭할 수 있다.
상변화 물질층(ME)은 온도에 따라 가역적으로 상(phase)이 변할 수 있는 물질을 포함할 수 있다. 다시 말해, 상변화 물질층(ME)은 외부에서 전기적 펄스(Electrical pulse) 인가 시 발생하는 줄 가열(Joule heating)에 의해 가역적으로 상(phase) 상태로 변할 수 있고, 이러한 상변화에 의해 저항이 변할 수 있는 물질을 포함할 수 있다.
상변화 물질층(ME)은 초격자 유사(superlattice-like) 구조를 갖는 칼코겐 화합물을 포함할 수 있다. 기존의 상변화 물질층로는 가열 시간(인가 열량)에 따라 결정질과 비정질 간 상변화하면서 전기 저항이 변화되는 Ge-Sb-Te(GST) 합금이 알려져 있다. 그러나, 초격자 유사(superlattice-like) 구조를 갖는 칼코겐 화합물은 Ge-Sb-Te(GST) 합금에 비해 반도체 장치의 저전력 및/또는 고속 구동에 더 유리할 수 있다. 구체적으로, Ge-Te를 포함하는 제 1 칼코겐층과 Sb-Te를 포함하는 제 2 칼코겐층이 교대로 적층되어 초격자 유사(superlattice-like) 구조를 형성하는 경우, 두 칼코겐층 계면에서 Ge의 원소 결합(bonding)이 달라지면서 인버티드 페트로브(inverted Petrov) 상과 쿠이(Kooi) 상 등으로 상 변화(phase change)할 수 있고, 이에 따라 전기 저항이 달라질 수 있다(Adv. Mater. Interfaces 2014, 1, 1300027). 이러한 칼코겐 물질은 Ge-Sb-Te(GST) 합금보다 더 적은 에너지로도 상변화 가능하며 상변화에 걸리는 시간도 더 짧다.
한편, 도 1과 같이 복수 개의 반도체 단위 소자(MC)가 X-Y 평면 상에 이격하여 배치된 반도체 장치의 경우, 반도체 단위 소자 개수의 증가에 따라 요구되는 면적이 증가될 수밖에 없으며, 최소 선폭(minimum feature size)의 한계로 인해 소형화 추세에 대응하기 어렵다.
이에, 일 실시예는 상변화 물질층(ME)이 초격자 유사(superlattice-like) 구조를 갖는 칼코겐 화합물을 포함하여 저전력/고송 구동이 가능하면서, 복수 개의 반도체 단위 소자(MC)를 Z축으로 이격 배치하여 집적도가 향상된 반도체 장치를 제공할 수 있다.
도 2는 일 실시예에 따른 반도체 장치의 사시도이다. 도 2를 참고하면, 반도체 장치(20)에서 X-Y 평면에 선택 소자층(130)과 상변화 물질층(110)이 나란히 배치되어 반도체 단위 소자(MC)를 구성하고, 이러한 반도체 단위 소자(MC) 복수 개는 각각 제 1 절연층(200)에 의해 기판(100)에 수직 방향(Z 방향)으로 이격되어 배치될 수 있다.
도 3a는 일 실시예에 따른 반도체 장치의 평면도이고, 도 3b는 도 3a의 I-I'선 방향으로 자른 단면도이며, 도 3c는 도 3b의 SA 영역을 확대하여 나타낸 모식도이다. 도 3a와 도 3b를 참고하면, 반도체 장치(20)에서 반도체 단위 소자들(MC1a, MC1b, MC2a)은 Z 방향으로는 제 1 절연층(200)을 사이에 두고 서로 이격 배치되고(MC1a, MC2a), X-Y 평면상에서는 각각 제 2 절연층(210)을 사이에 두고 서로 이격 배치될 수 있다(MC1a, MC1b), 또한, 각 반도체 단위 소자(MC1a, MC1b)는 각각 기판과 평행한 방향(X방향)으로 나란히 배치된 선택 소자층(130)과 상변화 물질층(110)을 포함할 수 있다.
또한, 도 3c를 참고하면, 상변화 물질층(110)은 Ge-Te를 포함하는 제 1 칼코겐층(110a)과 Sb-Te를 포함하는 제 2 칼코겐층(110b)을 포함할 수 있다. 제 1 칼코겐층(110a)과 제 2 칼코겐층(110b)는 함께 초격자 유사(superlattice-like) 구조를 가질 수 있다. 구체적으로, 제 1 칼코겐층(110a)과 제 2 칼코겐층(110b)은 기판(100)과 평행한 방향(X방향)으로 교대로 1회 이상 배열될 수 있다. 예를 들어, 상변화 물질층(110)은 (AmB1-m)n로 표현될 수 있다. A는 제 1 칼코겐층, B는 제 2 칼코겐층이며, 0< m< 1이고, n는 제 1 칼코겐층과 제 2 칼코겐층의 반복 배열 횟수이다. 제 1 칼코겐층(110a)과 제 2 칼코겐층(110b)의 반복 배열 횟수(n)는 1.5 이상, 2 이상, 2.5 이상, 3 이상, 또는 200 이하, 150 이하, 130 이하, 100 이하, 95 이하, 또는 90회 이하일 수 있다.
제 1 칼코겐층(110a)은 GexTe1-x(0.3≤x≤0.7)로 표시되는 화합물을 포함할 수 있으며, 제 2 칼코겐층(110b)는 SbyTe1-y(0.2≤y≤0.8)로 표시되는 화합물을 포함할 수 있다. 또한, 제 1 칼코겐층(110a) 및/또는 제 2 칼코겐층(110b)은 각각 독립적으로 C, N, In, Zn, Sc, 및 Sn 으로 이루어진 군에서 선택되는 하나 또는 둘 이상의 도펀트 물질을 더 포함할 수 있다.
상변화 물질층(110)은 기판(100)과 평행한 방향(X방향)으로 30nm 이상, 35nm 이상, 40nm 이상, 100nm 이하, 95nm 이하, 90nm 이하, 85nm 이하, 또는 80nm 이하의 두께를 가질 수 있다. 또한, 제 1 칼코겐층(110a)과 제 2 칼코겐층(110b)은 각각 독립적으로 1nm 이상, 2nm 이상, 3nm 이상, 5nm이상, 20nm 이하, 15nm 이하, 또는 10nm 이하의 두께를 가질 수 있다.
한편, 제 1 칼코겐층(110a) 및/또는 제 2 칼코겐층(110b)은 각 층 내부에 전자 전달 경로(electron carrier path)를 가질 수 있다. 이로 인해, 수직 방향(Z 방향)으로 인접하여 배치되는 반도체 단위 소자들(MC1a, MC2a)은 제 1 칼코겐층(110a) 및/또는 제 2 칼코겐층(110b)을 공유하여, 반도체 단위 소자들(MC1a, MC2a) 사이에 크로스토크(cross-talk)가 발생할 수 있다.
일 실시예에 따른 반도체 장치는 인접하여 배치되는 반도체 단위 소자들(MC1a, MC2a) 사이에서 상변화 물질층(110)의 전자 전달을 최소화 또는 방지할 수 있다.
일 실시예에 따르면, 도 3c를 참고하면, 선택 소자층(130)은 두 개의 제 1 절연층(200)의 표면 일부를 커버하면서 리세스(recess)부(R)를 형성하도록 두 개의 제 1 절연층(200) 사이에 배치되고, 상변화 물질층(110)은 이러한 리세스(recess)부를 따라 두 개의 제 1 절연층(200)과 선택 소자층(130)을 커버하도록 배치될 수 있다. 상변화 물질층(110)이 제 1절연층(200)에 인접한 면의 길이(d2)가 상변화 물질층(110)이 선택 소자층(130)에 인접한 면의 길이(d1)와 같거나 크도록 하여, 인접한 반도체 단위 소자들(MC1a, MC2a) 사이의 크로스토크(cross-talk)를 최소화할 수 있다. 예를 들어, 상변화 물질층(110)은 제 1 절연층(200)에 인접한 면의 길이(d2)가 선택 소자층에 인접한 면의 길이(d1) 대비 1.0배 초과, 1.5배 이상, 2.0배 이상, 5.0배 이하, 4.5배 이하, 또는 4.0배 이하 일 수 있다.
다른 실시예에 따른 반도체 장치에서는 제 1 칼코겐층과 제 2 칼코겐층이 제 1 절연층(200)에 의해 전기적으로 절연될 수 있다. 도 4는 다른 실시예에 따른 반도체 장치를 도시한 것이다. 도 4를 참고하면, 반도체 장치(30)은 기판(100)과 평행한 방향으로 연장되어 나란히 배치되는 제 1 선택 소자층(1301)과 제 1 상변화 물질층(1101)을 포함하는 제 1 반도체 소자(MC1a) 및 기판(100)과 평행한 방향으로 연장되어 나란히 배치되는 제 2 선택 소자층(1302)과 제 2 상변화 물질층(1102)을 포함하는 제 2 반도체 소자(MC2a)를 포함하고, 제 1 반도체 소자(MC1a)와 제 2 반도체 소자(MC2a)는 제 1 절연층(200)을 사이에 두고 기판(100)의 법선 방향으로 서로 이격되어 배치될 수 있다. 제 1 상변화 물질층(1101)과 제 2 상변화 물질층(1102)은 각각 기판(100)과 평행한 방향으로 연장되어 배열되는 제 1 칼코겐층(1101a, 1102a)과 제 2 칼코겐층(1101b,1102b)을 포함할 수 있다. 제 1 상변화 물질층(1101)과 제 2 상변화 물질층(1102)은 서로 제 1 절연층(200)에 의해 물리적으로 분리되고, 전기적으로 절연되어, 반도체 단위 소자들(MC1a, MC2a) 들 사이의 전자 전달이 방지될 수 있다. 제 1 절연층(200)의 두께는 5nm 이상, 10nm 이상, 15nm 이상, 50nm 이하, 45nm 이하, 40nm 이하, 35nm 이하 또는 30nm 이하일 수 있다.
다시 도 3c를 참고하면, 선택 소자층(130)은 양단에 걸린 전압의 크기에 따라 저항이 변화할 수 있는 물질을 포함할 수 있다. 예를 들어, 선택 소자층(130)은 p-n junction을 포함할 수도 있고, MIEC(mixed ion-electron conductors) 또는 Mott transition device를 포함할 수도 있다. 일 실시예에 따르면, 선택 소자층(130)은 다이오드일 수 있다. 구체적으로, 다이오드는 서로 다른 도전형을 갖는 물질이 기판과 평행한 방향으로 연장되어 나란히 배치된 접합 구조(미도시)일 수 있다. 예를 들어, 다이오드은 N-type과 P-type 도전형을 갖고, N-type과 P-type 도전형 중 어느 하나는 제 1 전극(CL1)에 인접하여 배치되고, 다른 하나는 상변화 물질층(110) 및/또는 제 2 전극(CL2)에 인접하게 배치될 수 있다. 선택 소자층(130)은 P-Si과 N-Si이 접합된 실리콘 다이오드일 수 있다. 또는, 선택 소자층(130)은 P-NiOx와 N-TiOx가 접합되거나 P-CuOx와 N-TiOx가 접합된 산화물 다이오드일 수 있다.
다른 실시예에 따르면, 선택 소자층(130)은 오보닉 문턱 스위칭(Ovonic Threshold Switching, OTS) 특성을 가질 수 있다.
도 5는 오보닉 문턱 스위칭 특성을 갖는 선택 소자층(130)의 전압-전류 곡선을 개략적으로 나타낸 그래프이다. 도 5를 참고하면, 제 1 곡선(61)은 선택 소자층(130)에 전류가 거의 흐르지 않는 상태의 전압-전류 관계를 나타낸다. 전압과 전류가 0인 상태에서 전압이 서서히 증가할 때, 전압이 문턱 전압(Vth)(제 1 전압 레벨(63))에 도달할 때까지 선택 소자층(130)은 고저항 상태로, 거의 전류가 흐르지 않을 수 있다. 그러나, 전압이 문턱 전압(Vth)을 초과하자마자, 선택 소자층(130)는 저저항 상태가 되어, 선택 소자층(130)에 흐르는 전류가 급격히 증가할 수 있고, 선택 소자층(130)에 인가되는 전압은 포화 전압(VS)(제 2 전압 레벨(64))까지 감소하게 된다. 제 2 곡선(62)은 선택 소자층(130)에 전류가 보다 원할히 흐르는 상태에서의 전압-전류 관계를 나타낸다. 선택 소자층(130)에 흐르는 전류가 제 1 전류 레벨(66)보다 커짐에 따라 선택 소자층(130)에 인가되는 전압은 제 2 전압 레벨(64)보다 약간 증가할 수 있다. 예를 들어, 선택 소자층(130)에 흐르는 전류가 제 1 전류 레벨(66)로부터 제 2 전류 레벨(67)까지 상당히 증가하는 동안 선택 소자층(130))에 인가되는 전압은 제 2 전압 레벨(64)로부터 미미하게 증가할 수 있다. 다시 말해, 선택 소자층(130)을 통해 전류가 일단 흐르게 되면, 선택 소자층(130)에 인가되는 전압은 포화 전압(VS)으로 거의 유지될 수 있다. 만약 전류가 유지 전류 레벨(제 1 전류 레벨(66)) 이하로 감소하게 되면, 선택 소자층(130)은 다시 고저항 상태로 전환되어, 전압이 문턱 전압(Vth)으로 증가할 때까지 전류를 효과적으로 블로킹할 수 있다. 이러한 특성으로 인해, 선택 소자층(130)은 제 1 전압 레벨(63)의 문턱 전압(Vth)의 스위칭 특성을 가질 수 있다.
오보닉 문턱 스위칭 특성을 갖는 선택 소자층(130)은 저마늄(Ge) 및/또는 틴(Sn)을 포함하는 제 1 원소, 아세닉(As), 안티모니(Sb), 및/또는 비스무스(Bi)를 포함하는 제 2 원소, 및 설퍼(S), 셀레늄(Se), 및/또는 텔루르(Te)를 포함하는 제 3 원소를 포함할 수 있다.
선택 소자층(130)의 제 1 원소 함량은 총 원소 함량 대비 5.0at% 이상이고 30.0at% 이하일 수 있다. 예를 들어, 제 1 원소 함량은 총 원소 대비 7.0at% 이상, 10.0at% 이상, 25.0at% 이하, 23.0at% 이하, 또는 20.0at% 이하일 수 있다.
선택 소자층(130)의 제 2 원소 함량은 총 원소 함량 대비 5.0at% 이상이고 50.0at% 이하일 수 있다. 예를 들어, 제 2 원소 함량은 총 원소 대비 7.0at% 이상, 10.0at% 이상, 15.0at% 이상, 20.0at% 이상, 45.0at% 이하, 40.0at% 이하, 또는 35.0at% 이하일 수 있다.
선택 소자층(130)의 제 3 원소 함량은 총 원소 대비 0.0at% 초과이고 70.0at% 이하일 수 있다. 예를 들어, 제 3 원소 함량은 총 원소 대비 10.0at% 이상, 15at% 이상, 20.0at% 이상, 25.0at% 이상, 30.0at% 이상, 35.0at% 이상, 40.0at% 이상, 65.0at% 이하, 60.0at% 이하, 또는 55.0at% 이하일 수 있다.
선택 소자층(130)과 상변화 물질층(110)은 전기적으로 연결될 수 있다. 예를 들어, 선택 소자층(130)과 상변화 물질층(110) 사이에 제 3 전극(120)을 더 포함할 수 있다. 제 3 전극(120)은 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다. 예컨대, 이들은 각각 독립적으로 탄소(C), 티타늄나이트라이드(TiN), 티타늄실리콘나이트라이드(TiSiN), 티타늄카본나이트라이드(TiCN), 티타늄카본실리콘나이트라이드(TiCSiN), 티타늄알루미늄나이트라이드(TiAlN), 탄탈륨(Ta), 탄탈륨나이트라이드(TaN), 텅스텐(W) 및 텅스텐나이트라이드(WN) 중에서 하나 또는 둘 이상 선택될 수 있다.
또한, 제 3 전극(120)과 상변화 물질층(110) 사이에 가열 전극(미도시)이 더 포함될 수 있다. 가열 전극은 제 3 전극(120)과 일체로 형성되거나, 별개층로 형성될 수 있다. 가열 전극은 상변화 물질층(110)과 반응하지 않으면서, 상변화 물질층(110)을 상변화시키기에 충분한 열을 발생시킬 수 있는 도전 물질을 포함할 수 있다. 가열 전극은 탄소 계열의 도전 물질을 포함할 수 있다. 예를 들어, 가열 전극은 TiN, TiSiN, TiAlN, TaSiN, TaAlN, TaN, WSi, WN, TiW, MoN, NbN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, TiAl, TiON, TiAlON, WON, TaON, 탄소(C), 실리콘카바이드(SiC), 실리콘카본나이트라이드(SiCN), 카본나이트라이드(CN), 티타늄카본나이트라이드(TiCN), 탄탈륨카본나이트라이드(TaCN) 또는 이들의 조합을 포함할 수 있다.
제 3 전극(120)은 가열 전극(미도시)에 의한 발열이 선택 소자층(130)에 실질적으로 영향을 미치지 않을 두께로 형성될 수 있다. 또한, 제 3 전극(120)은 열적 장벽(thermal barrier)층을 더 포함할 수 있고, 열적 장벽층과 전극 물질층이 번갈아 적층되는 구조를 가질 수 있다. 제 3 전극(120)은 약 10㎚ 내지 약 100㎚ 정도의 두께를 가질 수 있다.
제 1 전극(CL1)과 제 2 전극(CL2)은 반도체 단위 소자(MC1a,MC2a)의 양단에 배치될 수 있다. 구체적으로, 제 1 전극(CL1)은 선택 소자층(130)과 전기적으로 연결되고, 제 2 전극(CL2)은 상변화 물질층(110)과 전기적으로 연결될 수 있다.
제 1 전극(CL1)은 X 방향으로 상호 평행하게 연장될 수 있고, 제 1 전극(CL1)은 두 개의 제 1 절연층(200) 사이에 배치될 수 있다. 또한, 제 2 전극(CL2)은 Z 방향으로 상호 평행하게 연장될 수 있고, 제 2 전극(CL2)은 두 개의 제 2 절연층(210) 사이에 배치될 수 있다. 반도체 장치(20,30)의 구동 측면에서, 제 1 전극(CL1)은 워드 라인과 비트 라인 중 하나에 연결될 수 있고, 제 2 전극(CL2)은 다른 하나에 연결될 수 있다. 제 1 전극(CL1)과 제 2 전극(CL2) 중 어느 하나 이상은 복수 개의 반도체 단위 소자들(MC1a, MC1b, MC2a)의 공통 전극일 수 있다. 구체적으로, 도 3a과 도 3b를 참고하면, 제 1 전극(CL1)은 Z 방향으료 이격된 제 1 절연층(200) 사이에서 Y 방향으로 연장되어 배치될 수 있으며, 동일한 레벨에 배치된 복수 개의 반도체 단위 소자(MC1a 또는 MC1b)들과 공통으로 연결될 수 있다. 또한, 제 2 전극(CL2)은 Y 방향으로 이격된 제 2 절연층(210) 사이에서 Z 방향으로 연장되어 배치될 수 있으며, 동일한 레벨에 배치된 복수 개의 반도체 단위 소자(MC1a, MC1b, MC2a)들과 공통으로 연결될 수 있다.
반도체 장치(20,30)는 기판(100)을 포함할 수 있다. 예를 들어, 기판(100)은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC), 갈륨 비소(GaAs), 인듐 비소(InAs), 인듐포스파이드(InP) 등과 같은 반도체 물질을 포함할 수 있고, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 등과 같은 절연성 물질을 포함할 수도 있다.
반도체 장치(20,30)는 기판(100) 상에 층간 절연층(미도시)을 더 포함할 수 있다. 층간 절연층(미도시)은 기판(100)과 제 1 전극(CL1) 및/또는 제 2 전극 사이에 배치되어, 이들을 전기적으로 분리하는 역할을 할 수 있다. 층간 절연층(미도시)은 실리콘옥사이드와 같은 산화물 및/또는 실리콘나이트라이드와 같은 질화물을 포함할 수 있다.
반도체 장치(20,30)은 분리 절연층(150)을 더 포함할 수 있다. 도 3b를 참고하면, 분리 절연층(150)은 기판(100)의 상면과 접촉하고, 기판(100)의 상면 상에서 Z 방향(Z)으로 연장될 수 있다. 분리 절연층(150)은 제 1 전극들(CL1) 및 제 1 절연층(200)들을 관통하여 형성될 수 있다. 도 3a를 참고하면, 분리 절연층(150)은 제 1 전극(CL1)의 일측면을 따라 또는 Y 방향을 따라 연장될 수 있고, 제 2 절연층(210)의 양측에 배치되거나, X 방향으로 인접하여 배치된 두 개의 제 1 전극(CL1) 사이에 개재될 수 있다.
반도체 장치(20,30)는 기판(100) 상에 구동 회로 영역(미도시)을 더 포함할 수 있다. 구동 회로 영역은 반도체 단위 소자를 구동하거나, 연산 처리를 하는 주변 회로, 구동 회로, 코어 회로 등의 회로부를 포함할 수 있다. 이러한 회로는 예를 들어, 페이지 버퍼(page buffer), 래치 회로(latch circuit), 캐시 회로(cache circuit), 칼럼 디코더(column decoder), 감지 증폭기(sense amplifier), 데이터 인/아웃 회로(data in/out circuit) 또는 로우 디코더(row decoder) 등을 포함할 수 있다. 또한, 이러한 회로들은 기판과 반도체 단위 소자 사이에 배치될 수 있다. 다시 말해, 기판(100) 상에 구동 회로 영역과 반도체 소자이 순차적으로 배치될 수 있고, 이러한 배치 구조는 COP(Cell On Peri) 구조일 수 있다.
구동 회로 영역은 하나 또는 둘 이상의 트랜지스터(TR)와 이러한 트랜지스터(TR)에 전기적으로 연결되는 배선 구조를 포함할 수 있다. 트랜지스터(TR)는 소자 분리막에 의해 정의되는 기판의 활성 영역(AC) 상에 배치될 수 있다. 트랜지스터(TR)는 게이트(G), 게이트 절연막(GD), 및 소스/드레인(SD)을 포함할 수 있다. 또한, 절연 스페이서가 게이트(G)의 양 측벽에 배치될 수 있고, 식각 정지막이 게이트(G) 및/또는 절연 스페이서 상에 배치될 수 있다. 식각 정지막은 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다.
배선 구조는 구동 회로 영역의 레이아웃, 게이트(G)의 종류 및 배열 등에 따라 적절한 수와 위치에 배치될 수 있다. 배선 구조는 2층 이상의 다층 구조를 가질 수 있다. 구체적으로, 배선 구조는 상호 전기적으로 연결되는 콘택과 배선층을 포함하고, 이들은 기판(100) 상에 순차적으로 적층될 수 있다. 콘택과 배선층은 각각 독립적으로 금속, 도전성 금속 질화물, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있고, 텅스텐, 몰리브덴, 티타늄, 코발트, 탄탈륨, 니켈, 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드, 니켈 실리사이드 등과 같은 도전 물질을 포함할 수 있다.
배선 구조는 각 구성 요소를 전기적으로 분리하는 층간 절연막을 포함할 수 있다. 층간 절연막은 복수의 트랜지스터(TR) 사이, 복수의 배선층사이, 및/또는 복수의 콘택 사이에 배치될 수 있다. 층간 절연막은 실리콘 산화물, 실리콘 산질화물, 실리콘 산질화물 등을 포함할 수 있다.
반도체 장치는 당업계에 알려진 통상적인 방법에 따라 제조될 수 있다. 도 6a 내지 도 6g는 일 실시예에 따른 반도체 소자의 제조 과정 일부를 보여주는 단면도들이다.
도 6a를 참고하면, 기판(100)상에 제 1 절연층(200)과 희생층(300)을 교대로 적층하여 구조물(L)을 형성한다. 제 1 절연층(200)은 기판(100) 표면과 구조물(L)의 최상부에 배치될 수 있다.
도 6b를 참고하면, 구조물(L)에 Z 방향으로 수직 트렌치(T)를 형성한다. 수직 트렌치(T)의 양측으로 서브 구조물(L1,L2)이 형성될 수 있다.
도 6c를 참고하면, 희생층(300)을 선택적으로 제거하여 두 개의 제 1 절연층(200) 사이에 X축 방향으로 수평홀(H)를 형성한다.
도 6d를 참고하면, 수평홀(H) 내부의 일부에 선택 소자층(130)을 형성한다. 선택 소자층(130)은 두 개의 제 1 절연층(200)과 함께 제 1 리세스(recess)부(R1)을 형성할 수 있다.
도 6e를 참고하면, 수평홀(H) 나머지 내부의 일부에 제 3 전극(120)을 형성한다. 제 3 전극(120)은 선택 소자층(130)과 기판(100)과 평행한 방향으로 연장되어 배치되고, 두 개의 제 1 절연층(200)과 함께 제 2 리세스(recess)부(R2)을 형성할 수 있다. 제 2 리세스(recess)부(R2)는 두 개의 제 1 절연층(200)간 거리(d1)보다 제 1 절연층(200)이 수직 트렌치(T)와 수평홀(H)에 노출된 거리(d2)가 크도록 형성될 수 있다. 예를 들어, 제 1 절연층(200)이 수직 트렌치(T)와 수평홀(H)에 노출된 거리(d2)는 두 개의 제 1 절연층(200)간 거리(d1) 대비 1.0배 초과, 1.5배 이상, 2.0배 이상, 5.0배 이하, 4.5배 이하, 또는 4.0배 이하 일 수 있다.
도 6f를 참고하면, 수평홀(H)과 수직 트렌치(T)의 측벽을 따라 상변화 물질층(110)이 형성된다. 상변화 물질층(110)은 제 1 칼코겐층(110a)와 제 2 칼코겐층(110b)가 교대로 적층되면서 형성될 수 있다.
도 6g를 참고하면, 수평홀(H)과 트렌치(T)의 남은 공간에 제 2 전극(CL2)이 형성된다.
또한, 도 4와 같은 다른 실시예 실시예는 도 6f와 도 6g 사이에 도 7a 내지 도 7e의 단계가 추가될 수 있다. 구체적으로, 수평홀(H)과 수직 트렌치(T)의 남은 공간에 희생층(SL)을 형성한 후(도 7a), 제 1 절연층(200)을 커버하는 상변화 물질층(110)의 대부분이 제거되는 길이(X방향)까지, 희생층(SL)의 일부, 제 1 절연층(200)의 일부, 및 상변화 물질층(110)의 일부를 제거(식각)할 수 있다(도 7b). 상변화 물질층(110) 중 두 개의 제 1 절연층(200) 사이에서 희생층(SL)의 나머지 부분에 의해 커버되지 않고 노출된 부분을 선택적으로 제거한 후(도 7c), 제거된 위치에는 인접한 상변화 물질층(110)과 같은 높이를 가지도록(희생층과 접하지 않는 높이까지), 다시 상변화 물질층(110)을 형성할 수 있다(도 7d). 이후, 희생층(SL)의 나머지 부분을 제거할 수 있으며, 도 6f의 트렌치(T)보다 너비가 큰 트렌치(T2)가 형성될 수 있다(도 7e). 형성된 트렌치(T2)는 도 6g와 같이 제 2 전극(CL2) 물질로 채워질 수 있다.
구체적으로, 제 1, 2 전극(CL1, CL2), 제 1, 2 절연층(200,210), 선택 소자층(130), 제 3 전극(120), 상변화 물질층(130) 등 각 구성 요소는 당업계에 알려진 방법을 통해 형성될 수 있다. 이들 구성 요소는 각각 독립적으로 원자층 증착(ALD), 화학 기상 증착(CVD), 물리 기상 증착(PVD), 또는 스퍼터링 등의 증착 방법들을 통하여 원하는 조성과 두께를 갖도록 형성될 수 있다. 예를 들어, 상변화 물질층(130)은 저마늄(Ge), 텔루륨(Te), 안티모니(Sb), Te(텔루르)를 포함하는 소스를 순차적으로 이용하여 원자층 증착(ALD)으로 제조될 수 있다.
또한, 이들 구성 요소는 각각 독립적으로 당업계에 알려진 방법을 통해 패터닝될 수 있다. 구체적으로, 마스크 패턴을 활용하는 양각 식각 방법뿐 아니라, 다마신(damascene) 방법도 사용될 수 있다.
이상에서 실시예들에 대하여 상세하게 설명하였지만 권리범위는 이에 한정되는 것은 아니고 다음의 청구 범위에서 정의하고 있는 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 권리범위에 속하는 것이다.
100, 20, 30: 반도체 장치,
MC, MC1a, MC1b, MC2a : 반도체 단위 소자
CL1: 제 1 전극 CL2: 제 2 전극
SW, 130, 1301, 1302 : 선택 소자층
ME, 110, 1101, 1102 : 상변화 물질층
120, 1201, 1202 : 제 3 전극
110a, 1101a 1102a: 제 1 칼코겐층
110b,1101b, 1102b :제 2 칼코겐층
200 : 제 1 절연층 210 : 제 2 절연층
150 : 분리 절연층
MC, MC1a, MC1b, MC2a : 반도체 단위 소자
CL1: 제 1 전극 CL2: 제 2 전극
SW, 130, 1301, 1302 : 선택 소자층
ME, 110, 1101, 1102 : 상변화 물질층
120, 1201, 1202 : 제 3 전극
110a, 1101a 1102a: 제 1 칼코겐층
110b,1101b, 1102b :제 2 칼코겐층
200 : 제 1 절연층 210 : 제 2 절연층
150 : 분리 절연층
Claims (20)
- 기판; 상기 기판의 법선 방향으로 서로 이격되어 배치되는 제 1 절연층과 제 2 절연층; 및 상기 제 1 절연층과 제 2 절연층 사이에서 배치되는 반도체 단위 소자를 포함하고,
상기 반도체 단위 소자는 상기 기판과 평행한 방향으로 연장되어 나란히 배치되는 선택 소자층과 상변화 물질층을 갖고,
상기 상변화 물질층은 GexTe1-x(0.3≤x≤0.7)를 포함하는 제 1 칼코겐층 및 SbyTe1-y(0.2≤y≤0.8)를 포함하는 제 2 칼코겐층을 포함하며,
상기 선택 소자층은 상기 제 1 절연층과 제 2 절연층의 표면 일부를 커버하면서 리세스(recess)부를 형성하도록 배치되고,
상기 상변화 물질층은 상기 리세스(recess)부를 따라 상기 제 1 절연층, 선택 소자층, 및 제2 절연층을 커버하도록 배치되고, 상기 제 1 절연층에 인접한 면의 길이가 상기 선택 소자층에 인접한 면의 길이와 같거나 큰 반도체 장치. - 제 1 항에 있어서,
상기 상변화 물질층은 상기 제 1 절연층에 인접한 면의 길이가 상기 선택 소자층에 인접한 면의 길이 대비 1.0배 초과이고 5.0배 이하인 반도체 장치. - 제 1항에 있어서,
상기 제 1 칼코겐층과 제 2 칼코겐층은 함께 초격자 유사(superlattice-like) 구조를 갖는 반도체 장치. - 제 1항에 있어서,
상기 제 1 칼코겐층과 제 2 칼코겐층은 상기 기판과 평행한 방향으로 교대로 1회 이상 배열되는 반도체 장치. - 제 1항에 있어서,
상기 제 1 칼코겐층 및 제 2 칼코겐층은 각각 독립적으로 상기 기판과 평행한 방향으로 1nm 이상이고 20nm이하의 두께를 갖는 반도체 장치. - 제 1항에 있어서,
상기 제 1 칼코겐층과 제 2 칼코겐층 중 하나 이상은 각각 독립적으로 C, N, In, Zn, Sc, 및 Sn 으로 이루어진 군에서 선택되는 하나 또는 둘 이상의 도펀트 물질을 포함하는 반도체 장치. - 제 1항에 있어서,
상기 선택 소자층과 상변화 물질층은 전기적으로 연결된 반도체 장치. - 제 1항에 있어서,
상기 선택 소자층과 상변화 물질층 사이에 가열 전극층을 더 포함하는 반도체 장치. - 제 1항에 있어서,
상기 상변화 물질층은 30nm 이상이고 100nm 이하의 두께를 갖는 반도체 장치. - 제 1항에 있어서,
상기 선택 소자층에 전기적으로 연결되는 제 1 전극 및 상기 상변화 물질층에 전기적으로 연결되는 제 2 전극을 더 포함하는 반도체 장치 - 제 10항에 있어서,
복수 개의 반도체 단위 소자를 포함하며,
상기 복수 개의 반도체 단위 소자는 상기 제 1 전극 또는 제 2 전극을 공통 전극으로 포함하는 반도체 장치. - 제 1항에 있어서,
상기 선택 소자층은 오보닉 문턱 스위칭 특성을 갖는 물질을 포함하는 반도체 장치. - 제 12항에 있어서,
상기 선택 소자층은
저마늄(Ge) 및 틴(Sn)으로 이루어진 군에서 하나 이상 선택되는 제 1 원소,
아세닉(As), 안티모니(Sb), 및 비스무스(Bi)로 이루어진 군에서 하나 이상 선택되는 제 2 원소, 및
설퍼(S), 셀레늄(Se), 및 텔루르(Te)로 이루어진 군에서 하나 이상 선택되는 제 3 원소를 포함하는 반도체 장치. - 기판;
상기 기판과 평행한 방향으로 연장되어 나란히 배치되는 제 1 선택 소자층과 및 제 1 상변화 물질층을 포함하는 제 1 반도체 소자;
상기 기판과 평행한 방향으로 연장되어 나란히 배치되는 제 2 선택 소자층과 및 제 2 상변화 물질층을 포함하는 제 2 반도체 소자;를 포함하고,
상기 제 1 반도체 소자와 제 2 반도체 소자는 절연층을 사이에 두고 기판의 법선 방향으로 서로 이격되어 배치되고,
상기 제 1 상변화 물질층과 제 2 상변화 물질층은 각각 독립적으로 GexTe1-x(0.3≤x≤0.7)를 포함하는 제 1 칼코겐층과 SbyTe1-y(0.2≤y≤0.8)를 포함하는 제 2 칼코겐층을 포함하며,
상기 제 1 칼코겐층과 제 2 칼코겐층은 상기 기판과 평행한 방향으로 연장되어 배열되는 반도체 장치. - 제 14항에 있어서,
상기 제1 상변화 물질층과 상기 제2 상변화 물질층은 상기 절연층에 의해 전기적으로 절연된 것인 반도체 장치. - 제 14항에 있어서,
상기 절연층의 두께는 5nm 이상이고 50nm 이하인 반도체 장치. - 제 14항에 있어서,
상기 제 1 상변화 물질층과 제 2 상변화 물질층은 각각 독립적으로 기판과 평행한 방향으로 30nm이상이고 100nm 이하의 두께를 갖는 반도체 장치. - 제 14항에 있어서,
상기 제 1 칼코겐층과 제 2 칼코겐층 중 하나 이상은 각각 독립적으로 C, N, In, Zn, Sc, 및 Sn 으로 이루어진 군에서 선택되는 하나 또는 둘 이상의 도펀트 물질을 포함하는 반도체 장치. - 제 14항에 있어서,
상기 제 1 선택 소자층 및 제 2 선택 소자층 중 어느 하나에 전기적으로 연결되는 제 1 전극을 더 포함하는 반도체 장치. - 제 14항에 있어서,
상기 제 1 상변화 물질층 및 제 2 상변화 물질층과 전기적으로 연결되며, 기판의 법선 방향으로 연장된 제 2 전극을 더 포함하는 반도체 장치.
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