KR20200073716A - 내 산화성 전극을 가진 가변 저항성 반도체 소자 - Google Patents

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KR20200073716A
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electrode
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박우영
고영석
김수길
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Abstract

하부 전도성 배선; 상기 하부 전도성 배선 상의 바텀 전극; 상기 바텀 전극 상의 선택 엘리먼트 패턴; 상기 선택 엘리먼트 상의 제1 중간 전극; 상기 제1 중간 전극 상의 제2 중간 전극; 상기 제2 중간 전극 상의 저항 엘리먼트 패턴; 상기 저항 엘리먼트 패턴 상의 탑 전극; 및 상기 탑 전극 상의 상부 전도성 배선을 포함하고, 및 상기 제1 중간 전극은 제1 물질을 포함하는 가변 저항성 반도체 소자가 제공된다. 상기 제2 중간 전극은 상기 제1 물질보다 우수한 내 산화성 및 높은 일 함수를 갖는 제2 물질을 포함할 수 있다.

Description

내 산화성 전극을 가진 가변 저항성 반도체 소자{Variable Resistive Semiconductor Device Having an Oxidation-Resistance Electrode}
본 발명은 내 산화성 전극을 가진 가변 저항성 반도체 소자에 관한 것이다.
가변 저항성 반도체 소자는 낮은 생산 비용, 비교적 단순한 제조 공정, 우수한 수율 및 확장성(scalability), 및 DRAM의 장점과 FLASH 메모리의 장점을 모두 가졌으므로 SCM(storage class memory) 소자로서 주목 받고 있다. 또한, 상기 가변 저항성 반도체 소자는 낮은 전력 소모와 높은 집적도 때문에 모바일 기기용으로도 응용될 수 있다. 하지만, 상기 가변 저항성 반도체 소자가 고집적화 및 저전력 소모 소자로 더욱 널리 이용되기 위하여 데이터 센싱 마진을 향상시키고 및 스니크(sneak) 전류를 더욱 줄여야 한다는 문제가 있다.
본 발명이 해결하고자 하는 과제는 전압 센싱 마진이 향상된 가변 저항성 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 스위칭 페일(fail)이 낮은 가변 저항성 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상기 가변 저항성 반도체 소자를 제조하는 방법을 제공하는 것이다.
본 발명의 일 실시예에 의한 가변 저항성 반도체 소자는 하부 전도성 배선; 상기 하부 전도성 배선 상의 바텀 전극; 상기 바텀 전극 상의 선택 엘리먼트 패턴; 상기 선택 엘리먼트 상의 제1 중간 전극; 상기 제1 중간 전극 상의 제2 중간 전극; 상기 제2 중간 전극 상의 저항 엘리먼트 패턴; 상기 저항 엘리먼트 패턴 상의 탑 전극; 및 상기 탑 전극 상의 상부 전도성 배선을 포함하고, 및 상기 제1 중간 전극은 제1 물질을 포함할 수 있다. 상기 제2 중간 전극은 상기 제1 물질보다 우수한 내 산화성 및 높은 일 함수를 갖는 제2 물질을 포함할 수 있다.
상기 제1 물질은 티타늄 나이트라이드 (TiN), 티타늄 카본 나이트라이드 (TiCN), 티타늄 알루미늄 나이트라이드 (TiAlN), 티타늄 실리콘 나이트라이드 (TiSiN), 탄탈륨 나이트라이드 (TaN), 탄탈륨 카본 나이트라이드 (TaCN), 탄탈륨 실리콘 나이트라이드 (TaSiN), 탄탈륨 티타늄 나이트라이드 (TaTiN), 카본(carbon), 비정질 카본(α-carbon) 중 하나 이상을 포함할 수 있다.
상기 제2 물질은 루데늄 (Ru), 코발트 (Co), 팔라듐(Pd), 니켈 (Ni), 레늄 (Re), 이리듐 (Ir), 백금 (Pt), 금 (Au), 로듐 (Rh), 또는 납 (Pb) 같은 금속, 이리듐 옥사이드 (IrO2), 루데늄 옥사이드 (RuO2), 레늄 옥사이드 (ReO2), 같은 금속 산화물들, 티타늄 나이트라이드 (TiN), 탄탈륨 나이트라이드 (TaN), 텅스텐 나이트라이드 (WN), 탄탈륨 실리콘 나이트라이드 (TaSiN), 티타늄 실리콘 나이트라이드 (TiSiN) 같은 금속성 질화물, 루데늄-하프늄 (RuHf), 루데늄-탄탈륨 (RuTa), 루데늄-티타늄 (RuTi), 또는 루데늄-지르코늄 (RuZr) 같은 루데늄 (Ru)을 포함하는 금속 합금들, 루데늄-실리콘 (RuSi) 같은 루데늄 실리사이드, 이리듐-하프늄 (IrHf), 이리듐 탄탈륨 (IrTa), 이리듐-티타늄 (IrTi), 또는 이리듐-지르코늄 (IrZr) 같은 이리듐 (Ir)을 포함하는 금속 합금들, 또는 이리듐-실리콘 (IrSi) 같은 이리듐 실리사이드 중 하나 이상을 포함할 수 있다.
상기 바텀 전극은 티타늄 나이트라이드 (TiN), 티타늄 카본 나이트라이드 (TiCN), 티타늄 알루미늄 나이트라이드 (TiAlN), 티타늄 실리콘 나이트라이드 (TiSiN), 탄탈륨 나이트라이드 (TaN), 탄탈륨 카본 나이트라이드 (TaCN), 탄탈륨 실리콘 나이트라이드 (TaSiN), 탄탈륨 티타늄 나이트라이드 (TaTiN), 카본(carbon), 비정질 카본(α-carbon) 중 하나를 포함할 수 있다.
상기 선택 엘리먼트 패턴은 Ovonic Threshold Switching (OTS) 물질층, 쇼트키 다이오드, MIM (metal-insulator-metal), PN 접합 다이오드, Metal-Insulator Transition (MIT) 물질층, Mixed-Ionic-Electronic-Conduction (MIEC) 물질층, 비소(As, Arsenic) 이온들이 도핑된 실리콘 중 하나를 포함할 수 있다.
상기 저항 엘리먼트 패턴은 하프늄 산화물 (HfO2), 탄탈륨 산화물 (Ta2O5), 티타늄 산화물 (TiO2), 지르코늄 산화물 (ZrO2), 알루미늄 산화물 (Al2O3), 가돌리늄 산화물 (Gd2O3), 란타늄 산화물 (La2O3), 또는 이터븀 산화물 (Yb2O3), 실리콘 산화물 (SiO2), 또는 하프늄 (Hf), 탄탈륨 (Ta), 티타늄 (Ti), 지르코늄 (Zr), 텅스텐 (W), 알루미늄 (Al), 가돌리늄 (Gd), 란타늄 (La), 이터븀 (Yb), 또는 이리듐 (Ir) 중 둘 이상의 금속을 포함하는 금속 산화물, 상 변화 물질, 또는 전도성 브리지 램(CBRAM) 물질 중 하나를 포함할 수 있다.
상기 가변 저항성 반도체 소자는 상기 제2 중간 전극과 상기 저항 엘리먼트 패턴 사이에 개재된 레저버 패턴을 더 포함할 수 있다. 상기 레저버 패턴은 하프늄 (Hf), 탄탈륨 (Ta), 티타늄 (Ti), 실리콘(Si), 티타늄 산화물 (TiOx), 텅스텐, 또는 그 조합들 중 하나를 포함할 수 있다.
상기 가변 저항성 반도체 소자는 상기 바텀 전극과 상기 선택 엘리먼트 패턴 사이에 개재된 저항성 배리어 층을 더 포함할 수 있다. 상기 저항성 배리어 층은 실리콘, 하프늄 (Hf), 탄탈륨 (Ta), 티타늄 (Ti), 지르코늄 (Zr), 또는 알루미늄 (Al) 중 적어도 하나 이상을 포함하는 산화물을 포함할 수 있다.
상기 가변 저항성 반도체 소자는 상기 탑 전극 및 상기 저항 엘리먼트 패턴의 측벽들 상에 컨포멀하게 형성된 제1 스페이서를 더 포함할 수 있다. 상기 제1 스페이서는 절연물을 포함할 수 있다.
상기 가변 저항성 반도체 소자는 상기 바텀 전극, 상기 선택 엘리먼트 패턴, 상기 제1 중간 전극, 상기 제2 중간 전극, 및 상기 제1 스페이서의 측면들 상에 컨포멀하게 형성된 제2 스페이서를 더 포함할 수 있다. 상기 제2 스페이서는 절연물을 포함할 수 있다.
본 발명의 일 실시예에 의한 가변 저항성 반도체 소자는 하부 전도성 배선; 상기 하부 전도성 배선 상의 바텀 전극; 상기 바텀 전극 상의 선택 엘리먼트 패턴; 상기 선택 엘리먼트 상의 하부 중간 전극; 상기 하부 중간 전극 상의 상부 중간 전극; 상기 상부 중간 전극 상의 저항 엘리먼트 패턴; 상기 저항 엘리먼트 패턴 상의 탑 전극; 및 상기 탑 전극 상의 상부 전도성 배선을 포함할 수 있다. 상기 하부 중간 전극은 티타늄 질화물 또는 비정질 카본 중 하나를 포함할 수 있다. 상기 상부 중간 전극은 루데늄 또는 루데늄 산화물 중 하나를 포함할 수 있다.
상기 바텀 전극은 티타늄 질화물 (TiN) 또는 비정질 카본(α-carbon) 중 하나를 포함할 수 있다.
상기 가변 저항성 반도체 소자는 상기 상부 중간 전극과 상기 저항 엘리먼트 패턴 사이에 개재된 레저버 패턴을 더 포함할 수 있다. 상기 레저버 패턴은 하프늄 (Hf), 탄탈륨 (Ta), 티타늄 (Ti), 실리콘(Si), 티타늄 산화물 (TiOx), 텅스텐, 또는 그 조합들 중 하나를 포함할 수 있다.
상기 가변 저항성 반도체 소자는 상기 바텀 전극과 상기 선택 엘리먼트 패턴 사이에 개재된 저항성 배리어 층을 더 포함할 수 있다. 상기 저항성 배리어 층은 실리콘, 하프늄 (Hf), 탄탈륨 (Ta), 티타늄 (Ti), 지르코늄 (Zr), 또는 알루미늄 (Al) 중 적어도 하나 이상을 포함하는 산화물을 포함할 수 있다.
상기 가변 저항성 반도체 소자는 상기 탑 전극 및 상기 저항 엘리먼트 패턴의 측벽들 상에 컨포멀하게 형성된 제1 스페이서를 더 포함할 수 있다. 상기 제1 스페이서는 절연물을 포함할 수 있다.
상기 가변 저항성 반도체 소자는 상기 바텀 전극, 상기 선택 엘리먼트 패턴, 상기 하부 중간 전극, 상기 상부 중간 전극, 및 상기 제1 스페이서의 측면들 상에 컨포멀하게 형성된 제2 스페이서를 더 포함할 수 있다. 상기 제2 스페이서는 절연물을 포함할 수 있다.
본 발명의 일 실시예에 의한 가변 저항성 반도체 소자는 하부 전도성 배선; 상기 하부 전도성 배선 상의 바텀 전극; 상기 바텀 전극 상의 선택 엘리먼트 패턴; 상기 선택 엘리먼트 상의 하부 중간 전극; 상기 하부 중간 전극 상의 상부 중간 전극; 상기 상부 중간 전극 상의 저항 엘리먼트 패턴; 상기 저항 엘리먼트 패턴 상의 탑 전극; 및 상기 탑 전극 상의 상부 전도성 배선을 포함할 수 있다. 상기 상부 중간 전극은 상기 하부 중간 전극보다 내 산화성이 우수하고 일 함수가 높은 물질을 포함할 수 있다.
상기 가변 저항성 반도체 소자는 상기 상부 중간 전극과 상기 저항 엘리먼트 패턴 사이에 개재된 레저버 패턴을 더 포함할 수 있다. 상기 레저버 패턴은 하프늄 (Hf), 탄탈륨 (Ta), 티타늄 (Ti), 실리콘(Si), 티타늄 산화물 (TiOx), 텅스텐, 또는 그 조합들 중 하나를 포함할 수 있다.
상기 가변 저항성 반도체 소자는 상기 바텀 전극과 상기 선택 엘리먼트 패턴 사이에 개재된 저항성 배리어 층을 더 포함할 수 있다. 상기 저항성 배리어 층은 실리콘, 하프늄 (Hf), 탄탈륨 (Ta), 티타늄 (Ti), 지르코늄 (Zr), 또는 알루미늄 (Al) 중 적어도 하나 이상을 포함하는 산화물을 포함할 수 있다.
상기 가변 저항성 반도체 소자는 상기 탑 전극 및 상기 저항 엘리먼트 패턴의 측벽들 상에 컨포멀하게 형성된 제1 스페이서; 및 상기 바텀 전극, 상기 선택 엘리먼트 패턴, 상기 하부 중간 전극, 상기 상부 중간 전극, 및 상기 제1 스페이서의 측면들 상에 컨포멀하게 형성된 제2 스페이서를 더 포함할 수 있다. 상기 제1 및 제2 스페이서는 실리콘 질화물을 포함할 수 있다.
본 발명의 기술적 사상에 의한 가변 저항성 반도체 소자는 향상된 전압 센싱 마진 및 낮아진 스위칭 페일을 가질 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항성 반도체 소자의 개념적인 회로도이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항성 반도체 소자의 개념적인 3차원 사시도이다.
도 3a 내지 3d는 도 2의 I-I’를 따라 취해진 본 발명의 실시예들에 의한 가변 저항성 반도체 소자들을 개념적으로 도시한 종단면도들이다.
도 4 내지 12는 본 발명의 일 실시예에 의한 가변 저항성 반도체 소자를 형성하는 방법을 설명하는 종단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 엘리먼트(elements)가 다른 엘리먼트와 ‘접속된(connected to)’ 또는 ‘커플링된(coupled to)’ 이라고 지칭되는 것은, 다른 엘리먼트와 직접 연결 또는 커플링된 경우 또는 중간에 다른 엘리먼트를 개재한 경우를 모두 포함한다. 반면, 하나의 엘리먼트가 다른 엘리먼트와 ‘직접 접속된(directly connected to)’ 또는 ‘직접 커플링된(directly coupled to)’으로 지칭되는 것은 중간에 다른 엘리먼트를 개재하지 않은 것을 나타낸다. ‘및/또는’은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항성 반도체 소자(100)의 개념적인 회로도이다. 도 1을 참조하면, 본 발명의 일 실시예에 의한 가변 저항성 반도체 소자(100)는 제1 방향, 예를 들어 로우 방향으로 평행하게 연장하는 워드 라인들(WL), 상기 워드 라인들(WL)과 수직으로 교차하는 제2 방향, 예를 들어 컬럼 방향으로 평행하게 연장하는 비트 라인들(BL), 및 상기 워드 라인들(WL)과 상기 비트 라인들(BL)의 교차 영역들 사이에 배치된 메모리 셀 스택들(MC)을 포함할 수 있다. 상기 메모리 셀 스택들(MC)은 가변 저항 엘리먼트 (variable resistance element)를 포함할 수 있다. 상기 워드 라인들(WL)과 상기 비트 라인들(BL)은 서로 뒤바뀔 수 있다.
도 2는 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항성 반도체 소자(100)의 개념적인 3차원 사시도이다. 도 2를 참조하면, 본 발명의 일 실시예에 의한 가변 저항성 반도체 소자(100)는 하부 전도성 배선들(15), 상부 전도성 배선들(85), 및 메모리 셀 스택들(MC)을 포함할 수 있다. 상기 하부 전도성 배선들(15)은 제1 수평 방향(D1)으로 평행하게 연장할 수 있다. 도 1을 더 참조하여, 상기 하부 전도성 배선들(15)은 워드 라인들(WL)일 수 있다. 본 발명의 다른 실시예에서, 상기 하부 전도성 배선들(15)은 비트 라인들(BL)일 수도 있다. 상기 상부 전도성 배선들(85)은 상기 제1 수평 방향(D1)과 직교하는 제2 수평 방향(D2)으로 평행하게 연장할 수 있다. 즉, 상면도에서, 상기 하부 전도성 배선들(15)과 상기 상부 전도성 배선들(85)은 메시(mesh) 또는 격자(lattice) 모양처럼 서로 직교할 수 있다. 도 1을 더 참조하여, 상기 상부 전도성 배선들(85)은 비트 라인들(BL)일 수 있다. 본 발명의 다른 실시예에서, 상기 상부 전도성 배선들(85)은 워드 라인들(WL)일 수도 있다. 상기 메모리 셀 스택들(MC)은 상기 하부 전도성 배선들(15)과 상기 상부 전도성 배선들(85)이 교차하는 영역들 내에 수직하게 배치될 수 있다. 상기 메모리 셀 스택들(MC)은 다수의 적층된 구성 요소들을 포함할 수 있고, 및 기둥 모양을 가질 수 있다.
도 3a 및 3b는 도 2의 I-I'를 따라 취해진 본 발명의 실시예들에 의한 가변 저항성 반도체 소자들(100A, 100B)을 개념적으로 도시한 종단면도들이다. 도 3a를 참조하면, 상기 가변 저항성 반도체 소자(100A)는 하부 층(10) 상의 하부 전도성 배선(15), 메모리 셀 스택(MC), 스페이서 층(70), 층간 절연층(80), 상부 전도성 배선(85), 및 캡핑 절연층(90)을 포함할 수 있다.
상기 하부 층(10)은 기판 또는 하부 절연성 베이스 층일 수 있다. 예를 들어, 상기 하부 층(10)은 실리콘 웨이퍼 상의 절연층 또는 에피택셜 성장된 실리콘 층 상의 절연층일 수 있다. 따라서, 상기 하부 층(10)은 실리콘 질화물 (SiN), 실리콘 산화물 (SiO2), 실리콘 산화 질화물 (SiON), 또는 기타 절연성 물질을 포함할 수 있다.
상기 하부 전도성 배선(15)은 상기 하부 층(10) 상에 배치될 수 있다. 상기 하부 전도성 배선(15)은, 도 2를 참조하여, 상기 워드 라인들(WL) 중 하나일 수 있다. 즉, 상기 하부 전도성 배선(15)은 상기 제1 수평 방향(D1)으로 평행하게 연장할 수 있다. 상기 하부 전도성 배선(15)은 도핑된 실리콘, 금속, 금속 실리사이드, 금속 화합물, 금속 합금, 또는 기타 전도성 물질을 포함할 수 있다.
상기 메모리 셀 스택(MC)은 상기 하부 전도성 배선(15) 상에 기둥 형태로 배치될 수 있다. 상기 메모리 셀 스택(MC)은 하부에 배치된 선택 엘리먼트(SE) 및 상부에 배치된 저항 엘리먼트(RE)를 포함할 수 있다. 본 발명의 다른 실시예에서, 상기 선택 엘리먼트(SE)가 상부에 배치되고 및 상기 저항 엘리먼트(RE)가 하부에 배치될 수도 있다.
상기 선택 엘리먼트(SE)는 바텀 전극(20), 상기 바텀 전극(20) 상에 배치된 선택 엘리먼트 패턴(30), 상기 선택 엘리먼트 패턴(30) 상에 배치된 하부 중간 전극(40), 및 상기 하부 중간 전극(40) 상에 배치된 상부 중간 전극(45)을 포함할 수 있다.
상기 바텀 전극(20)은 상기 하부 전도성 배선(15) 상에 상기 하부 전도성 배선(15)과 전기적으로 연결되도록 배치될 수 있다. 상기 바텀 전극(20)은 원형 또는 다각형의 메사(mesa) 모양을 가질 수 있다. 상기 바텀 전극(20)은 상기 하부 전도성 배선(15)과 우수한 접착력을 갖도록 티타늄(Ti), 탄탈륨(Ta), 또는 카본(C) 중 하나 이상을 가진 전도체들을 포함할 수 있다. 구체적으로, 상기 바텀 전극(20)은 티타늄 나이트라이드 (TiN), 티타늄 카본 나이트라이드 (TiCN), 티타늄 알루미늄 나이트라이드 (TiAlN), 티타늄 실리콘 나이트라이드 (TiSiN), 탄탈륨 나이트라이드 (TaN), 탄탈륨 카본 나이트라이드 (TaCN), 탄탈륨 실리콘 나이트라이드 (TaSiN), 탄탈륨 티타늄 나이트라이드 (TaTiN), 카본(C), 비정질 카본(α-C) 중 하나 이상을 포함할 수 있다.
상기 선택 엘리먼트 패턴(30)은 상기 메모리 셀 스택(MC) 내에 전류 흐름을 허락하거나 또는 블로킹할 수 있다. 상기 선택 엘리먼트 패턴(30)은 Ovonic Threshold Switching (OTS) 물질층, 쇼트키 다이오드, MIM (metal-insulator-metal), PN 접합 다이오드, Metal-Insulator Transition (MIT) 물질층, Mixed-Ionic-Electronic-Conduction (MIEC) 물질층, 또는 기타 선택적으로 전류 흐름을 블로킹할 수 있는 물질들 중 하나 이상을 포함할 수 있다. 예를 들어, 상기 선택 엘리먼트 패턴(30)은 비소(As, Arsenic) 이온들이 도핑된 실리콘을 포함할 수 있다.
상기 하부 중간 전극(40)은 상기 선택 엘리먼트 패턴(30)과 접착력이 우수한 전도체를 포함할 수 있다. 예를 들어, 상기 하부 중간 전극(40)은 티타늄(Ti), 탄탈륨(Ta), 또는 카본(C) 중 하나 이상을 가진 전도체들을 포함할 수 있다. 구체적으로, 상기 하부 중간 전극(40)은 티타늄 나이트라이드 (TiN), 티타늄 카본 나이트라이드 (TiCN), 티타늄 알루미늄 나이트라이드 (TiAlN), 티타늄 실리콘 나이트라이드 (TiSiN), 탄탈륨 나이트라이드 (TaN), 탄탈륨 카본 나이트라이드 (TaCN), 탄탈륨 실리콘 나이트라이드 (TaSiN), 탄탈륨 티타늄 나이트라이드 (TaTiN), 카본(C), 비정질 카본(α-C) 중 하나 이상을 포함할 수 있다.
상기 상부 중간 전극(45)은 우수한 내 산화성(anti-oxidation characteristics)을 갖고 상기 하부 중간 전극(40)보다 상대적으로 높은 일 함수(higher work function)을 갖는 전도체를 포함할 수 있다. 예를 들어, 상기 상부 중간 전극(45)은 루데늄 (Ru), 코발트 (Co), 팔라듐(Pd), 니켈 (Ni), 레늄 (Re), 이리듐 (Ir), 백금 (Pt), 금 (Au), 로듐 (Rh), 또는 납 (Pb) 같은 금속, 이리듐 옥사이드 (IrO2), 루데늄 옥사이드 (RuO2), 레늄 옥사이드 (ReO2), 같은 금속 산화물들, 티타늄 나이트라이드 (TiN), 탄탈륨 나이트라이드 (TaN), 텅스텐 나이트라이드 (WN), 탄탈륨 실리콘 나이트라이드 (TaSiN), 티타늄 실리콘 나이트라이드 (TiSiN) 같은 금속성 질화물, 루데늄-하프늄 (RuHf), 루데늄-탄탈륨 (RuTa), 루데늄-티타늄 (RuTi), 또는 루데늄-지르코늄 (RuZr) 같은 루데늄 (Ru)을 포함하는 금속 합금들, 루데늄-실리콘 (RuSi) 같은 루데늄 실리사이드, 이리듐-하프늄 (IrHf), 이리듐 탄탈륨 (IrTa), 이리듐-티타늄 (IrTi), 또는 이리듐-지르코늄 (IrZr) 같은 이리듐 (Ir)을 포함하는 금속 합금들, 또는 이리듐-실리콘 (IrSi) 같은 이리듐 실리사이드 중 하나 이상을 포함할 수 있다.
상기 저항 엘리먼트(RE)는 상기 선택 엘리먼트(SE)의 상기 상부 중간 전극(45) 상에 배치된 저항 엘리먼트 패턴(50), 상기 저항 엘리먼트 패턴(50) 상에 배치된 레저버 패턴(55), 및 상기 레저버 패턴(55) 상에 배치된 탑 전극(60)을 포함할 수 있다.
상기 저항 엘리먼트 패턴(50)은 산소 함유량에 따라 저항 값이 변하는 가변 저항성 물질을 포함할 수 있다. 예를 들어, 상기 저항 엘리먼트 패턴(50)은 하프늄 산화물 (HfO2), 탄탈륨 산화물 (Ta2O5), 티타늄 산화물 (TiO2), 지르코늄 산화물 (ZrO2), 알루미늄 산화물 (Al2O3), 가돌리늄 산화물 (Gd2O3), 란타늄 산화물 (La2O3), 또는 이터븀 산화물 (Yb2O3), 등의 금속 산화물, 실리콘 산화물 (SiO2), 또는 하프늄 (Hf), 탄탈륨 (Ta), 티타늄 (Ti), 지르코늄 (Zr), 텅스텐 (W), 알루미늄 (Al), 가돌리늄 (Gd), 란타늄 (La), 이터븀 (Yb), 또는 이리듐 (Ir) 중 둘 이상의 금속을 포함하는 금속 산화물 중 하나 이상을 포함할 수 있다. 다른 실시예에서, 상기 저항 엘리먼트 패턴(50)은 GST (GeSbTe) 같은 칼코게나이드계 합금을 포함하는 상 변화 물질을 포함할 수도 있다. 또 다른 실시예에서, 상기 저항 엘리먼트 패턴(50)은 전도성 브리지 램(CBRAM, conductive bridge RAM) 물질을 포함할 수도 있다.
상기 레저버 패턴(55)은 산소 원자 또는 산소 이온을 상기 저항 엘리먼트 패턴(50)에 제공하거나 또는 상기 저항 엘리먼트 패턴(50)으로부터 산소 원자 또는 산소 이온을 받아 저장할 수 있는 물질을 포함할 수 있다. 상기 레저버 패턴(55)은 하프늄 (Hf), 탄탈륨 (Ta), 티타늄 (Ti), 실리콘(Si) 같은 산화-환원성 금속 또는 전도체를 포함할 수 있다. 예를 들어, 상기 레저버 패턴(55)은 하프늄 (Hf), 탄탈륨 (Ta), 티타늄 (Ti), 실리콘 (Si), 티타늄 산화물 (TiOx), 텅스텐 (W), 그 산화물들, 또는 그 조합들 중 적어도 하나를 포함할 수 있다. 보다 상세하게, 상기 레저버 패턴(55)은 하프늄-티타늄 (HfTi), 하프늄-탄탈륨 (HfTa), 하프늄-실리콘 (HfSi), 하프늄-텅스텐 (HfW), 티타늄-탄탈륨 (TiTa), 티타늄-실리콘 (TiSi), 티타늄-텅스텐 (TiW), 그 산화물들, 또는 기타 다양한 조합들을 포함할 수 있다. 본 발명의 다른 실시예에서, 상기 레저버 패턴(55)은 하프늄 산화물 (HfOx), 탄탈륨 산화물 (TaOx), 티타늄 산화물 (TiOx), 실리콘 산화물 (SiOx), 티타늄 산화물 (TiOx), 텅스텐 산화물 (WOx), 또는 그 조합들 중 적어도 하나를 포함할 수 있다. 상기 저항 엘리먼트 패턴(50) 내의 산소 원자들 또는 산소 이온들이 상기 레저버 패턴(55)으로 이동하여 저장되거나, 또는 상기 레저버 패턴(55) 내에 저장되었던 산소 원자들 또는 산소 이온들이 상기 저항 엘리먼트 패턴(50)으로 이동함에 따라 상기 저항 엘리먼트 패턴(50)은 저 저항 상태와 고 저항 상태 중 하나를 가질 수 있다.
상기 탑 전극(60)은 상기 레저버 패턴(55)과 접착력이 우수한 전도체를 포함할 수 있다. 예를 들어, 상기 탑 전극(40)은 티타늄(Ti), 탄탈륨(Ta), 또는 카본(C) 중 하나 이상을 가진 전도체들을 포함할 수 있다. 구체적으로, 상기 탑 전극(40)은 티타늄 나이트라이드 (TiN), 티타늄 카본 나이트라이드 (TiCN), 티타늄 알루미늄 나이트라이드 (TiAlN), 티타늄 실리콘 나이트라이드 (TiSiN), 탄탈륨 나이트라이드 (TaN), 탄탈륨 카본 나이트라이드 (TaCN), 탄탈륨 실리콘 나이트라이드 (TaSiN), 탄탈륨 티타늄 나이트라이드 (TaTiN), 카본(C), 비정질 카본(α-C) 중 하나 이상을 포함할 수 있다.
상기 스페이서(70)는 상기 저항 엘리먼트(RE)의 측벽들을 둘러싸는 내부 스페이서(71) 및 상기 내부 스페이서(71)와 상기 선택 엘리먼트(SE)의 측벽들을 둘러싸는 외부 스페이서(72)를 포함할 수 있다. 상기 내부 스페이서(71) 및 상기 외부 스페이서(75)는 실리콘 질화물 (SiN)을 포함할 수 있다. 상기 내부 스페이서(71)와 상기 외부 스페이서(75)가 동일한 물질, 예를 들어, 실리콘 질화물 (SiN)을 포함하므로, 그 경계면은 보이지 않고 가상적으로만 존재할 수 있다. 다른 실시예에서, 상기 내부 스페이서(71) 및 상기 외부 스페이서(75)는 각각 다층의 절연층들을 포함할 수 있다. 예를 들어, 상기 내부 스페이서(71) 및 상기 외부 스페이서(75)는 실리콘 질화물 (SiN) - 실리콘 산화물 (SiO2) 또는 실리콘 산화물 (SiO2) - 실리콘 질화물 (SiN)의 복층 구조 (N/O, O/N), 또는 실리콘 질화물 (SiN) - 실리콘 산화물 (SiO2) - 실리콘 질화물 (SiN)의 3층 구조 (N/O/N)를 가질 수 있다. 또 다른 실시예에서, 상기 내부 스페이서(71) 및 상기 외부 스페이서(75)는 4층 이상의 다양한 절연물들을 포함할 수 있다.
상기 층간 절연층(80)은 상기 메모리 셀 스택들(MC) 사이를 채울 수 있다. 상기 층간 절연층(80)은 실리콘 산화물 (SiO2)를 포함할 수 있다.
상기 상부 전도성 배선(85)은 상기 메모리 셀 스택(MC) 상에 상기 탑 전극(60)과 전기적으로 연결되도록 형성될 수 있다. 상기 상부 전도성 배선(85)은 도 2를 참조하여, 상기 비트 라인들(BL) 중 하나일 수 있다. 즉, 상기 상부 전도성 배선(85)은 상기 제2 수평 방향(D2)으로 평행하게 연장할 수 있다. 상기 상부 전도성 배선(85)은 도핑된 실리콘, 금속, 금속 실리사이드, 금속 화합물, 금속 합금, 또는 기타 전도성 물질을 포함할 수 있다.
상기 캡핑 절연층(90)은 상기 상부 전도성 배선(85)을 덮을 수 있다. 상기 캡핑 절연층(90)은 실리콘 질화물 (SiN), 실리콘 산화물 (SiO2), 실리콘 산화 질화물 (SiON), 또는 기타 절연성 물질을 포함할 수 있다.
상기 바텀 전극(20), 상기 선택 엘리먼트 패턴(30), 상기 하부 중간 전극(40), 및 상기 상부 중간 전극(45)의 측면들은 평평하게 수직으로 정렬될 수 있다. 상기 바텀 전극(20), 상기 선택 엘리먼트 패턴(30), 상기 하부 중간 전극(40), 상기 상부 중간 전극(45), 및 상기 내부 스페이서(71)의 측면들은 평평하게 수직으로 정렬될 수 있다. 상기 저항 엘리먼트 패턴(50), 상기 레저버 패턴(55), 및 상기 탑 전극(60)의 측면들은 평평하게 수직으로 정렬될 수 있다.
상기 상부 중간 전극(45)은 상기 하부 중간 전극(40)과 상기 저항 엘리먼트 패턴(50) 사이에서 산소 이동을 블록함으로써, 상기 하부 중간 전극(40)이 산화되는 것을 방지할 수 있다. 상기 하부 중간 전극(40)이 산화되면 상기 하부 중간 전극(40)에 의한 전압 강하 효과 때문에 스냅-백 현상이 일어날 수 있다. 이러한 스냅-백 현상은 선택 엘리먼트 패턴(50)의 스위칭 전압(Vsw)과 문턱 전압(Vth)의 차이를 감소시켜 상기 저항 엘리먼트 패턴(50)의 저항 상태를 센싱하기 위한 전압 센싱 마진(ΔVrd)을 저하시킨다. 본 실시예에 의하면, 내 산화성 및 높은 일 함수를 가진 상기 상부 중간 전극(45)이 상기 하부 중간 전극(40) 및 상기 상부 중간 전극(45)에서 전압 강하가 일어나는 것을 최소화할 수 있으므로, 스냅-백 현상을 감소시킬 수 있다. 즉, 전압 센싱 마진(ΔVrd)이 개선될 수 있다.
도 3b를 참조하면, 본 발명의 일 실시예에 의한 가변 저항성 반도체 소자(100B)는 도 3a의 상기 가변 저항성 반도체 소자(100A)와 비교하여, 상기 바텀 전극(20)과 상기 선택 엘리먼트 패턴(30) 사이에 개재된 저항성 배리어 층(25)을 더 포함할 수 있다. 상기 저항성 배리어 층(25)은 기생 캐퍼시턴스 등에 의한 오버-슈팅 현상을 방지 및 완화할 수 있다. 상기 저항성 배리어 층(25)는 절연성 특성을 갖고 저항 성분으로 작용할 수 있다. 상기 저항성 배리어 층(25)은 실리콘 산화물 (SiO2)을 포함할 수 있다. 또는 상기 저항성 배리어 층(25)은 하프늄 산화물 (HfO2), 탄탈륨 산화물 (Ta2O5), 티타늄 산화물 (TiO2), 지르코늄 산화물 (ZrO2), 또는 알루미늄 산화물 (Al2O3) 같은 금속 산화물, 또는 하프늄 (Hf), 탄탈륨 (Ta), 티타늄 (Ti), 지르코늄 (Zr), 또는 알루미늄 (Al) 중 둘 이상의 금속을 포함하는 금속 산화물을 포함할 수 있다. 상기 바텀 전극(20), 상기 저항성 배리어 층(25), 상기 선택 엘리먼트 패턴(30), 상기 하부 중간 전극(40), 및 상기 상부 중간 전극(45)의 측면들은 평평하게 수직으로 정렬될 수 있다.
도 3c를 참조하면, 본 발명의 일 실시예에 의한 가변 저항성 반도체 소자(100C)는 도 3a의 상기 가변 저항성 반도체 소자(100A)와 비교하여, 상기 레저버 패턴(55)이 생략될 수 있다. 즉, 상기 저항 엘리먼트 패턴(50)과 상기 탑 전극(60)이 직접적으로 접촉할 수 있다. 이 경우, 상기 저항 엘리먼트 패턴(50)은 하프늄 산화물 (HfxOy), 탄탈륨 산화물 (TaxOy), 티타늄 산화물 (TixOy), 지르코늄 산화물 (ZrxOy), 알루미늄 산화물 (AlxOy), 가돌리늄 산화물 (GdxOy), 란타늄 산화물 (LaxOy), 또는 이터븀 산화물 (YbxOy), 등의 금속 산화물을 포함할 수 있다. (x, y는 정수) 또한, 상기 탑 전극(60)은 티타늄 질화물 (TiN) 또는 탄탈륨 질화물(TaN)처럼 접착력이 우수한 전도성 배리어 층을 포함할 수 있다.
도 3d를 참조하면, 본 발명의 일 실시예에 의한 가변 저항성 반도체 소자(100D)는 도 3a의 상기 가변 저항성 반도체 소자(100A)와 비교하여, 상기 저항성 배리어 층(25)을 더 포함할 수 있고, 및 상기 레저버 패턴(55)이 생략될 수 있다. 이 실시예는 도 3b 및 도 3c를 참조하여 설명될 수 있다.
도 4 내지 12는 본 발명의 일 실시예에 의한 가변 저항성 반도체 소자를 형성하는 방법을 설명하는 종단면도들이다. 도 4를 참조하면, 본 발명의 일 실시예에 의한 가변 저항성 반도체 소자를 형성하는 방법은 하부 층(10) 상에 하부 전도성 배선(15)을 형성하고, 증착 공정을 수행하여 상기 하부 전도성 배선(15) 상에 바텀 전극 물질층(20a), 선택 엘리먼트 물질층(30a), 및 하부 중간 전극 물질층(40a)을 순차적으로 형성하는 것을 포함할 수 있다.
상기 하부 층(10)은 기판(미도시) 상에 형성된 절연성 물질층을 포함할 수 있다. 예를 들어, 상기 하부 층(10)은 CVD 같은 증착 공정을 수행하여 형성된 실리콘 질화물 (SiN) 층, 실리콘 산화물 (SiO2) 층, 실리콘 산화 질화물 (SiON) 층, 또는 기타 절연성 물질 층을 포함할 수 있다.
상기 하부 전도성 배선(15)은 CVD 또는 PVD 같은 증착 공정 및 패터닝 공정을 수행하여 형성될 수 있다. 상기 하부 전도성 배선(15)은 도 2를 참조하여, 상기 제1 수평 방향(D1)으로 연장하는 다수의 평행한 워드 라인들(WL) 중 하나일 수 있다. 상기 하부 전도성 배선(15)은 도핑된 실리콘, 금속, 금속 실리사이드, 금속 화합물, 또는 금속 합금 같은 전도성 물질을 포함할 수 있다.
상기 선택 엘리먼트 물질층(30a)은 증착 공정을 수행하여 형성된 Ovonic Threshold Switching (OTS) 물질층, 쇼트키 다이오드, MIM (metal-insulator-metal), PN 접합 다이오드, Metal-Insulator Transition (MIT) 물질층, Mixed-Ionic-Electronic-Conduction (MIEC) 물질층, 또는 기타 선택적으로 전류 흐름을 블로킹할 수 있는 물질들 중 하나 이상을 포함할 수 있다. 본 발명의 일 실시예에서, 상기 선택 엘리먼트 패턴(30)은 다결정 실리콘 층에 비소(As, Arsenic) 이온들을 도핑함으로써 형성될 수도 있다.
상기 하부 중간 전극 물질층(40a)은 CVD 또는 PVD 공정을 수행하여 형성될 수 있다. 상기 하부 중간 전극 물질층(40a)는 상기 선택 엘리먼트 물질 층(30a)과 접착력이 우수한 전도체를 포함할 수 있다. 예를 들어, 상기 하부 중간 전극 물질층(40a)은 티타늄(Ti), 탄탈륨(Ta), 또는 카본(C) 중 하나 이상을 가진 전도체들을 포함할 수 있다. 구체적으로, 상기 하부 중간 전극 물질층(40a)은 티타늄 나이트라이드 (TiN), 티타늄 카본 나이트라이드 (TiCN), 티타늄 알루미늄 나이트라이드 (TiAlN), 티타늄 실리콘 나이트라이드 (TiSiN), 탄탈륨 나이트라이드 (TaN), 탄탈륨 카본 나이트라이드 (TaCN), 탄탈륨 실리콘 나이트라이드 (TaSiN), 탄탈륨 티타늄 나이트라이드 (TaTiN), 카본(carbon), 비정질 카본(α-carbon) 중 하나 이상을 포함할 수 있다.
도 5를 참조하면, 상기 방법은 CVD 또는 PVD 같은 증착 공정을 수행하여 상기 하부 중간 전극 물질층(40a) 상에 상부 중간 전극 물질층(45a), 저항 엘리먼트 물질층(50a), 레저버 물질층(55a), 및 탑 전극 물질층(60a)을 형성하는 것을 포함할 수 있다.
상기 상부 중간 전극 물질층(45a)은 상기 하부 중간 전극 물질층(40a)보다 높은 일 함수 및 내 산화성을 가진 금속성 전도체를 포함할 수 있다. 예를 들어, 상기 상부 중간 전극 물질층(45a)은 루데늄 (Ru), 코발트 (Co), 팔라듐(Pd), 니켈 (Ni), 레늄 (Re), 이리듐 (Ir), 백금 (Pt), 금 (Au), 로듐 (Rh), 또는 납 (Pb) 같은 금속, 이리듐 옥사이드 (IrO2), 루데늄 옥사이드 (RuO2), 레늄 옥사이드 (ReO2), 같은 금속 산화물들, 티타늄 나이트라이드 (TiN), 탄탈륨 나이트라이드 (TaN), 텅스텐 나이트라이드 (WN), 탄탈륨 실리콘 나이트라이드 (TaSiN), 티타늄 실리콘 나이트라이드 (TiSiN) 같은 금속성 질화물, 루데늄-하프늄 (RuHf), 루데늄-탄탈륨 (RuTa), 루데늄-티타늄 (RuTi), 또는 루데늄-지르코늄 (RuZr) 같은 루데늄 (Ru)을 포함하는 금속 합금들, 루데늄-실리콘 (RuSi) 같은 루데늄 실리사이드, 이리듐-하프늄 (IrHf), 이리듐 탄탈륨 (IrTa), 이리듐-티타늄 (IrTi), 또는 이리듐-지르코늄 (IrZr) 같은 이리듐 (Ir)을 포함하는 금속 합금들, 또는 이리듐-실리콘 (IrSi) 같은 이리듐 실리사이드 중 하나 이상을 포함할 수 있다.
상기 저항 엘리먼트 물질층(50a)은 상기 산소 함유량에 따라 저항 값이 변하는 가변 저항성 물질을 포함할 수 있다. 예를 들어, 상기 저항 엘리먼트 물질 층(50a)은 하프늄 산화물 (HfO2), 탄탈륨 산화물 (Ta2O5), 티타늄 산화물 (TiO2), 지르코늄 산화물 (ZrO2), 알루미늄 산화물 (Al2O3), 가돌리늄 산화물 (Gd2O3), 란타늄 산화물 (La2O3), 또는 이터븀 산화물 (Yb2O3), 등의 금속 산화물, 실리콘 산화물 (SiO2), 또는 하프늄 (Hf), 탄탈륨 (Ta), 티타늄 (Ti), 지르코늄 (Zr), 텅스텐 (W), 알루미늄 (Al), 가돌리늄 (Gd), 란타늄 (La), 이터븀 (Yb), 또는 이리듐 (Ir) 중 둘 이상의 금속을 포함하는 금속 산화물 중 하나 이상을 포함할 수 있다.
상기 레저버 물질층(55a)은 탄탈륨 (Ta) 또는 티타늄 (Ti) 같은 산화-환원성 금속을 포함할 수 있다. 본 발명의 다른 실시예에서, 상기 레저버 물질층(55a)은 생략될 수 있다. 즉, 상기 저항 엘리먼트 물질층(50a) 상에 상기 탑 전극 물질층(60a)이 직접적으로 형성될 수 있다. 이 경우, 상기 저항 엘리먼트 물질층(50a)은 하프늄 산화물 (HfxOy), 탄탈륨 산화물 (TaxOy), 티타늄 산화물 (TixOy), 지르코늄 산화물 (ZrxOy), 알루미늄 산화물 (AlxOy), 가돌리늄 산화물 (GdxOy), 란타늄 산화물 (LaxOy), 또는 이터븀 산화물 (Ybyx2Oy), 등의 금속 산화물을 포함할 수 있다. (x, y는 정수)
상기 탑 전극 물질층(60a)은 상기 레저버 물질층(55a)과 접착력이 우수한 전도체를 포함할 수 있다. 예를 들어, 상기 탑 전극 물질층(60a)은 티타늄 나이트라이드 (TiN), 티타늄 카본 나이트라이드 (TiCN), 티타늄 알루미늄 나이트라이드 (TiAlN), 티타늄 실리콘 나이트라이드 (TiSiN), 탄탈륨 나이트라이드 (TaN), 탄탈륨 카본 나이트라이드 (TaCN), 탄탈륨 실리콘 나이트라이드 (TaSiN), 탄탈륨 티타늄 나이트라이드 (TaTiN), 카본(carbon), 비정질 카본(α-carbon) 중 하나 이상을 포함할 수 있다.
도 6을 참조하면, 상기 방법은 상기 탑 전극 물질층(60a) 상에 증착 공정 및 패터닝 공정을 수행하여 하드 마스크 패턴(HM)을 형성하는 것을 포함할 수 있다. 예를 들어, 상기 방법은 상기 탑 전극 물질층(60a) 상에 하부 하드 마스크 물질층, 중간 하드 마스크 물질층, 및 상부 하드 마스크 물질층을 형성하고, 포토리소그래피 공정을 수행하여 포토레지스트 패턴(PR)을 형성하고, 및 상기 포토레지스트 패턴(PR)을 에칭 마스크로 이용하는 에칭 공정을 수행하여 상기 하부 하드 마스크 패턴(HMa), 상기 중간 하드 마스크 패턴(HMb), 및 상기 상부 하드 마스크 패턴(HMc)을 포함하는 상기 하드 마스크 패턴(HM)을 형성하는 것을 포함할 수 있다. 본 실시예에서, 상기 하부 하드 마스크 패턴(HMa)은 실리콘 질화물(SiN)을 포함할 수 있고, 상기 중간 하드 마스크 패턴(HMb)은 실리콘 산화물(SiO2)을 포함할 수 있고, 및 상기 상부 하드 마스크 패턴(HMc)은 다결정 실리콘을 포함할 수 있다. 상기 하부 하드 마스크 패턴(HMa)은 상기 탑 전극 물질층(60a)과 화학적으로 반응하지 않는 특성을 가질 수 있고, 상기 중간 하드 마스크 패턴(HMb)은 상기 하부 및 상부 하드 마스크 패턴들(HMa, HMc)보다 유연하고 소프트한 특성을 가질 수 있고, 및 상기 상부 하드 마스크 패턴(HMc)은 상기 하부 및 중간 하드 마스크 패턴들(HMa, HMb)보다 상기 탑 전극 물질층(60a), 상기 레저버 물질층(55a), 및 상기 저항 엘리먼트 물질 층(50a)과 식각 선택비가 우수한 특성을 가질 수 있다. 이후, 상기 포토레지스트 패턴(PR)은 제거될 수 있다. 본 실시예에서, 상기 하드 마스크 패턴(HM)이 3층 구조로 형성된 것이 설명되었으나, 단층일 수도 있고, 4층 이상으로 적층된 더 많은 물질층들을 포함할 수도 있다.
도 7을 참조하면, 상기 방법은 상기 하드 마스크 패턴(HM), 특히 상기 상부 하드 마스크 패턴(HMc)을 에칭 마스크로 이용하는 에칭 공정을 수행하여 상기 탑 전극 물질층(60a), 상기 레저버 물질층(55a), 및 상기 저항 엘리먼트 물질 층(50a)을 연속적으로 에칭하여 탑 전극(60), 레저버 패턴(55), 및 저항 엘리먼트 패턴(50)을 형성하는 것을 포함할 수 있다. 이 공정에서, 상기 저항 엘리먼트 패턴(50), 상기 레저버 패턴(55), 및 상기 탑 전극(60)을 포함하는 저항 엘리먼트(RE)가 형성될 수 있다.
도 8을 참조하면, 상기 방법은 전면적으로 실리콘 질화물 (SiN) 층을 컨포멀하게 형성하고, 및 에치-백 같은 전면 에칭(blanket etching) 공정을 수행하여 상기 하드 마스크 패턴(HM), 상기 탑 전극(60), 상기 레저버 패턴(55), 및 상기 저항 엘리먼트 패턴(50)의 측면들 및 상면 상에 컨포멀하게 형성된 내부 스페이서(71)를 형성하는 것을 포함할 수 있다. 상기 내부 스페이서(71)는 상기 레저버 패턴(55) 및 상기 저항 엘리먼트 패턴(50)의 노출된 측면들이 화학적 및/또는 물리적으로 공격받는 것을 방지할 수 있다. 예를 들어, 상기 내부 스페이서(71)는 상기 레저버 패턴(55) 및 상기 저항 엘리먼트 패턴(50)의 노출된 측면들이 산화되는 것을 방지할 수 있다.
도 9를 참조하면, 상기 방법은 상기 내부 스페이서(71) 및 상기 하드 마스크 패턴(HM)을 에칭 마스크로 이용하는 에칭 공정을 수행하여 상기 상부 중간 전극 물질층(45a), 상기 하부 중간 전극 물질층(40a), 상기 선택 엘리먼트 물질층(30a), 및 상기 바텀 전극 물질층(20a)를 순차적으로 에칭하여 상부 중간 전극(45), 하부 중간 전극(40), 선택 엘리먼트 패턴(30), 및 바텀 전극(20)을 형성하는 것을 포함할 수 있다. 따라서, 상기 내부 스페이서(71), 상기 상부 중간 전극(45), 상기 하부 중간 전극(40), 상기 선택 엘리먼트 패턴(30), 및 상기 바텀 전극(20)의 측면들은 수직으로 정렬될 수 있다. 이 공정에서, 상기 바텀 전극(20), 상기 선택 엘리먼트 패턴(30), 상기 하부 중간 전극(40), 및 상기 상부 중간 전극(45)을 포함하는 선택 엘리먼트(SE)가 형성될 수 있다. 따라서, 상기 선택 엘리먼트(SE) 및 상기 저항 엘리먼트(RE)를 포함하는 메모리 셀 스택(MC)이 형성될 수 있다.
도 10을 참조하면, 상기 방법은 전면적으로 실리콘 질화물 (SiN) 층을 컨포멀하게 형성하고, 및 에치-백 같은 전면 에칭 공정을 수행하여 상기 내부 스페이서(71), 상기 상부 중간 전극(45), 상기 하부 중간 전극(40), 상기 선택 엘리먼트 패턴(30), 및 상기 바텀 전극(20)의 측면들 및 상면 상에 컨포멀하게 형성된 외부 스페이서(75)를 형성하는 것을 포함할 수 있다. 상기 외부 스페이서(75)는 상기 상부 중간 전극(45), 상기 하부 중간 전극(40), 상기 선택 엘리먼트 패턴(30), 및 상기 바텀 전극(20)의 노출된 측면들이 화학적 및/또는 물리적으로 공격받는 것을 방지할 수 있다. 예를 들어, 상기 외부 스페이서(75)는 상기 상부 중간 전극(45), 상기 하부 중간 전극(40), 상기 선택 엘리먼트 패턴(30), 및 상기 바텀 전극(20)의 노출된 측면들이 산화되는 것을 방지할 수 있다.
도 11을 참조하면, 상기 방법은 상기 메모리 셀 스택들(MC)의 사이를 채우는 층간 절연층(80)을 형성하고, 및 CMP 같은 평탄화 공정을 수행하여 상기 외부 스페이서(75) 및 상기 내부 스페이서(71)의 상부, 및 상기 하드 마스크 패턴(HM)을 제거하여 상기 탑 전극(60)의 상면을 노출시키는 것을 포함할 수 있다.
도 12를 참조하면, 상기 방법은 CVD 또는 PVD 같은 증착 공정 및 패터닝 공정을 수행하여 상기 탑 전극(60)의 상면 상에 상부 전도성 배선(85)을 형성하는 것을 포함할 수 있다. 상기 상부 전도성 배선(85)은 도 2를 참조하여, 상기 제2 수평 방향(D2)으로 연장하는 다수의 평행한 비트 라인들(BL) 중 하나일 수 있다. 상기 상부 전도성 배선(85)은 도핑된 실리콘, 금속, 금속 실리사이드, 금속 화합물, 금속 합금, 또는 기타 전도성 물질을 포함할 수 있다.
이후, 상기 방법은 도 3a를 더 참조하여, 증착 공정을 수행하여 상기 상부 전도성 배선(85)을 덮는 캡핑 절연층(90)을 형성하는 것을 포함할 수 있다. 상기 캡핑 절연층(90)은 실리콘 질화물 (SiN), 실리콘 산화물 (SiO2), 실리콘 산화 질화물 (SiON), 또는 기타 절연성 물질을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 100A, 100B: 반도체 메모리 소자.
10: 하부 층
15: 하부 전도성 배선
20: 바텀 전극
25: 저항성 배리어 패턴
30: 선택 엘리먼트 패턴
40: 하부 중간 전극
45: 상부 중간 전극
50: 저항 엘리먼트 패턴
55: 레저버 패턴
60: 탑 전극
70: 스페이서
71: 내부 스페이서
75: 외부 스페이서
80: 층간 절연층
85: 상부 전도성 배선
90: 캡핑 절연층
MC: 메모리 셀 스택
SE: 선택 엘리먼트
RE: 저항 엘리먼트
HM: 하드 마스크
HMa: 하부 하드 마스크
HMb: 중간 하드 마스크
HMc: 상부 하드 마스크
PR: 포토레지스트 패턴

Claims (20)

  1. 하부 전도성 배선;
    상기 하부 전도성 배선 상의 바텀 전극;
    상기 바텀 전극 상의 선택 엘리먼트 패턴;
    상기 선택 엘리먼트 상의 제1 중간 전극;
    상기 제1 중간 전극 상의 제2 중간 전극;
    상기 제2 중간 전극 상의 저항 엘리먼트 패턴;
    상기 저항 엘리먼트 패턴 상의 탑 전극; 및
    상기 탑 전극 상의 상부 전도성 배선을 포함하고, 및
    상기 제1 중간 전극은 제1 물질을 포함하고, 및
    상기 제2 중간 전극은 상기 제1 물질보다 우수한 내 산화성 및 높은 일 함수를 갖는 제2 물질을 포함하는 가변 저항성 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 물질은 티타늄 나이트라이드 (TiN), 티타늄 카본 나이트라이드 (TiCN), 티타늄 알루미늄 나이트라이드 (TiAlN), 티타늄 실리콘 나이트라이드 (TiSiN), 탄탈륨 나이트라이드 (TaN), 탄탈륨 카본 나이트라이드 (TaCN), 탄탈륨 실리콘 나이트라이드 (TaSiN), 탄탈륨 티타늄 나이트라이드 (TaTiN), 카본(carbon), 비정질 카본(α-carbon) 중 하나 이상을 포함하는 가변 저항성 반도체 소자.
  3. 제1항에 있어서,
    상기 제2 물질은 루데늄 (Ru), 코발트 (Co), 팔라듐(Pd), 니켈 (Ni), 레늄 (Re), 이리듐 (Ir), 백금 (Pt), 금 (Au), 로듐 (Rh), 또는 납 (Pb) 같은 금속, 이리듐 옥사이드 (IrO2), 루데늄 옥사이드 (RuO2), 레늄 옥사이드 (ReO2), 같은 금속 산화물들, 티타늄 나이트라이드 (TiN), 탄탈륨 나이트라이드 (TaN), 텅스텐 나이트라이드 (WN), 탄탈륨 실리콘 나이트라이드 (TaSiN), 티타늄 실리콘 나이트라이드 (TiSiN) 같은 금속성 질화물, 루데늄-하프늄 (RuHf), 루데늄-탄탈륨 (RuTa), 루데늄-티타늄 (RuTi), 또는 루데늄-지르코늄 (RuZr) 같은 루데늄 (Ru)을 포함하는 금속 합금들, 루데늄-실리콘 (RuSi) 같은 루데늄 실리사이드, 이리듐-하프늄 (IrHf), 이리듐 탄탈륨 (IrTa), 이리듐-티타늄 (IrTi), 또는 이리듐-지르코늄 (IrZr) 같은 이리듐 (Ir)을 포함하는 금속 합금들, 또는 이리듐-실리콘 (IrSi) 같은 이리듐 실리사이드 중 하나 이상을 포함하는 가변 저항성 반도체 소자.
  4. 제1항에 있어서,
    상기 바텀 전극은 티타늄 나이트라이드 (TiN), 티타늄 카본 나이트라이드 (TiCN), 티타늄 알루미늄 나이트라이드 (TiAlN), 티타늄 실리콘 나이트라이드 (TiSiN), 탄탈륨 나이트라이드 (TaN), 탄탈륨 카본 나이트라이드 (TaCN), 탄탈륨 실리콘 나이트라이드 (TaSiN), 탄탈륨 티타늄 나이트라이드 (TaTiN), 카본(carbon), 비정질 카본(α-carbon) 중 하나를 포함하는 가변 저항성 반도체 소자.
  5. 제1항에 있어서,
    상기 선택 엘리먼트 패턴은 Ovonic Threshold Switching (OTS) 물질층, 쇼트키 다이오드, MIM (metal-insulator-metal), PN 접합 다이오드, Metal-Insulator Transition (MIT) 물질층, Mixed-Ionic-Electronic-Conduction (MIEC) 물질층, 비소(As, Arsenic) 이온들이 도핑된 실리콘 중 하나를 포함하는 가변 저항성 반도체 소자.
  6. 제1항에 있어서,
    상기 저항 엘리먼트 패턴은 하프늄 산화물 (HfO2), 탄탈륨 산화물 (Ta2O5), 티타늄 산화물 (TiO2), 지르코늄 산화물 (ZrO2), 알루미늄 산화물 (Al2O3), 가돌리늄 산화물 (Gd2O3), 란타늄 산화물 (La2O3), 또는 이터븀 산화물 (Yb2O3), 실리콘 산화물 (SiO2), 또는 하프늄 (Hf), 탄탈륨 (Ta), 티타늄 (Ti), 지르코늄 (Zr), 텅스텐 (W), 알루미늄 (Al), 가돌리늄 (Gd), 란타늄 (La), 이터븀 (Yb), 또는 이리듐 (Ir) 중 둘 이상의 금속을 포함하는 금속 산화물, 상 변화 물질, 또는 전도성 브리지 램(CBRAM) 물질 중 하나를 포함하는 가변 저항성 반도체 소자.
  7. 제1항에 있어서,
    상기 제2 중간 전극과 상기 저항 엘리먼트 패턴 사이에 개재된 레저버 패턴을 더 포함하고,
    상기 레저버 패턴은 하프늄 (Hf), 탄탈륨 (Ta), 티타늄 (Ti), 실리콘(Si), 티타늄 산화물 (TiOx), 텅스텐, 또는 그 조합들 중 하나를 포함하는 가변 저항성 반도체 소자.
  8. 제1항에 있어서,
    상기 바텀 전극과 상기 선택 엘리먼트 패턴 사이에 개재된 저항성 배리어 층을 더 포함하고,
    상기 저항성 배리어 층은 실리콘, 하프늄 (Hf), 탄탈륨 (Ta), 티타늄 (Ti), 지르코늄 (Zr), 또는 알루미늄 (Al) 중 적어도 하나 이상을 포함하는 산화물을 포함하는 가변 저항성 반도체 소자.
  9. 제1항에 있어서,
    상기 탑 전극 및 상기 저항 엘리먼트 패턴의 측벽들 상에 컨포멀하게 형성된 제1 스페이서를 더 포함하고, 및
    상기 제1 스페이서는 절연물을 포함하는 가변 저항성 반도체 소자.
  10. 제9항에 있어서,
    상기 바텀 전극, 상기 선택 엘리먼트 패턴, 상기 제1 중간 전극, 상기 제2 중간 전극, 및 상기 제1 스페이서의 측면들 상에 컨포멀하게 형성된 제2 스페이서를 더 포함하고, 및
    상기 제2 스페이서는 절연물을 포함하는 가변 저항성 반도체 소자.
  11. 하부 전도성 배선;
    상기 하부 전도성 배선 상의 바텀 전극;
    상기 바텀 전극 상의 선택 엘리먼트 패턴;
    상기 선택 엘리먼트 상의 하부 중간 전극;
    상기 하부 중간 전극 상의 상부 중간 전극;
    상기 상부 중간 전극 상의 저항 엘리먼트 패턴;
    상기 저항 엘리먼트 패턴 상의 탑 전극; 및
    상기 탑 전극 상의 상부 전도성 배선을 포함하고, 및
    상기 하부 중간 전극은 티타늄 질화물 또는 비정질 카본 중 하나를 포함하고, 및
    상기 상부 중간 전극은 루데늄 또는 루데늄 산화물 중 하나를 포함하는 가변 저항성 반도체 소자.
  12. 제11항에 있어서,
    상기 바텀 전극은 티타늄 질화물 (TiN) 또는 비정질 카본(α-carbon) 중 하나를 포함하는 가변 저항성 반도체 소자.
  13. 제11항에 있어서,
    상기 상부 중간 전극과 상기 저항 엘리먼트 패턴 사이에 개재된 레저버 패턴을 더 포함하고,
    상기 레저버 패턴은 하프늄 (Hf), 탄탈륨 (Ta), 티타늄 (Ti), 실리콘(Si), 티타늄 산화물 (TiOx), 텅스텐, 또는 그 조합들 중 하나를 포함하는 가변 저항성 반도체 소자.
  14. 제11항에 있어서,
    상기 바텀 전극과 상기 선택 엘리먼트 패턴 사이에 개재된 저항성 배리어 층을 더 포함하고,
    상기 저항성 배리어 층은 실리콘, 하프늄 (Hf), 탄탈륨 (Ta), 티타늄 (Ti), 지르코늄 (Zr), 또는 알루미늄 (Al) 중 적어도 하나 이상을 포함하는 산화물을 포함하는 가변 저항성 반도체 소자.
  15. 제11항에 있어서,
    상기 탑 전극 및 상기 저항 엘리먼트 패턴의 측벽들 상에 컨포멀하게 형성된 제1 스페이서를 더 포함하고, 및
    상기 제1 스페이서는 절연물을 포함하는 가변 저항성 반도체 소자.
  16. 제15항에 있어서,
    상기 바텀 전극, 상기 선택 엘리먼트 패턴, 상기 하부 중간 전극, 상기 상부 중간 전극, 및 상기 제1 스페이서의 측면들 상에 컨포멀하게 형성된 제2 스페이서를 더 포함하고, 및
    상기 제2 스페이서는 절연물을 포함하는 가변 저항성 반도체 소자.
  17. 하부 전도성 배선;
    상기 하부 전도성 배선 상의 바텀 전극;
    상기 바텀 전극 상의 선택 엘리먼트 패턴;
    상기 선택 엘리먼트 상의 하부 중간 전극;
    상기 하부 중간 전극 상의 상부 중간 전극;
    상기 상부 중간 전극 상의 저항 엘리먼트 패턴;
    상기 저항 엘리먼트 패턴 상의 탑 전극; 및
    상기 탑 전극 상의 상부 전도성 배선을 포함하고, 및
    상기 상부 중간 전극은 상기 하부 중간 전극보다 내 산화성이 우수하고 일 함수가 높은 물질을 포함하는 가변 저항성 반도체 소자.
  18. 제17항에 있어서,
    상기 상부 중간 전극과 상기 저항 엘리먼트 패턴 사이에 개재된 레저버 패턴을 더 포함하고,
    상기 레저버 패턴은 하프늄 (Hf), 탄탈륨 (Ta), 티타늄 (Ti), 실리콘(Si), 티타늄 산화물 (TiOx), 텅스텐, 또는 그 조합들 중 하나를 포함하는 가변 저항성 반도체 소자.
  19. 제17항에 있어서,
    상기 바텀 전극과 상기 선택 엘리먼트 패턴 사이에 개재된 저항성 배리어 층을 더 포함하고,
    상기 저항성 배리어 층은 실리콘, 하프늄 (Hf), 탄탈륨 (Ta), 티타늄 (Ti), 지르코늄 (Zr), 또는 알루미늄 (Al) 중 적어도 하나 이상을 포함하는 산화물을 포함하는 가변 저항성 반도체 소자.
  20. 제17항에 있어서,
    상기 탑 전극 및 상기 저항 엘리먼트 패턴의 측벽들 상에 컨포멀하게 형성된 제1 스페이서; 및
    상기 바텀 전극, 상기 선택 엘리먼트 패턴, 상기 하부 중간 전극, 상기 상부 중간 전극, 및 상기 제1 스페이서의 측면들 상에 컨포멀하게 형성된 제2 스페이서를 더 포함하고,
    상기 제1 및 제2 스페이서는 실리콘 질화물을 포함하는 가변 저항성 반도체 소자.
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