CN111326652A - 具有抗氧化电极的可变电阻半导体器件 - Google Patents

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Abstract

本发明提供一种具有抗氧化电极的可变电阻半导体器件。可变电阻半导体器件包括下导电布线；在下导电布线之上的底部电极；在底部电极之上的选择元件图案；在选择元件图案之上的第一中间电极；在第一中间电极之上的第二中间电极；在第二中间电极之上的可变电阻元件图案；在可变电阻元件图案之上的顶部电极；以及在顶部电极之上的上导电布线。第一中间电极包括第一材料。第二中间电极包括具有比第一材料更好的抗氧化性和更高的功函数的第二材料。

Description

具有抗氧化电极的可变电阻半导体器件
相关申请的交叉引用
本申请要求2018年12月14日提交的申请号为10-2018-0162196的韩国专利申请的优先权，其公开内容通过引用整体合并于此。
技术领域
示例性实施例涉及具有抗氧化电极的可变电阻半导体器件。
背景技术
可变电阻半导体器件作为SCM(存储级别存储器)器件已引起关注，因为它具有较低的生产成本、制造相对简单、具有出色的良率和可扩展性，并且具有DRAM和闪存二者的优点。另外，可变电阻半导体器件由于其低功耗和高集成度而可以用于移动设备中。然而，在3D交叉点结构中使用可变电阻半导体器件例如包括选择器件以解决潜行电流和相邻存储单元之间的干扰，并且关于感测误差和潜行电流而言解决方案仍在开发中，使得该器件可以广泛应用为高集成度和低功耗的应用。
发明内容
各种实施例针对具有改善的电压感测余量的可变电阻半导体器件。
此外，各种实施例针对具有低的开关故障率的可变电阻半导体器件。
此外，各种实施例针对用于制造可变电阻半导体器件的方法。
在一个实施例中，一种可变电阻半导体器件可以包括：下导电布线；在下导电布线之上的底部电极；在底部电极之上的选择元件图案；在选择元件图案之上的第一中间电极；在第一中间电极之上的第二中间电极；在第二中间电极之上的电阻元件图案；在电阻元件图案之上的顶部电极；在顶部电极之上的上导电布线。第一中间电极可以包括第一材料。第二中间电极可以包括具有比第一材料更好的抗氧化性和更高的功函数的第二材料。
所述第一材料可以包括以下至少之一：氮化钛(TiN)、碳氮化钛(TiCN)、氮化铝钛(TiAlN)、氮化硅钛(TiSiN)、氮化钽(TaN)、碳氮化钽(TaCN)、氮化硅钽(TaSiN)、氮化钛钽(TaTiN)、碳(C)和非晶碳(α-C)。
所述第二材料可以包括以下至少之一：金属，诸如钌(Ru)、钴(Co)、钯(Pd)、镍(Ni)、铼(Re)、铱(Ir)、铂(Pt)、金(Au)、铑(Rh)或铅(Pb)；金属氧化物，诸如氧化铱(IrO2)、氧化钌(RuO2)或氧化铼(ReO2)；金属氮化物，诸如氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化硅钽(TaSiN)或氮化硅钛(TiSiN)；含有钌(Ru)的金属合金，诸如钌铪(RuHf)、钌钽(RuTa)、钌钛(RuTi)或钌锆(RuZr)；钌硅化物，例如钌硅(RuSi)；含有铱(Ir)的金属合金，例如铱铪(IrHf)、铱钽(IrTa)、铱钛(IrTi)或铱锆(IrZr)；以及铱硅化物，例如铱硅(IrSi)。
所述底部电极可以包括以下之一：氮化钛(TiN)、碳氮化钛(TiCN)、氮化铝钛(TiAlN)、氮化硅钛(TiSiN)、氮化钽(TaN)、碳氮化钽(TaCN)、氮化硅钽(TaSiN)、氮化钛钽(TaTiN)、碳(C)和非晶碳(α-C)。
所述选择元件图案可以包括以下之一：双向阈值开关(OTS)材料层、肖特基二极管、金属-绝缘体-金属(MIM)、PN结二极管、金属-绝缘体转变(MIT)材料层、混合离子电子传导(MIEC)材料层和掺杂有砷(As)离子的硅。
所述电阻元件图案可以包括以下之一：诸如氧化铪(HfO2)、氧化钽(Ta2O5)、氧化钛(TiO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化钆(Gd2O3)、氧化镧(La2O3)或氧化镱(Yb2O3)、氧化硅(SiO2)的金属氧化物；含有铪(Hf)、钽(Ta)、钛(Ti)、锆(Zr)、钨(W)、铝(Al)、钆(Gd)、镧(La)、镱(Yb)和铱(Ir)中的至少两种金属的金属氧化物；相变材料；以及导电桥RAM(CBRAM)材料。
所述可变电阻半导体器件还可以包括介于电阻元件图案与顶部电极之间的储存器图案。所述储存器图案可以包括铪(Hf)、钽(Ta)、钛(Ti)、硅(Si)、氧化钛(TiOx)、钨(W)以及它们的组合之中的一种。
所述可变电阻半导体器件还可以包括介于底部电极与选择元件图案之间的电阻性阻挡层。所述电阻性阻挡层可以包括氧化物，所述氧化物含有硅(Si)、铪(Hf)、钽(Ta)、钛(Ti)、锆(Zr)以及铝(Al)之中的至少一种。
所述可变电阻半导体器件还可以包括共形地形成在顶电极以及电阻元件图案的侧壁上的第一间隔件。所述第一间隔件可以包括电介质材料。
所述可变电阻半导体器件还可以包括共形地形成在底部电极、选择元件图案、第一中间电极、第二中间电极以及第一间隔件的侧壁上的第二间隔件。所述第二间隔件可以包括电介质材料。
在一个实施例中，一种可变电阻半导体器件可以包括：下导电布线；在下导电布线之上的底部电极；在底部电极之上的选择元件图案；在选择元件图案之上的下中间电极；在下中间电极之上的上中间电极；在上中间电极之上的电阻元件图案；在电阻元件图案之上的顶部电极；在顶部电极之上的上导电布线。所述下中间电极可以包括氮化钛和非晶碳中的一种。所述上中间电极可以包括钌和氧化钌中的一种。
底部电极可以包括氮化钛(TiN)和非晶碳(α-碳)中的一种。
所述可变电阻半导体器件还可以包括介于电阻元件图案与顶部电极之间的储存器图案。所述储存器图案可以包括铪(Hf)、钽(Ta)、钛(Ti)、硅(Si)、氧化钛(TiOx)、钨(W)以及它们的组合之中的一种。
所述可变电阻半导体器件还可以包括介于底部电极与选择元件图案之间的电阻性阻挡层。所述电阻性阻挡层可以包括氧化物，所述氧化物含有硅(Si)、铪(Hf)、钽(Ta)、钛(Ti)、锆(Zr)以及铝(Al)之中的至少一种。
所述可变电阻半导体器件还可以包括共形地形成在顶部电极以及电阻元件图案的侧壁上的第一间隔件。所述第一间隔件可以包括电介质材料。
所述可变电阻半导体器件还可以包括共形地形成在底部电极、选择元件图案、下中间电极、上中间电极以及第一间隔件上的第二间隔件。所述第二间隔件可以包括电介质材料。
在一个实施例中，一种可变电阻半导体器件可以包括：下导电布线；在下导电布线之上的底部电极；在底部电极之上的选择元件图案；在选择元件图案之上的下中间电极；在下中间电极之上的上中间电极；在上中间电极之上的电阻元件图案；在电阻元件图案之上的顶部电极；在顶部电极之上的上导电布线。所述上中间电极可以包括具有比下中间电极更好的抗氧化性和更高的功函数的材料。
所述可变电阻半导体器件还可以包括介于电阻元件图案与顶部电极之间的储存器图案。所述储存器图案可以包括铪(Hf)、钽(Ta)、钛(Ti)、硅(Si)、氧化钛(TiOx)、钨(W)以及它们的组合之中的一种。
所述可变电阻半导体器件还可以包括介于底部电极与选择元件图案之间的电阻性阻挡层。所述电阻性阻挡层可以包括氧化物，所述氧化物含有硅(Si)、铪(Hf)、钽(Ta)、钛(Ti)、锆(Zr)以及铝(Al)中的至少一种。
所述可变电阻半导体器件还可以包括：第一间隔件，其共形地形成在顶电极以及电阻元件图案的侧壁上；以及第二间隔件，其共形地形成在底部电极、选择元件图案、下中间电极、上中间电极以及第一间隔件的侧壁上。第一间隔件和第二间隔件可以包括氮化硅。
根据本公开的技术思想的可变电阻半导体器件可以具有改善的电压感测余量和低的开关故障率。
附图说明
图1是示出根据本公开的实施例的可变电阻半导体器件的代表的概念性电路图。
图2是示出根据本公开的实施例的可变电阻半导体器件的示例的概念性三维立体图。
图3A至图3D是沿图2的线I-I'截取的纵向截面图，概念性地示出了根据本公开的实施例的可变电阻半导体器件。
图4至图12是示出根据本公开的实施例的用于形成可变电阻半导体器件的方法的截面图的示例代表。
具体实施方式
在本公开中，在阅读以下结合附图的示例性实施例之后，优点、特征和用于实现它们的方法将变得更加明显。然而，本公开可以以不同的形式实施，并且不应被解释为限于本文阐述的实施例。相反，提供这些实施例使得本公开将是透彻和完整的，并将向本领域技术人员充分传达本公开的范围。在整个公开内容中，贯穿本公开的各个附图和实施例，相同的附图标记指代相同的部件。
在本说明书中使用的术语用于描述各种实施例，而不是限制本公开。如本文所使用的，单数形式也旨在包括复数形式，除非上下文另外明确指出。还将理解的是，当在本说明书中使用术语“包括”和/或“包含”时，其指定至少一个所述特征、步骤、操作和/或元件的存在，但并不排除存在或添加一个或更多个其他特征、步骤、操作和/或元件。
当一个元件被称为“连接至”或“耦接至”另一元件时，其可以指前一个元件直接连接或耦接到后一个元件，或者有另一元件介于其间。另一方面，当一个元件被称为“直接连接至”或“直接耦接至”另一元件时，其可以指在它们之间没有任何元件。此外，“和/或”包括所描述的项中的每一个以及一个或更多个组合。
在整个说明书中，相同的附图标记指代相同的元件。因此，即使在相应的附图中没有提及或描述相同或相似的附图标记，但是该附图标记可以参考其他附图来描述。此外，即使元件没有由附图标记表示，但是该元件可以参考其他附图来描述。
图1是示出根据本公开的实施例的可变电阻半导体器件100的代表的概念性电路图。参考图1，可变电阻半导体器件100可以包括：字线WL，其在第一方向(例如，行方向)上平行地或基本平行地延伸；位线BL，其在垂直于或基本垂直于第一方向的第二方向(例如，列方向)上平行地或基本平行地延伸；以及存储单元层叠MC，其设置在字线WL与位线BL之间的实际或潜在可能交叉的范围或区域中。存储单元层叠MC可以包括可变电阻元件。字线WL与位线BL可以互换。
图2是示出根据本公开的实施例的可变电阻半导体器件100的示例的概念性三维立体图。在图2中，可变电阻半导体器件100可以包括下导电布线15、上导电布线85和存储单元层叠MC。存储单元层叠MC可以电连接下导电布线15和上导电布线85。下导电布线15可以在第一水平方向D1上平行地或基本平行地延伸，并且可以代表字线WL。可以代表位线BL的上导电布线85可以在垂直于或基本垂直于第一水平方向D1的第二水平方向D2上平行地或基本平行地延伸。也就是说，从顶视图或平面图看，下导电布线15与上导电布线85可以被看成如同网格状或格子状的形状那样彼此交叉。从平面图看，存储单元层叠MC可以设置在下导电布线15与上导电布线85彼此交叉的范围或区域内。存储单元层叠MC可以包括多个被层叠的组件，并且可以具有带有各种各样的横截面几何形状的柱状、杆状或圆柱状的形状。
在本公开的另一实施例中，下导电布线15可以是位线BL，而上导电布线85可以是字线WL。在一些实施例中，可变电阻半导体器件100是3D交叉点结构的一部分。
图3A是沿着图2的线I-I'截取的纵向截面图，概念性地示出了根据本公开的实施例的可变电阻半导体器件100A。参考图3A，可变电阻半导体器件100A可以包括：设置在下层10上的下导电布线15、存储单元层叠MC、间隔件70、层间电介质层80、上导电布线85和覆盖电介质层90。
下层10可以是衬底或下电介质基底层。例如，下层10可以是硅晶片上的电介质层或外延生长的硅层上的电介质层。因此，下层10可以包括氮化硅(SiN)、氧化硅(SiO2)、氮氧化硅(SiON)或任何其他的电介质材料。
下导电布线15可以设置在下层10上。参考图2，下导电布线15可以是字线WL。换言之，下导电布线15可以在第一水平方向D1上延伸。下导电布线15可以包括：掺杂硅、金属、金属硅化物、金属化合物、金属合金或任何其他的导电材料。
存储单元层叠MC可以设置在下导电布线15上。作为非限制性示例，存储单元层叠MC可以采用柱状、杆状或圆柱状的形状。存储单元层叠MC可以包括依次地设置在下导电布线15上的选择元件SE和电阻元件RE，使得选择元件SE位于存储单元层叠MC的下部，并且电阻元件RE位于上部。在本公开的另一实施例中，存储单元层叠MC可以包括依次地设置在下导电布线15上的电阻元件RE和选择元件SE，使得电阻元件RE位于存储单元层叠MC的下部，并且选择元件SE位于上部。
选择元件SE可以包括：底部电极20；设置在底部电极20上的选择元件图案30；设置在选择元件图案30上的下中间电极40；以及设置在下中间电极40上的上中间电极45。
底部电极20可以电连接到下导电布线15。底部电极20可以具有基本圆形的或多边形的横截面形状。底部电极20可以是包括钛(Ti)、钽(Ta)和碳(C)中的至少一种的导体，并且可以具有对于下导电布线15的优异的粘附性。作为非限制性示例，底部电极20可以包括氮化钛(TiN)、碳氮化钛(TiCN)、氮化铝钛(TiAlN)、氮化硅钛(TiSiN)、氮化钽(TaN)、碳氮化钽(TaCN)、氮化硅钽(TaSiN)、氮化钛钽(TaTiN)、碳(C)或非晶碳(α-C)。
选择元件图案30可以允许或阻止电流在存储单元层叠MC中流动。选择元件图案30可以包括以下至少之一：双向阈值开关(OTS)材料层、肖特基二极管、金属-绝缘体-金属(MIM)、PN结二极管、金属-绝缘体转变(MIT)材料层、混合离子电子传导(MIEC)材料层以及任何其他的能够选择性地阻止电流流动的材料。作为示例，选择元件图案30可以包括掺杂有砷(As)离子的硅。
下中间电极40可以包括具有与选择元件图案30的优异粘附力的导体。下中间电极40可以包括具有钛(Ti)、钽(Ta)和碳(C)中的至少一种的导体。在非限制性示例中，下中间电极40可以包括氮化钛(TiN)、碳氮化钛(TiCN)、氮化铝钛(TiAlN)、氮化硅钛(TiSiN)、氮化钽(TaN)、碳氮化钽(TaCN)、氮化硅钽(TaSiN)、氮化钛钽(TaTiN)、碳(C)或非晶碳(α-C)。
上中间电极45可以包括具有优异的抗氧化特性和比下中间电极40相对更高的功函的导体。上中间电极45可以包括以下金属之中的至少一种，所述金属诸如钌(Ru)、钴(Co)、钯(Pd)、镍(Ni)、铼(Re)、铱(Ir)、铂(Pt)、金(Au)、铑(Rh)或铅(Pb)。作为非限制性示例，上中间电极45可以包括：金属氧化物，诸如氧化铱(IrO2)、氧化钌(RuO2)或氧化铼(ReO2)；金属氮化物，诸如氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化硅钽(TaSiN)或氮化硅钛(TiSiN)；含有钌(Ru)的金属合金，诸如钌铪(RuHf)、钌钽(RuTa)、钌钛(RuTi)或钌锆(RuZr)；钌硅化物，诸如钌硅(RuSi)；含有铱(Ir)的金属合金，诸如铱铪(IrHf)、铱钽(IrTa)、铱钛(IrTi)或铱锆(IrZr)；或者铱硅化物，例如铱硅(IrSi)。
再次参考图3A，电阻元件RE可以包括：可变电阻元件图案50，其设置在选择元件SE的上中间电极45上；储存器(reservoir)图案55，其设置在可变电阻元件图案50上；以及顶部电极60，其设置在储存器图案55上。
可变电阻元件图案50可以包括电阻值根据氧含量而变化的可变电阻材料。可变电阻元件图案50可以包括单金属氧化物(诸如，氧化铪(HfO2)、氧化钽(Ta2O5)、氧化钛(TiO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化钆(Gd2O3)、氧化镧(La2O3)、氧化镱(Yb2O3)和氧化硅(SiO2))或者含有至少两种不同金属(诸如铪(Hf)、钽(Ta)、钛(Ti)、锆(Zr)、钨(W)、铝(Al)、钆(Gd)、镧(La)、镱(Yb)和铱(Ir))的复合金属氧化物中的至少一种。在另一实施例中，可变电阻元件图案50可以包括相变材料，该相变材料包括诸如GST(GeSbTe)的基于硫属化物的合金。在又一实施例中，可变电阻元件图案50可以包括导电桥RAM(CBRAM)材料。
储存器图案55可以包括这样的材料，其能够向可变电阻元件图案50提供氧原子或氧离子，或者从可变电阻元件图案50接收并储存氧原子或氧离子。储存器图案55可以包括氧化还原金属或导体，诸如铪(Hf)、钽(Ta)、钛(Ti)或硅(Si)。例如，储存器图案55可以包括铪(Hf)、钽(Ta)、钛(Ti)、硅(Si)、氧化钛(TiOx)、钨(W)，以及它们的氧化物中的至少一种，以及可以包括其组合。详细地，储存器图案55可以包括铪钛(HfTi)、铪钽(HfTa)、铪硅(HfSi)、铪钨(HfW)、钛钽(TiTa)、钛硅(TiSi)、钛钨(TiW)、它们的氧化物、或其他各种组合。在本公开的另一实施例中，储存器图案55可以包括氧化铪(HfOx)、氧化钽(TaOx)、氧化钛(TiOx)、氧化硅(SiOx)、和氧化钨(WOx)中的至少一种和/或它们的组合。可变电阻元件图案50中的氧原子或氧离子被储存在储存器图案55中的运动，或者储存在储存器图案55中的氧原子或氧离子向可变电阻元件图案50的迁移，可以对应于可变电阻元件图案50中的低电阻状态和高电阻状态。
顶部电极60可以包括具有与储存器图案55的优异粘附力的导体。顶部电极60可以包括具有钛(Ti)、钽(Ta)和碳(C)中的至少一种的导体。作为非限制性示例，顶部电极60可以包括氮化钛(TiN)、碳氮化钛(TiCN)、氮化铝钛(TiAlN)、氮化硅钛(TiSiN)、氮化钽(TaN)、碳氮化钽(TaCN)、氮化硅钽(TaSiN)、氮化钛钽(TaTiN)、碳(C)和非晶碳(α-C)。
间隔件70可以包括：内间隔件71，其围绕电阻元件RE的侧壁或外表面；和外间隔件75，其围绕内间隔件71的侧壁或外表面以及选择元件SE的侧壁或外表面。内间隔件71和外间隔件75可以包括氮化硅(SiN)。因为内间隔件71和外间隔件75包括相同的材料，例如氮化硅(SiN)，所以在这样的实施例中，内间隔件71和外间隔件75可以作为单个间隔件起作用或操作，就好像这二者之间没有界面一样。在一些实施例中，内间隔件71和外间隔件75可以各自包括多个电介质层。例如，内间隔件71和外间隔件75可以各自具有氮化硅(SiN)/氧化硅(SiO2)或氧化硅(SiO2)/氮化硅(SiN)的双层结构(N/O或O/N)；或氮化硅(SiN)/氧化硅(SiO2)/氮化硅(SiN)的三层结构(N/O/N)。在进一步的实施例中，内间隔件71和外间隔件75可以各自包括各种电介质材料的至少四个层。
层间电介质层80可以填充存储单元层叠MC之间的区域和空间。层间电介质层80可以包括氧化硅(SiO2)。
上导电布线85可以形成在存储单元层叠MC上并且电耦接到顶部电极60。参考图2，上导电布线85可以是位线BL中的一个。换言之，上导电布线85可以在第二水平方向D2上平行地或基本平行地延伸。上导电布线85可以包括：掺杂硅、金属、金属硅化物、金属化合物、金属合金或任何其他的导电材料。
覆盖电介质层90可以设置在上导电布线85上或上方。覆盖电介质层90可以包括氮化硅(SiN)、氧化硅(SiO2)、氮氧化硅(SiON)或任何其他电介质材料。
底部电极20、选择元件图案30、下中间电极40和上中间电极45的侧表面或边缘可以垂直地对齐以基本彼此齐平，使得选择元件SE的外表面基本上是光滑的。底部电极20、选择元件图案30、下中间电极40和上中间电极45的侧表面或边缘可以对齐为与内间隔件71的外表面基本齐平，从而在下导电布线15与上导电布线85之间形成具有大致平滑的外表面的柱状结构。可变电阻元件图案50、储存器图案55和顶部电极60的侧表面或边缘可以垂直地对齐以基本彼此齐平，使得电阻元件RE的外表面基本上是光滑的。
在存储单元层叠MC结构中，选择元件用于解决可变电阻存储器件中的潜行电流和相邻存储单元之间的干扰。选择元件和电阻元件之间的数据感测余量不足可能导致感测误差，从而使得难以在高密度存储器件中使用可变电阻存储器件。特别地，当选择元件接通时，电压降的骤回(snap-back)现象导致电压感测余量ΔVrd进一步恶化(其中，ΔVrd是开关电压(Vsw)与阈值电压(Vth)之间的电压差)。ΔVrd越大，感测误差越小。因此，为了使高密度RRAM器件商业化，本文公开了增大ΔVrd并减少复位开关操作失败的方法，该复位开关操作失败可能由于在电极之间形成寄生细丝和/或氧化而发生。
在可变电阻存储器件中，氧在中间电极与电阻元件之间的运动可能导致中间电极的氧化，从而导致因中间电极两端的电压降引起的骤回现象。这样的骤回现象可能减小选择元件的开关电压Vsw与阈值电压Vth之间的差，从而减小电压感测余量ΔVrd。
在本公开的实施例中，公开了增大ΔVrd的方法。例如，在上中间电极45中使用的材料可以阻止氧在下中间电极40与可变电阻元件图案50之间的运动，从而防止下中间电极40被氧化。上中间电极45除了具有优异的抗氧化性之外，还可以被选择为具有高的功函数，这进一步使得下中间电极40和上中间电极45中的电压降的发生最小化。因此，减少骤回现象或改善电压感测余量ΔVrd的方法涉及到包含设置在第一中间电极与可变电阻元件图案50之间的第二中间电极。
图3B是沿着图2的线I-I'截取的纵向截面图，概念性地示出了根据本公开实施例的可变电阻半导体器件100B。与图3A的可变电阻半导体器件100A相比，可变电阻半导体器件100B还可以包括介于底部电极20与选择元件图案30之间的电阻性阻挡层25。可变电阻半导体器件100B的其余组件与以上针对可变电阻半导体器件100A所述的组件基本上等同或相同，因此将不在这里重复以减少赘述。电阻性阻挡层25可以通过寄生电容等来防止和减轻过冲(over-shooting)现象。电阻性阻挡层25可以具有介电特性并且可以用作电阻组件。电阻性阻挡层25可以包括氧化硅(SiO2)。可替代地，电阻性阻挡层25可以包括：诸如氧化铪(HfO2)、氧化钽(Ta2O5)、氧化钛(TiO2)、氧化锆(ZrO2)或氧化铝(Al2O3)的单金属氧化物，或含有铪(Hf)、钽(Ta)、钛(Ti)、锆(Zr)和铝(Al)中的至少两种金属的复合金属氧化物。底部电极20、电阻性阻挡层25、选择元件图案30、下中间电极40和上中间电极45的侧表面可以基本垂直地对齐。
图3C是沿图2的线I-I'截取的纵向截面图，概念性地示出了根据本公开实施例的可变电阻半导体器件100C。当与图3A的可变电阻半导体器件100A相比时，可变电阻半导体器件100C可以省略储存器图案55。也就是说，可变电阻元件图案50和顶部电极60可以彼此直接接触。可变电阻半导体器件100C的其余组件与以上针对可变电阻半导体器件100A所述的组件基本上等同或相同，因此将不在这里重复以减少赘述。可变电阻元件图案50可以包括金属氧化物，诸如氧化铪(HfxOy)、氧化钽(TaxOy)、氧化钛(TixOy)、氧化锆(ZrxOy)、氧化铝(AlxOy)、氧化钆(GdxOy)、氧化镧(LaxOy)或氧化镱(YbxOy)(其中x和y是整数)。顶部电极60可以包括相对于可变电阻元件图案50具有优异的粘附力的导电阻挡层，诸如氮化钛(TiN)或氮化钽(TaN)。
图3D是沿着图2的线I-I'截取的纵向截面图，概念性地示出了根据本公开的实施例的可变电阻半导体器件100D。当与图3A的可变电阻半导体器件100A相比时，可变电阻半导体器件100D还可以包括电阻性阻挡层25并且省略储存器图案55。可变电阻半导体器件100D的其余组件与以上针对可变电阻半导体器件100A、100B和100C所述的组件基本上等同或相同，因此将不在这里重复以减少赘述。
图4至图12是示出根据本公开的实施例的用于形成可变电阻半导体器件的方法的截面图。参考图4，根据本公开的实施例的用于形成可变电阻半导体器件的方法可以包括：在下层10上形成下导电布线15，以及通过执行沉积工艺而在下导电布线15上依次形成底部电极材料层20a、选择元件材料层30a、下中间电极材料层40a。
下层10可以包括形成在衬底(未示出)上的电介质材料层。例如，下层10可以包括氮化硅(SiN)层、氧化硅(SiO2)层、氮氧化硅(SiON)层或另外的电介质材料层，其是通过执行诸如CVD(化学气相沉积)的沉积工艺来形成的。
下导电布线15可以通过执行诸如CVD或PVD(物理气相沉积)的沉积工艺以及图案化工艺来形成。参考图2，下导电布线15可以是在第一水平方向D1上平行地或基本平行地延伸的多个字线WL中的一个。下导电布线15可以包括导电材料，诸如掺杂硅、金属、金属硅化物、金属化合物或金属合金。
选择元件材料层30a可以包括以下至少之一：双向阈值开关(OTS)材料层、肖特基二极管、金属-绝缘体-金属(MIM)、PN结二极管、金属-绝缘体转变(MIT)材料层、混合离子电子传导(MIEC)材料层以及任何其他的能够选择性地阻止电流流动的材料，其是通过执行沉积工艺形成的。在本公开的实施例中，选择元件材料层30a可以通过将砷(As)离子掺杂到多晶硅层中来形成。
下中间电极材料层40a可以通过执行CVD或PVD工艺来形成。下中间电极材料层40a可以包括具有与选择元件材料层30a的优异粘附力的导体。例如，下中间电极材料层40a可以包括具有钛(Ti)、钽(Ta)和碳(C)中的至少一种的导体。在非限制性示例中，下中间电极材料层40a可以包括氮化钛(TiN)、碳氮化钛(TiCN)、氮化铝钛(TiAlN)、氮化硅钛(TiSiN)、氮化钽(TaN)、碳氮化钽(TaCN)、氮化硅钽(TaSiN)、氮化钛钽(TaTiN)、碳(C)或非晶碳(α-C)。
参考图5，该方法可以包括通过执行诸如CVD或PVD的沉积工艺而在下中间电极材料层40a上形成上中间电极材料层45a、电阻元件材料层50a、储存器材料层55a和顶部电极材料层60a。
上中间电极材料层45a可以包括金属导体，所述金属导体具有比下中间电极材料层40a更高的功函数和/或抗氧化性。上中间电极材料层45a可以包括以下金属中的至少一种，所述金属诸如钌(Ru)、钴(Co)、钯(Pd)、镍(Ni)、铼(Re)、铱(Ir)、铂(Pt)、金(Au)、铑(Rh)或铅(Pb)。作为非限制性示例，上中间电极材料层45a可以包括：金属氧化物，诸如氧化铱(IrO2)、氧化钌(RuO2)或氧化铼(ReO2)；金属氮化物，诸如氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化硅钽(TaSiN)或氮化硅钛(TiSiN)；含有钌(Ru)的金属合金，诸如钌铪(RuHf)、钌钽(RuTa)、钌钛(RuTi)或钌锆(RuZr)；钌硅化物，诸如钌硅(RuSi)；含有铱(Ir)的金属合金，诸如铱铪(IrHf)、铱钽(IrTa)、铱钛(IrTi)或铱锆(IrZr)；以及铱硅化物，诸如铱硅(IrSi)。
电阻元件材料层50a可以包括电阻值根据氧含量而变化的可变电阻材料。例如，电阻元件材料层50a可以包括单金属氧化物(诸如氧化铪(HfO2)、氧化钽(Ta2O5)、氧化钛(TiO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化钆(Gd2O3)、氧化镧(La2O3)或氧化镱(Yb2O3)，以及氧化硅(SiO2))或含有至少两种不同金属(诸如铪(Hf)、钽(Ta)、钛(Ti)、锆(Zr)、钨(W)、铝(Al)、钆(Gd)、镧(La)、镱(Yb)和铱(Ir))的复合金属氧化物中的至少一种。
储存器材料层55a可以包括氧化还原金属，诸如钽(Ta)或钛(Ti)。在本公开的另一实施例中，可以省略储存器材料层55a。也就是说，顶部电极材料层60a可以直接形成在电阻元件材料层50a上。电阻元件材料层50a可以包括金属氧化物，诸如氧化铪(HfxOy)、氧化钽(TaxOy)、氧化钛(TixOy)、氧化锆(ZrxOy)、氧化铝(AlxOy)、氧化钆(GdxOy)、氧化镧(LaxOy)或氧化镱(Ybyx2Oy)(其中x和y是整数)。
顶部电极材料层60a可以包括具有与储存器材料层55a的优异粘附力的导体。例如，顶部电极材料层60a可以包括氮化钛(TiN)、碳氮化钛(TiCN)、氮化铝钛(TiAlN)、氮化硅钛(TiSiN)、氮化钽(TaN)、碳氮化钽(TaCN)、氮化硅钽(TaSiN)、氮化钛钽(TaTiN)、碳(C)以及非晶碳(α-C)中的至少一种。
参考图6，该方法可以包括通过在顶部电极材料层60a上执行沉积工艺和图案化工艺来形成硬掩模图案HM。例如，该方法可以包括：在顶部电极材料层60a上形成下硬掩模材料层、中间硬掩模材料层和上硬掩模材料层；通过执行光刻工艺形成光致抗蚀剂图案PR；以及通过使用光致抗蚀剂图案PR作为刻蚀掩模执行刻蚀工艺，来形成包括下硬掩模图案HMa、中间硬掩模图案HMb和上硬掩模图案HMc的硬掩模图案HM。在实施例中，下硬掩模图案HMa可以包括氮化硅(SiN)，中间硬掩模图案HMb可以包括氧化硅(SiO2)，上硬掩模图案HMc可以包括多晶硅。可以将在下硬掩模图案HMa中使用的材料选择为减少或防止与顶部电极材料层60a的化学反应。可以将在中间硬掩模图案HMb中使用的材料选择为比在下硬掩模图案HMa和上硬掩模图案HMc中使用的材料更柔性和更软性。与下硬掩模图案HMa和中间硬掩模图案HMb相比，在上硬掩模图案HMc中使用的材料可以被选择为对于顶部电极材料层60a、储存器材料层55a和电阻元件材料层50a具有更高的刻蚀选择性。之后，可以去除光致抗蚀剂图案PR。尽管在本实施例中描述了将硬掩模图案HM形成为三层结构，但是要注意的是，硬掩模图案HM可以是单层，或者可以包括更多数量的材料层，例如四个被层叠的层。
参考图7，该方法可以包括：通过使用硬掩模图案HM执行刻蚀工艺而依次刻蚀顶部电极材料层60a、储存器材料层55a和电阻元件材料层50a，来形成顶部电极60、储存器图案55和可变电阻元件图案50。特别地，上硬掩模图案HMc被用作刻蚀掩模。在该过程中，可以形成包括可变电阻元件图案50、储存器图案55和顶部电极60的电阻元件RE。
参考图8，该方法可以包括：通过以毯状方式共形地形成氮化硅(SiN)层并执行毯式刻蚀工艺(例如回刻蚀)来形成内间隔件71，该内间隔件71共形地形成在硬掩模图案HM的外表面和上表面上，以及顶部电极60、储存器图案55和可变电阻元件图案50的侧表面或外表面上。内间隔件71可以防止储存器图案55和可变电阻元件图案50的暴露的侧表面受到化学和/或物理破坏。例如，内间隔件71可以防止储存器图案55和可变电阻元件图案50的暴露的侧表面被氧化。
参考图9，该方法可以包括：通过经由使用内间隔件71和硬掩模图案HM作为刻蚀掩模执行刻蚀工艺而依次刻蚀上中间电极材料层45a、下中间电极材料层40a、选择元件材料层30a和底部电极材料层20a，来形成上中间电极45、下中间电极40、选择元件图案30和底部电极20。因此，内间隔件71、上中间电极45、下中间电极40、选择元件图案30和底部电极20的侧表面可以基本垂直地对齐或基本齐平。在该过程中，可以形成包括底部电极20、选择元件图案30、下中间电极40和上中间电极45的选择元件SE。因此，可以形成包括选择元件SE和电阻元件RE的存储单元层叠MC。
参考图10，该方法可以包括：通过以毯状方式共形地形成氮化硅(SiN)层并执行毯式刻蚀工艺(例如回刻蚀)来形成外间隔件75，该外间隔件75共形地形成在内间隔件71的侧表面和上表面上，以及上中间电极45、下中间电极40、选择元件图案30和底部电极20的侧表面或外表面上。外间隔件75可以防止上中间电极45、下中间电极40、选择元件图案30和底部电极20的暴露的侧表面受到化学和/或物理破坏。例如，外间隔件75可以防止上中间电极45、下中间电极40、选择元件图案30和底部电极20的暴露的侧表面被氧化。
参考图11，该方法可以包括：通过形成层间电介质层80以填充存储单元层叠MC之间的区域和间隙，以及通过执行诸如CMP(化学机械抛光)之类的平坦化工艺来去除硬掩模图案HM以及外间隔件75和内间隔件71的上部，来暴露顶部电极60的上表面。
参考图12，该方法可以包括：通过执行诸如CVD或PVD的沉积工艺和执行图案化工艺而在顶部电极60的上表面上形成上导电布线85。参考图2，上导电布线85可以是在第二水平方向D2上平行地延伸的多个位线BL之一。上导电布线85可以包括掺杂硅、金属、金属硅化物、金属化合物、金属合金或任何其他的导电材料。
然后，另外参考图3A，该方法可以包括：通过执行沉积工艺来形成覆盖上导电布线85的覆盖电介质层90。覆盖电介质层90可以包括氮化硅(SiN)、氧化硅(SiO2)、氮氧化硅(SiON)或任何其他的电介质材料。
尽管出于说明性目的描述了各种实施例，但是对于本领域技术人员显而易见的是，在不脱离如所附权利要求书所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (24)

1.一种可变电阻半导体器件，包括：
下导电布线；
底部电极，设置在所述下导电布线上；
选择元件图案，设置在所述底部电极上；
第一中间电极，设置在所述选择元件图案上；
第二中间电极，设置在所述第一中间电极上；
可变电阻元件图案，设置在所述第二中间电极上；
顶部电极，设置在所述可变电阻元件图案上；和
上导电布线，设置在所述顶部电极上，
其中，所述第一中间电极包括具有第一抗氧化性和第一功函数的第一材料，
其中，所述第二中间电极包括具有第二抗氧化性和第二功函数的第二材料，以及
其中，所述第二抗氧化性高于所述第一抗氧化性，所述第二功函数高于所述第一功函数。
2.根据权利要求1所述的可变电阻半导体器件，其中，所述第一材料包括以下至少之一：氮化钛(TiN)、碳氮化钛(TiCN)、氮化铝钛(TiAlN)、氮化硅钛(TiSiN)、氮化钽(TaN)、碳氮化钽(TaCN)、氮化硅钽(TaSiN)、氮化钛钽(TaTiN)、碳(C)和非晶碳(α-C)。
3.根据权利要求1所述的可变电阻半导体器件，其中，所述第二材料包括：钌(Ru)、钴(Co)、钯(Pd)、镍(Ni)、铼(Re)、铱(Ir)、铂(Pt)、金(Au)、铑(Rh)、铅(Pb)、氧化铱(IrO2)、氧化钌(RuO2)、氧化铼(ReO2)、氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化硅钽(TaSiN)、氮化硅钛(TiSiN)、钌铪(RuHf)、钌钽(RuTa)、钌钛(RuTi)、钌锆(RuZr)、钌硅(RuSi)、铱铪(IrHf)、铱钽(IrTa)、铱钛(IrTi)、铱锆(IrZr)或铱硅(IrSi)。
4.根据权利要求1所述的可变电阻半导体器件，其中，所述底部电极包括以下之一：氮化钛(TiN)、碳氮化钛(TiCN)、氮化铝钛(TiAlN)、氮化硅钛(TiSiN)、氮化钽(TaN)、碳氮化钽(TaCN)、氮化硅钽(TaSiN)、氮化钛钽(TaTiN)、碳(C)和非晶碳(α-C)。
5.根据权利要求1所述的可变电阻半导体器件，其中，所述选择元件图案包括以下之一：双向阈值开关OTS材料层、肖特基二极管、金属-绝缘体-金属MIM、PN结二极管、金属-绝缘体转变MIT材料层、混合离子电子传导MIEC材料层和掺杂有砷(As)离子的硅。
6.根据权利要求1所述的可变电阻半导体器件，其中，所述可变电阻元件图案包括以下之一：氧化铪(HfO2)、氧化钽(Ta2O5)、氧化钛(TiO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化钆(Gd2O3)、氧化镧(La2O3)、或氧化镱(Yb2O3)、氧化硅(SiO2)；金属氧化物，其含有铪(Hf)、钽(Ta)、钛(Ti)、锆(Zr)、钨(W)、铝(Al)、钆(Gd)、镧(La)、镱(Yb)和铱(Ir)之中的至少两种金属；基于硫属化物的合金；以及CBRAM导电桥RAM材料。
7.根据权利要求1所述的可变电阻半导体器件，还包括：
储存器图案，设置在所述可变电阻元件图案与所述顶部电极之间，
其中，所述储存器图案包括以下之一：铪(Hf)、钽(Ta)、钛(Ti)、硅(Si)、氧化钛(TiOx)和钨(W)。
8.根据权利要求1所述的可变电阻半导体器件，还包括：
电阻性阻挡层，设置在所述底部电极与所述选择元件图案之间，
其中，所述电阻性阻挡层包括氧化物，所述氧化物含有以下至少之一：硅(Si)、铪(Hf)、钽(Ta)、钛(Ti)、锆(Zr)和铝(Al)。
9.根据权利要求1所述的可变电阻半导体器件，还包括：
第一间隔件，形成在所述顶部电极和所述可变电阻元件图案的侧壁上，
其中，所述第一间隔件包括电介质材料。
10.根据权利要求9所述的可变电阻半导体器件，还包括：
第二间隔件，形成在所述底部电极、所述选择元件图案、所述第一中间电极、所述第二中间电极和所述第一间隔件的侧壁上，
其中，所述第二间隔件包括电介质材料。
11.一种可变电阻半导体器件，包括：
下导电布线；
底部电极，设置在所述下导电布线上；
选择元件图案，设置在所述底部电极上；
下中间电极，设置在所述选择元件图案上；
上中间电极，设置在所述下中间电极上；
可变电阻元件图案，设置在所述上中间电极上；
顶部电极，设置在所述可变电阻元件图案上；和
上导电布线，设置在所述顶部电极上，
其中，所述下中间电极包括氮化钛或非晶碳，以及
其中，所述上中间电极包括钌或氧化钌。
12.根据权利要求11所述的可变电阻半导体器件，其中，所述底部电极包括氮化钛(TiN)或非晶碳(α-碳)。
13.根据权利要求11所述的可变电阻半导体器件，其中，所述下中间电极包括具有与所述选择元件图案的优异粘附力的导体。
14.根据权利要求11所述的可变电阻半导体器件，还包括：
储存器图案，设置在所述可变电阻元件图案与所述顶部电极之间，
其中，所述储存器图案包括以下之一：铪(Hf)、钽(Ta)、钛(Ti)、硅(Si)、氧化钛(TiOx)和钨(W)。
15.根据权利要求11所述的可变电阻半导体器件，还包括：
电阻性阻挡层，设置在所述底部电极与所述选择元件图案之间，
其中，所述电阻性阻挡层包括氧化物，所述氧化物含有以下至少之一：硅(Si)、铪(Hf)、钽(Ta)、钛(Ti)、锆(Zr)和铝(Al)。
16.根据权利要求11所述的可变电阻半导体器件，还包括：
第一间隔件，形成在所述顶部电极和所述可变电阻元件图案的侧壁上；和
第二间隔件，形成在所述底部电极、所述选择元件图案、所述下中间电极、所述上中间电极和所述第一间隔件的侧壁上，
其中，所述第一间隔件和所述第二间隔件包括电介质材料。
17.一种形成可变电阻存储器件的方法，所述方法包括：
形成下导电布线；
在所述下导电布线之上形成底部电极；
在所述底部电极之上形成选择元件图案；
在所述选择元件图案之上形成下中间电极；
在所述下中间电极之上形成上中间电极；
在所述上中间电极之上形成可变电阻元件图案；
在所述可变电阻元件图案之上形成顶部电极；以及
在所述顶部电极之上形成上导电布线，
其中，所述上中间电极具有比所述下中间电极更高的抗氧化性和更高的功函数。
18.根据权利要求17所述的方法，还包括：
在所述可变电阻元件图案与所述顶部电极之间形成储存器图案，
其中，所述储存器图案包括以下之一：铪(Hf)、钽(Ta)、钛(Ti)、硅(Si)、氧化钛(TiOx)和钨(W)。
19.根据权利要求17所述的方法，所述方法还包括：
在所述底部电极与所述选择元件图案之间形成电阻性阻挡层，
其中，所述电阻性阻挡层包括氧化物，所述氧化物含有以下至少之一：硅(Si)、铪(Hf)、钽(Ta)、钛(Ti)、锆(Zr)和铝(Al)。
20.根据权利要求17所述的方法，其中，所述上中间电极包括RuO2。
21.根据权利要求20所述的方法，其中，所述下中间电极包括氮化钛。
22.一种形成可变电阻存储器件的方法，所述方法包括：
形成选择元件，所述选择元件包括下电极、选择元件图案和中间电极；以及
形成电阻元件，所述电阻元件包括可变电阻元件图案、储存器图案和顶部电极，
其中，所述中间电极包括下中间电极和上中间电极，以及
其中，所述上中间电极包括氧化钌(RuO2)。
23.根据权利要求22所述的方法，其中，所述下中间电极包括金属，所述金属与氧化钌(RuO2)相比具有更低的功函数和更低的抗氧化性。
24.根据权利要求22所述的方法，其中，所述下中间电极包括氮化钛。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112840459A (zh) * 2021-01-14 2021-05-25 长江先进存储产业创新中心有限责任公司 相变存储器单元结构及其制造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10937832B2 (en) 2018-06-21 2021-03-02 Macronix International Co., Ltd. 3D memory with confined cell
US11424406B2 (en) * 2020-02-11 2022-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Generating self-aligned heater for PCRAM using filaments
US11737289B2 (en) * 2020-12-09 2023-08-22 International Business Machines Corporation High density ReRAM integration with interconnect
US20220407000A1 (en) * 2021-06-16 2022-12-22 Macronix International Co., Ltd. Memory with laminated cell

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120313063A1 (en) * 2011-06-09 2012-12-13 Intermolecular, Inc. Nonvolatile memory device having an electrode interface coupling region
CN107732007A (zh) * 2016-08-11 2018-02-23 三星电子株式会社 可变电阻存储器件及其制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8975613B1 (en) * 2007-05-09 2015-03-10 Intermolecular, Inc. Resistive-switching memory elements having improved switching characteristics
US8817524B2 (en) * 2011-07-29 2014-08-26 Intermolecular, Inc. Resistive random access memory cells having metal alloy current limiting layers
US8698119B2 (en) * 2012-01-19 2014-04-15 Sandisk 3D Llc Nonvolatile memory device using a tunnel oxide as a current limiter element
US8872152B2 (en) * 2012-12-13 2014-10-28 Intermolecular, Inc. IL-free MIM stack for clean RRAM devices
US9276210B1 (en) * 2014-12-04 2016-03-01 Intermolecular, Inc. Conductive barriers for ternary nitride thin-film resistors
US9231203B1 (en) 2014-12-09 2016-01-05 Intermolecular, Inc. Doped narrow band gap nitrides for embedded resistors of resistive random access memory cells
KR102316317B1 (ko) * 2015-06-05 2021-10-22 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102527408B1 (ko) * 2016-06-03 2023-05-02 에스케이하이닉스 주식회사 스위칭 소자 및 저항 변화 메모리 장치의 제조 방법
US9876054B1 (en) * 2016-07-27 2018-01-23 Western Digital Technologies, Inc. Thermal management of selector

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120313063A1 (en) * 2011-06-09 2012-12-13 Intermolecular, Inc. Nonvolatile memory device having an electrode interface coupling region
CN107732007A (zh) * 2016-08-11 2018-02-23 三星电子株式会社 可变电阻存储器件及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112840459A (zh) * 2021-01-14 2021-05-25 长江先进存储产业创新中心有限责任公司 相变存储器单元结构及其制造方法

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