CN118019351A - 新型三维存储器阵列及制备方法 - Google Patents
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Abstract
本发明提供一种新型三维存储器阵列及制备方法，其中的三维存储器阵列包括底座晶体管以及与所述底座晶体管电连接，并且呈阵列分布的存储单元；其中，所述存储单元的一端与位线连接，另一端与字线连接；并且，位于同一层内的存储单元之间通过所述字线并联，位于不同层内的存储单元之间通过层与层之间的电连接孔连接；所有存储单元的底电极均与所述底座晶体管的漏极连接；所述位线、所述字线、所述底座晶体管共同控制所述存储单元的状态。利用上述发明能够提高阵列的存储密度及规模。
Description
技术领域
本发明涉及半导体和CMOS混合集成电路技术领域，更为具体地，涉及一种新型三维存储器阵列及其制备方法。
背景技术
目前，随着5G、人工智能(AI)、物联网(IoT)等新一代信息技术的迅猛发展，海量且广泛的数据需要存储与处理，对半导体存储器的需求也在快速增长。在现今品类繁多的移动终端上，如可穿戴式设备，需要小尺寸的大容量的嵌入式存储。而以flash为代表的非易失存储器在制程节点上遇到微缩瓶颈，同时，平面集成架构也难以进一步通过提高存储密度来满足移动互联网时代对存储的各式需求。此时，作为新型存储器代表之一的RRAM，因其优良的可拓展性，被视为可进一步微缩制程的重要技术之一。
现有的RRAM阵列，通常是由垂直连接的(Crossbar结构)的字线和位线构成，通常存在旁泄电流的问题。也就是说，来自相邻单元的干扰电流可能会导致读取和编程错误，因此，如何在具有抗干扰的情况下访问阵列中选定的存储单元是高密度存储阵列面临的主要挑战之一。
但是，现有技术中采用1T1R结构，即晶体管作为选通单元，虽然能关断泄露通路，但三端的MOSFET器件会损害RRAM的高扩展性的优势，使得每个存储单元所占面积为6F2(F为特征尺寸)，且不适应三维堆叠，限制了集成密度的提升。
发明内容
鉴于上述问题，本发明提供一种新型三维存储器阵列及制备方法，通过采用具有自选择功能的1S1R存储单元，解决了传统RRAM存储单元的1T1R结构不适合也不支持三维集成扩展，导致存储密度受限的问题。当存储单元数量相同的情况下，采用本发明1TnSnR三维架构较于传统nTnR三维架构可以大幅度提高存储密度和阵列规模，并且3D 1TnSnR完全兼容CMOS逻辑工艺，能作为嵌入式存储器或独立存储。
本发明提供的新型三维存储器阵列，包括底座晶体管以及与所述底座晶体管电连接，并且呈阵列分布的存储单元；其中，所述存储单元的一端与位线连接，另一端与字线连接；并且，位于同一层内的存储单元之间通过所述字线并联，位于不同层内的存储单元之间通过层与层之间的电连接孔连接；所有存储单元的底电极均与所述底座晶体管的漏极连接；所述位线、所述字线、所述底座晶体管共同控制所述存储单元的状态。
此外，可选的技术方案是，所述存储单元包括串联的选通层和阻变层、顶电极和底电极；或者，所述存储单元包括自选择层、顶电极和底电极。
此外，可选的技术方案是，所述底座晶体管与最底层的存储单元之间位置对应设置且相互隔离；所述底座晶体管的漏极与所述最底层的存储单元的底电极之间通过至少一层电连接孔实现电学连接。
此外，可选的技术方案是，所述电连接孔包括过孔和通孔。
此外，可选的技术方案是，在沿X轴和Y轴的水平方向上，所述不同层内的存储单元之间交错排布；所述层与层之间的电连接孔沿Z轴方向分布。
另一方面，本发明还提供一种新型三维存储器阵列的制备方法，包括：S1：基于CMOS逻辑工艺，在预设底座晶体管上淀积第一绝缘介质层，并对所述第一绝缘介质层进行图形化，并在图形化后的第一绝缘介质层上设置贯穿所述第一绝缘介质层的电连接孔；S2：在所述第一绝缘介质层上沉淀第二绝缘介质层，并对所述第二绝缘介质层进行图形化，并在图形化后的第二绝缘介质层上淀积源线和漏线；S3：在所述第二绝缘介质层上淀积第三绝缘层介质，并对所述第三绝缘介质层进行图形化，并在图形化后的第三绝缘介质层上开设电连接孔；S4：在所述第三绝缘介质层上淀积第四绝缘介质层，并对所述第四绝缘介质层进行图形化，并在图形化后的第四绝缘价值层上沿Y轴方向分别设置字线和位线；S5：在所述第四绝缘介质层上淀积第五绝缘介质层，并对所述第五绝缘介质层进行图形化，在图形化后的第五绝缘介质层中分别设置1S1R存储单元以及电连接孔；S6：在所述第五绝缘介质层上淀积第六绝缘介质层，对所述第六绝缘介质层进行图形化，在图形化后的第六绝缘介质层沿X方向设置字线和位线；S7：重复执行所述步骤S3至所述步骤S6预设次数，并在最后一次步骤S5中，仅设置字线，完成三维存储器阵列。
此外，可选的技术方案是，在所述步骤S1至所述步骤S7中，绝缘介质层的材料包括：SiO2、多孔SiCOH、USG、BPSG中的一种或多种组合，包括多层结构或多层材料的混合；所述绝缘介质层的制备工艺包括：化学气相沉积CVD，如APCVD、PECVD、LPCVD等；所述绝缘介质层的厚度为20-2500nm。
此外，可选的技术方案是，所述源线、所述漏线、所述位线和所述字线的材料包括：金属钒V、金属铌Nb、金属钌Ru、金属钨W、金属钽Ta、氮化钽TaN、金属钛Ti、氮化钛TiN、钛钨TiW、金属铝Al、钛铝钨TiAlW、氮化铝钛TiAlN、氧化铝AlOx、氮化铝钛TiAlN或AlTiN、金属铪Hf、金属铱Ir、金属锰Mn、金属锌Zn、金属铂Pt、金属钯Pd，金属铜Cu，及其合金中的一种或多种，包括多层结构或多层材料的混合；或者，所述源线、所述漏线、所述位线和所述字线的材料包括掺杂多晶硅材料；所述源线、所述漏线、所述位线和所述字线的制备工艺包括：物理气相淀积PVD、等离子体增强化学气相淀积PECVD或原子层沉积；所述位线所在层的厚度为20-2500nm。
此外，可选的技术方案是，所述1S1R存储单元包括自选择层；或者，所述1S1R存储单元包括串联的选通层和阻变层；其中，所述阻变层材料包括：氧化钽(TaOx)、氧化钛(TiOx)、氧化铪(HfOx)、氧化锆(ZrOx)、氧化硅(SiOx)等及其它们的合金中的一种或多种，包括多层结构或多层材料的混合；所述阻变层的制备工艺包括物理气相淀积PVD或原子层沉积ALD；所述选通层及所述自选择层的材料包括：氧化铌NbOx、氧化钒VOx，及其合金中的一种或多种，包括多层结构或多层材料的混合；或者，所述选通层及所述自选择层的材料包括：对氧化铌NbOx、氧化钒VOx进行掺杂，所述掺杂元素包括Al、Cu、Au、Ti中的至少一种；所述掺杂工艺包括离子注入(Ion Implantation)和共溅射(Co-sputter)。自选择层能够通过单层薄膜实现传统多层1S+1R存储单元的功能，具有巨大应用潜力，选通层制备材料配比略有不同。其中阻变层的材料优选钽、氧化钽(TaOx)、氧化钛(TiOx)、氧化铪(HfOx)、氧化锆(ZrOx)、氧化硅(SiOx)等及其它们的合金中的一种或多种，包括多层结构或多层材料的混合，制备工艺优选氧化、物理气相淀积PVD或原子层沉积ALD。
此外，可选的技术方案是，所述电连接孔的材料包括：Cu、W、Al、TiN、TaN；并且，所述电连接孔的制备工艺包括：电镀、CVD和ALD。
利用上述新型三维存储器阵列及制备方法，可形成1TnSnR三维架构，能够解决RRAM存储单元的1T1R结构不适合三维集成的问题，并且在存储单元数量相同的情况下，较于传统nTnR三维架构可以大幅度提高存储密度，此外还能够完全兼容CMOS逻辑工艺，可作为嵌入式存储器或独立存储。
为了实现上述以及相关目的，本发明的一个或多个方面包括后面将详细说明的特征。下面的说明以及附图详细说明了本发明的某些示例性方面。然而，这些方面指示的仅仅是可使用本发明的原理的各种方式中的一些方式。此外，本发明旨在包括所有这些方面以及它们的等同物。
附图说明
通过参考以下结合附图的说明，并且随着对本发明的更全面理解，本发明的其它目的及结果将更加明白及易于理解。在附图中：
图1为根据本发明实施例的新型三维存储器阵列的架构原理图；
图2为根据本发明实施例的新型三维存储器阵列的剖面图；
图3为根据本发明实施例的新型三维存储器阵列的俯视透视图；
图4为根据本发明实施例的底座晶体管的结构原理图；
图5为根据本发明实施例的新型三维存储器阵列的局部结构示意图；
图6为图5中沿虚线位置的水平切面图；
图7为根据本发明实施例的新型三维存储器阵列的制备方法流程图；
图8为根据本发明实施例的新型三维存储器阵列的制备状态图一；
图9为根据本发明实施例的新型三维存储器阵列的制备状态图二；
图10为根据本发明实施例的新型三维存储器阵列的制备状态图三；
图11为根据本发明实施例的新型三维存储器阵列的制备状态图四；
图12为根据本发明实施例的新型三维存储器阵列的制备状态图五；
图13为根据本发明实施例的新型三维存储器阵列的制备状态图六；
图14为根据本发明实施例的新型三维存储器阵列的制备状态图七；
图15为根据本发明实施例的新型三维存储器阵列的制备状态图八；
图16为根据本发明实施例的新型三维存储器阵列的制备状态图九；
图17为根据本发明实施例的新型三维存储器阵列的制备状态图十；
图18为根据本发明实施例的新型三维存储器阵列的制备状态图十一；
图19为根据本发明另一实施例的新型三维存储器阵列的结构图。
附图中的标记包括：底座晶体管1、第一绝缘介质层2、漏极31、栅极32、源极33、过孔4、第二绝缘介质层5、源线6、第三绝缘介质层7、通孔8、第四绝缘介质层9、字线10、位线11、第五绝缘介质层12、1S1R存储单元29、通孔28、第六绝缘介质层13、字线14、位线15、第七绝缘介质层16、通孔17、自选择层18、第八绝缘介质层19、位线20、字线21、第九绝缘介质层22、自选择层23、通孔24、字线25、第十绝缘介质层26、存储单元27。
在所有附图中相同的标号指示相似或相应的特征或功能。
具体实施方式
在下面的描述中，出于说明的目的，为了提供对一个或多个实施例的全面理解，阐述了许多具体细节。然而，很明显，也可以在没有这些具体细节的情况下实现这些实施例。在其它例子中，为了便于描述一个或多个实施例，公知的结构和设备以方框图的形式示出。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
为解决现有存储器阵列所存在的性能不稳定，集成规模受限等问题，本发明提供一种新型三维存储器阵列及制备方法，包括底座晶体管以及与底座晶体管电连接且呈阵列分布的存储单元，位于同一层内的存储单元之间通过字线并联，位于不同层内的存储单元之间通过层与层之间的电连接孔连接，存储单元的底电极均与底座晶体管的漏极连接，从而形成1TnSnR三维架构，能够解决RRAM存储单元的1T1R结构不适合三维集成的问题，且可大幅度提高存储密度，此外还能够完全兼容CMOS逻辑工艺，可作为嵌入式存储器或独立存储。
为详细描述本发明的新型三维存储器阵列及制备方法，以下将结合附图对本发明的具体实施例进行详细描述。
图1示出了根据本发明实施例的新型三维存储器阵列的架构原理，图2和图3分别示出了该实施例的新型三维存储器阵列的在不同方向上的剖面及透视结构；图4示出了根据本发明实施例的新型三维存储器阵列的底座晶体管的示意结构；图5和图6分别示出了本发明实施例的新型三维存储器阵列的局部示意结构及各层切面示意结构。
如图1至图6共同所示，本发明实施例的新型三维存储器阵列，包括底座晶体管以及与底座晶体管电连接且呈阵列分布的存储单元；其中，存储单元的一端与位线连接，另一端与字线连接，字线和位线交叠确定一个存储单元；并且，位于同一层内的存储单元之间通过字线并联连接，而位于不同层内的存储单元之间通过层与层之间的电连接孔电学连接；并且，所有存储单元的底电极均与底座晶体管的漏极连接，使得多个存储单元均与底座晶体管形成并联连接关系；最后，可通过位线、字线，以及底座晶体管的导通情况，共同控制存储单元的状态。
其中，存储单元可采用1S1R结构，其可包括串联的选通层和阻变层、顶电极和底电极；或者，存储单元包括自选择层、顶电极和底电极；其中，1S1R结构的功能层可以是阻变层和选通层以叠层来实现自选选择的功能，一些情况下也可以是单层自选择层直接实现该功能，在存储器阵列的每层至少设置一个存储单元。
此外，底座晶体管与最底层的存储单元之间的位置是上下对应设置的，且相互隔离，底座晶体管的漏极与最底层的存储单元的底电极之间通过至少一层电连接孔电学连接；其中，电连接孔可包括过孔(Contact)和通孔(Via)两种形式，例如，在最底层的存储单元与底座晶体管之间了通过过孔连接，而其它层与层之间通过通孔进行连接，本发明并不对其形成方式进行限定，可实现电连接效果即可。
在本发明的新型三维存储器阵列中，在沿X轴和Y轴的水平方向上，不同层内的存储单元之间交错排布，而层与层之间的电连接孔沿Z轴方向分布，并通过Z轴方向的电连接孔实现与底座晶体管的漏极之间的连接。
与上述新型三维存储器阵列相对应地，本发明还提供一种新型三维存储器阵列的制备方法。具体地，图7示出了根据本发明实施例的新型三维存储器阵列制备方法的示意流程。
如图7所示，本发明实施例的新型三维存储器阵列制备方法，包括：
S1：基于CMOS逻辑工艺，在预设底座晶体管上淀积第一绝缘介质层，并对第一绝缘介质层进行图形化，并在图形化后的第一绝缘介质层上设置贯穿第一绝缘介质层的电连接孔；
S2：在第一绝缘介质层上沉淀第二绝缘介质层，并对第二绝缘介质层进行图形化，并在图形化后的第二绝缘介质层上淀积源线和漏线；
S3：在第二绝缘介质层上淀积第三绝缘层介质，并对第三绝缘介质层进行图形化，并在图形化后的第三绝缘介质层上开设电连接孔；
S4：在第三绝缘介质层上淀积第四绝缘介质层，并对第四绝缘介质层进行图形化，并在图形化后的第四绝缘价值层上沿Y轴方向分别设置字线和位线；
S5：在第四绝缘介质层上淀积第五绝缘介质层，并对第五绝缘介质层进行图形化，在图形化后的第五绝缘介质层中分别设置1S1R存储单元以及电连接孔；
S6：在第五绝缘介质层上淀积第六绝缘介质层，对第六绝缘介质层进行图形化，在图形化后的第六绝缘介质层沿X方向设置字线和位线；
S7：重复执行步骤S3至步骤S6预设次数，并在最后一次步骤S5中，仅设置字线，完成三维存储器阵列的制备。
具体地，在上述步骤S1至步骤S7中，绝缘介质层(包括第一绝缘介质层、第二绝缘介质层～第六绝缘介质层，以及S7中重复执行过程中形成的其他绝缘介质层)的材料可包括：SiO2、多孔SiCOH、USG、BPSG等中的一种或多种组合，包括多层结构或多层材料的混合；绝缘介质层的制备工艺包括：化学气相沉积CVD，如APCVD、PECVD、LPCVD等；绝缘介质层的厚度为20-2500nm。
此外，源线、漏线、位线和字线的材料可包括：金属钒V、金属铌Nb、金属钌Ru、金属钨W、金属钽Ta、氮化钽TaN、金属钛Ti、氮化钛TiN、钛钨TiW、金属铝Al、钛铝钨TiAlW、氮化铝钛TiAlN、氧化铝AlOx、氮化铝钛TiAlN或AlTiN、金属铪Hf、金属铱Ir、金属锰Mn、金属锌Zn、金属铂Pt、金属钯Pd，金属铜Cu，及其合金中的一种或多种，包括多层结构或多层材料的混合；或者，源线、漏线、位线和字线的材料包括掺杂多晶硅材料；源线、漏线、位线和字线的制备工艺包括：物理气相淀积PVD、等离子体增强化学气相淀积PECVD或原子层沉积；位线所在层的厚度为20-2500nm。
此外，上述1S1R存储单元包括自选择层；或者，1S1R存储单元包括串联的选通层和阻变层；其中，所述阻变层材料包括：氧化钽(TaOx)、氧化钛(TiOx)、氧化铪(HfOx)、氧化锆(ZrOx)、氧化硅(SiOx)等及其它们的合金中的一种或多种，包括多层结构或多层材料的混合；所述阻变层的制备工艺包括物理气相淀积PVD或原子层沉积ALD；选通层及自选择层的材料包括：氧化铌NbOx、氧化钒VOx，及其合金中的一种或多种，包括多层结构或多层材料的混合；或者，选通层及自选择层的材料包括：对氧化铌NbOx、氧化钒VOx进行掺杂，掺杂元素包括Al、Cu、Au、Ti中的至少一种；该掺杂工艺至少包括离子注入IMP(Ion Implantation)和共溅射(Co-sputter)。
自选择层能够通过单层薄膜实现传统多层1S+1R存储单元的功能，具有巨大应用潜力，而选通层制备材料配比略有不同，其中阻变层的材料优选氧化钽(TaOx)、氧化钛(TiOx)、氧化铪(HfOx)、氧化锆(ZrOx)、氧化硅(SiOx)等及其它们的合金中的一种或多种，包括多层结构或多层材料的混合，制备工艺优选氧化、物理气相淀积PVD或原子层沉积ALD。
此外，上述的电连接孔的材料可包括：Cu、W、Al、TiN、TaN等；并且，电连接孔的制备工艺包括：电镀、CVD和ALD等。
作为具体示例，如图8所示，在上述步骤S1中，基于CMOS逻辑工艺，在底座晶体管1上采用APCVD工艺淀积2000nm的USG(第一绝缘介质层2)；然后，如图9所示，对第一绝缘介质2层进行图形化处理，采用反应离子刻蚀(RIE)形成过孔4，该过孔4分别设置在底座晶体管1的源极33和漏极31位置，底座晶体管1的栅极32与外部可控制连接，用于控制底座晶体管1的导通，并采用WCVD填充W，制备钨塞。
然后，如图10所示，在上述步骤S2中，在第一绝缘介质层2上采用APCVD工艺淀积厚度为200nm的USG(第二绝缘介质层5)，进而对第二绝缘介质层5进行图形化处理，并在其上采用反应离子刻蚀(RIE)开设源线6和漏线；并采用PVD淀积TiN源线6和漏线，其中，源线6的位置与底座晶体管的源极33相对应，二者通过过孔导通，漏线的位置与底座晶体管1的漏极31的位置相对应，二者通过过孔导通。
然后，如图11所示，在第二绝缘介质层5上采用APCVD工艺淀积厚度为50nm的USG(第三绝缘介质层7)，并对第三绝缘介质层7进行图形化，采用反应离子刻蚀(RIE)开设通孔8，并采用ALD填充50nm的TiN，填充通孔8形成电连接孔，电连接孔的位置与上一步骤中的漏线的位置相对应。
然后，如图12所示，在第三绝缘介质层7上采用APCVD工艺淀积厚度为50nm的USG(第四绝缘介质层9)。并对第四绝缘介质层9进行图形化，采用反应离子刻蚀(RIE)沿Y轴方向开设一条字线10和两条位线11，并采用ALD填充50nm的TiN，实现字线10和位线11的制备。
然后，如图13所示，在第四绝缘介质层9上采用APCVD工艺淀积厚度为50nm的USG(第五绝缘介质层12)。并对第五绝缘介质层12进行图形化，进而在图形化后的第五绝缘介质层12中采用反应离子刻蚀(RIE)形成1S1R存储单元29以及通孔28。在该实施例中，1S1R存储单元选用自选择层结构，此时采用ALD工艺分别淀积50nm NbOx自选择层和TiN通孔。
然后，如图14所示，在第五绝缘介质层12上采用APCVD工艺淀积厚度为50nm的USG(第六绝缘介质层13)。并对第六绝缘介质层13进行图形化，在图形化后的第六绝缘介质层13上，采用反应离子刻蚀(RIE)沿X方向开设一条字线14和两条位线15，并采用ALD工艺填充50nm的TiN，实现字线14和位线15的制备。
然后，如图15所示，在第六绝缘介质层13上采用APCVD工艺淀积厚度为50nm的USG(第七绝缘介质层16)。并对第七绝缘介质层16进行图形化，在图形化后的第七绝缘介质层16中采用反应离子刻蚀(RIE)开设1S1R存储单元，以及通孔17，然后采用ALD工艺分别淀积50nmNbOx自选择层18和TiN通孔。
然后，如图16所示，在第七绝缘介质层16上采用APCVD工艺淀积厚度为50nm的USG(第八绝缘介质层19)。并对第八绝缘介质层19进行图形化，然后采用反应离子刻蚀(RIE)沿Y方向开设一条字线21和两条位线20，并采用ALD填充50nm的TiN，实现字线21和位线20的制备。
然后，如图17所示，在第八绝缘介质层19上采用APCVD工艺淀积厚度为50nm的USG(第九绝缘介质层22)，并对第九绝缘介质层22进行图形化，在图形化后的第九绝缘介质层22中采用反应离子刻蚀(RIE)开设1S1R存储单元以及通孔24，并采用ALD工艺分别淀积厚度50nmNbOx自选择层23和TiN通孔。
最后，如图18所示，在第九绝缘介质层22上采用APCVD工艺淀积厚度为50nm的USG(第十绝缘介质层26)。并对第十绝缘介质层26进行图形化，进而采用反应离子刻蚀(RIE)开设沿X方向开设字线25，并采用ALD填充50nm的TiN，实现字线25的制备，最后完成1TnSnR存储架构制备。
在上述实施例中，存储单元采用的是单层自选择层结构，可知存储单元27还可采用选通层和阻变层串联的结构，如图19所示。
具体的，上述新型三维存储器阵列的制备工艺可参考新型三维存储器阵列实施例中的描述，此处不再一一赘述。
根据上述本发明的新型三维存储器阵列及制备方法的方案，采用有自选择功能的1S1R存储单元，解决传统RRAM存储单元的1T1R结构不适合三维集成的问题，并且在存储单元数量相同的情况下，采用本发明的1TnSnR三维架构较于传统nTnR三维架构可以更大幅度的提高存储密度，且完全兼容CMOS逻辑工艺，能作为嵌入式存储器或独立存储。
如上参照附图以示例的方式描述根据本发明的新型三维存储器阵列及制备方法。但是，本领域技术人员应当理解，对于上述本发明所提出的新型三维存储器阵列及制备方法，还可以在不脱离本发明内容的基础上做出各种改进。因此，本发明的保护范围应当由所附的权利要求书的内容确定。
Claims (10)
1.一种新型三维存储器阵列，其特征在于，包括底座晶体管以及与所述底座晶体管电连接，并且呈阵列分布的存储单元；其中，
所述存储单元的一端与位线连接，另一端与字线连接；
并且，位于同一层内的存储单元之间通过所述字线并联，位于不同层内的存储单元之间通过层与层之间的电连接孔连接；
所有存储单元的底电极均与所述底座晶体管的漏极连接；
所述位线、所述字线、所述底座晶体管共同控制所述存储单元的状态。
2.根据权利要求1所述的新型三维存储器阵列，其特征在于，
所述存储单元包括串联的选通层和阻变层、顶电极和所述底电极；或者，
所述存储单元包括自选择层、顶电极和所述底电极。
3.根据权利要求1所述的新型三维存储器阵列，其特征在于，
所述底座晶体管与最底层的存储单元之间位置对应设置且相互隔离；
所述底座晶体管的漏极与所述最底层的存储单元的底电极之间通过至少一层电连接孔实现电学连接。
4.根据权利要求1或3所述的新型三维存储器阵列，其特征在于，
所述电连接孔包括过孔和通孔。
5.根据权利要求1所述的新型三维存储器阵列，其特征在于，
在沿X轴和Y轴的水平方向上，所述不同层内的存储单元之间交错排布；
所述层与层之间的电连接孔沿Z轴方向分布。
6.一种新型三维存储器阵列的制备方法，其特征在于，包括：
S1：基于CMOS逻辑工艺，在预设底座晶体管上淀积第一绝缘介质层，并对所述第一绝缘介质层进行图形化，并在图形化后的第一绝缘介质层上设置贯穿所述第一绝缘介质层的电连接孔；
S2：在所述第一绝缘介质层上沉淀第二绝缘介质层，并对所述第二绝缘介质层进行图形化，并在图形化后的第二绝缘介质层上淀积源线和漏线；
S3：在所述第二绝缘介质层上淀积第三绝缘层介质，并对所述第三绝缘介质层进行图形化，并在图形化后的第三绝缘介质层上开设电连接孔；
S4：在所述第三绝缘介质层上淀积第四绝缘介质层，并对所述第四绝缘介质层进行图形化，并在图形化后的第四绝缘价值层上沿Y轴方向分别设置字线和位线；
S5：在所述第四绝缘介质层上淀积第五绝缘介质层，并对所述第五绝缘介质层进行图形化，在图形化后的第五绝缘介质层中分别设置1S1R存储单元以及电连接孔；
S6：在所述第五绝缘介质层上淀积第六绝缘介质层，对所述第六绝缘介质层进行图形化，在图形化后的第六绝缘介质层沿X方向设置字线和位线；
S7：重复执行所述步骤S3至所述步骤S6预设次数，并在最后一次步骤S5中，仅设置字线，完成三维存储器阵列。
7.根据权利要求6所述的新型三维存储器阵列的制备方法，其特征在于，
在所述步骤S1至所述步骤S7中，绝缘介质层的材料包括：SiO2、多孔SiCOH、USG、BPSG中的一种或多种组合，包括多层结构或多层材料的混合；
所述绝缘介质层的制备工艺包括：化学气相沉积CVD；
所述绝缘介质层的厚度为20-2500nm。
8.根据权利要求6所述的新型三维存储器阵列的制备方法，其特征在于，
所述源线、所述漏线、所述位线和所述字线的材料包括：金属钒V、金属铌Nb、金属钌Ru、金属钨W、金属钽Ta、氮化钽TaN、金属钛Ti、氮化钛TiN、钛钨TiW、金属铝Al、钛铝钨TiAlW、氮化铝钛TiAlN、氧化铝AlOx、氮化铝钛TiAlN或AlTiN、金属铪Hf、金属铱Ir、金属锰Mn、金属锌Zn、金属铂Pt、金属钯Pd，金属铜Cu，及其合金中的一种或多种，包括多层结构或多层材料的混合；或者，所述源线、所述漏线、所述位线和所述字线的材料包括掺杂多晶硅材料；
所述源线、所述漏线、所述位线和所述字线的制备工艺包括：物理气相淀积PVD、等离子体增强化学气相淀积PECVD或原子层沉积；
所述位线所在层的厚度为20-2500nm。
9.根据权利要求6所述的新型三维存储器阵列的制备方法，其特征在于，
所述1S1R存储单元包括自选择层；或者，所述1S1R存储单元包括串联的选通层和阻变层；其中，
所述阻变层材料包括：氧化钽(TaOx)、氧化钛(TiOx)、氧化铪(HfOx)、氧化锆(ZrOx)、氧化硅(SiOx)等及其它们的合金中的一种或多种，包括多层结构或多层材料的混合；所述阻变层的制备工艺包括物理气相淀积PVD或原子层沉积ALD；
所述选通层及所述自选择层的材料包括：氧化铌NbOx、氧化钒VOx，及其合金中的一种或多种，包括多层结构或多层材料的混合；
或者，所述选通层及所述自选择层的材料包括：对氧化铌NbOx、氧化钒VOx进行掺杂，所述掺杂元素包括Al、Cu、Au、Ti中的至少一种；
所述掺杂工艺包括离子注入和共溅射。
10.根据权利要求6所述的新型三维存储器阵列的制备方法，其特征在于，所述电连接孔的材料包括：Cu、W、Al、TiN、TaN；并且，
所述电连接孔的制备工艺包括：电镀、CVD和ALD。
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