CN117998867A - 新型三维存储器阵列及制备方法 - Google Patents

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Abstract

本发明提供一种新型三维存储器阵列及制备方法，其中的三维存储器阵列包括呈阵列分布的存储单元；存储单元的一端与字线WL连接，另一端与位线BL连接，在每条字线WL的底部设置有对应的选通晶体管，字线WL的底部与选通晶体管的漏极连接；选通晶体管的栅极与栅线GL连接，选通晶体管的源极与源线SL连接；位线BL、字线WL、源线SL及栅线GL共同控制存储单元的状态。利用上述发明能够降低1S1R对于选通管非线性的要求，减低面积开销，提高阵列的密度及存储规模。

Description

新型三维存储器阵列及制备方法
技术领域
本发明涉及半导体和CMOS混合集成电路技术领域，更为具体地，涉及一种新型三维存储器阵列及制备方法。
背景技术
近年来，人工智能市场取得了显著增长，同时随着智能终端如智能手机、手表和手环等的不断普及，市场对于高能效硬件的需求也在不断增加。然而，传统的计算架构依赖冯·诺依曼体系结构，该体系将处理器和存储器分开，通过处理器从存储器中检索数据进行处理，然后将数据存回存储器。这个过程需要在处理器和存储器之间进行大量的数据传输，导致能耗和时间延迟增加。
因此，为实现处理器和存储器之间的大量的数据传输及计算，常规方案是采用阻变存储器(RRAM)、相变存储器(PRAM)、磁阻存储器(MRAM)和铁电存储器(FeRAM)等新型器件实现数据存内计算。其中，阻变存储器因为具备非易失性特征、多值存储潜力、高集成密度以及与现有半导体工艺的兼容性等优势，成为新型存内计算中最具前景的候选器件之一。
作为新型存储器代表之一，RRAM阵列由于每条字线和位线是垂直连接的(Crossbar结构)，因此旁泄电流对读取操作有很大的影响。也就是说，来自相邻单元的干扰电流会导致读取和编程错误。如何在具有抗干扰的情况下访问阵列中选定的存储单元是高密度存储阵列面临的主要挑战之一。
目前，主流阵列包括采用RRAM与晶体管(Transisitor)、二极管(Diode)和易失性的选通管(Selector)分别串联形成的1T1R和1D1R、1S1R结构。其中，对于1T1R结构，晶体管作为选通单元，能关断泄露通路。但每个存储单元所占面积较大，三端的mosfet器件损害了RRAM的高扩展性的优势，不适合三维堆叠。而对于二端的1D1R、1S1R结构，虽然可以减小占用面积，并可进行多层堆叠，更具三维集成的应用潜力。其中，1D1R利用二极管的正向导通，反向截止来抑制漏电流，但是其无限流功能及单向导通限制使其不适用于双极性RRAM。而1S1R的双端结构因选通管优良的可扩展性、结构简单，不增加额外面积被认为是最有潜力的集成结构，但是选通管的材料体系复杂且器件性能涨落较大，提高了存储器的读取电压阈值，并且选通管提供的非线性有限，在更大规模的阵列漏电依然严重，从而严重限制1S1R阵列的实际应用。
发明内容
鉴于上述问题，本发明提供一种新型三维存储器阵列及制备方法，以解决现有存储器阵列所存在的性能不稳定，且非线性有限，存在旁泄电流风险，限制阵列的实际应用等问题。
本发明提供的新型三维存储器阵列，包括呈阵列分布的存储单元；所述存储单元的一端与字线WL连接，另一端与位线BL连接，在每条字线WL的底部设置有对应的选通晶体管，字线WL的底部与选通晶体管的漏极连接，选通晶体管的源极与源线SL连接；所述选通晶体管的栅极与栅线GL连接；所述位线BL、所述字线WL、所述源线SL及所述栅线GL共同控制所述存储单元的状态。
此外，可选的技术方案是，所述选通晶体管的漏极与所述字线WL连接；并且，所述字线WL、所述位线BL与所述栅线GL的设置方向相互垂直，所述源线SL与所述位线BL的设置方向相平行。
此外，可选的技术方案是，存储单元包括串联的RRAM和选通管、自选择单元SSC，或者通过内嵌中间电极串联的RRAM和选通管。
另一方面，本发明还提供一种新型三维存储器阵列的制备方法，利用位线氧化法或位线填充法制备如上所述的新型三维存储器阵列。
此外，可选的技术方案是，当所述存储单元为串联的RRAM和选通管，所述位线氧化法包括：在预设的前置介质层上制备交替堆叠的隔离介质层和位线；通过刻蚀在所述隔离介质层和所述位线上设置垂直通孔，所述垂直通孔贯穿所述隔离介质层和所述位线并延伸至所述前置介质层；依次通过化学反应和腐蚀处理，制备选通层；制备贯穿所述垂直通孔的阻变层，所述阻变层与所述选通层形成1S1R的存储单元；在所述垂直通孔内设置垂直字线，以形成所述三维存储器阵列。
此外，可选的技术方案是，当所述存储单元为串联的RRAM和选通管，所述位线填充法包括：预设的前置介质层上制备交替堆叠的隔离介质层和牺牲介质层；通过刻蚀在所述隔离介质层和所述牺牲介质层上设置垂直通孔，所述垂直通孔贯穿所述隔离介质层和所述牺牲介质层并延伸至所述前置介质层；对所述牺牲介质层的边缘进行腐蚀，形成选通凹槽，并在所述选通凹槽内制备选通层；制备贯穿所述垂直通孔的阻变层，所述阻变层与所述选通层形成1S1R的存储单元；在所述垂直通孔内设置垂直字线；对剩余的牺牲层介质进行腐蚀，并在腐蚀后的牺牲层内填充金属位线，以形成所述三维存储器阵列。
此外，可选的技术方案是，所述隔离介质层的材料包括氧化硅SiO2或碳硅氧氢化物SiCOH；所述隔离介质层的制备工艺包括化学气相沉积CVD或等离子体增强化学气相淀积PECVD；所述隔离介质层的厚度范围为10-1000nm。
此外，可选的技术方案是，所述位线和所述字线的材料包括金属钒V、金属铌Nb、金属钌Ru、金属钨W、金属钽Ta、氮化钽TaN、金属钛Ti、氮化钛TiN、钛钨TiW、金属铝Al、氧化铝AlOx、氮化铝钛TiAlN或AlTiN、金属铪Hf、金属铱Ir、金属锰Mn、金属锌Zn、金属铂Pt、金属钯Pd、金属铜Cu及其混合物中的一种或多种；所述位线和所述字线中掺杂多晶硅材料；所述位线和所述字线的设置工艺包括物理气相淀积PVD、等离子体增强化学气相淀积或原子层沉积；所述位线的厚度范围为10-1000nm。
此外，可选的技术方案是，所述选通层的材料包括氧化铌NbOx、氧化钒VOx，及其混合物中的一种或多种；并且，所述选通层的制备工艺包括：氧化或原子层沉积ALD、物理气相淀积PVD；或对材料进行掺杂，掺杂元素包括Al、Cu、Au、Ti中的一种或多种；所述掺杂的工艺包括离子注入IMP和共溅射；所述阻变层的材料包括钽、氧化钽TaOx、氧化钛TiOx、氧化铪HfOx、氧化锆ZrOx、氧化硅SiOx等及其混合物中的一种或多种；所述阻变层的制备工艺包括氧化或原子层沉积ALD；所述阻变层包括掺杂元素，所述掺杂元素包括Al、Cu、Au、Ti等中的一种或多种；所述掺杂的工艺包括离子注入IMP和共溅射。
此外，可选的技术方案是，所述牺牲介质层的材料包括SiNx；所述牺牲介质层的制备工艺包括氧化或原子层沉积ALD、物理气相淀积PVD。
利用上述新型三维存储器阵列及制备方法，能够大幅度降低1S1R对于选通管的非线性要求，提高阵列的存储规模；且相较于传统的1T1R结构而言，能够降低面积开销，提升存储单元密度。此外，在制备过程中，可通过RRAM堆叠完全兼容CMOS逻辑工艺，可作为嵌入式存储器或者独立存储器应用，并且随着堆叠层数的增加，工艺上更具成本优势。
为了实现上述以及相关目的，本发明的一个或多个方面包括后面将详细说明的特征。下面的说明以及附图详细说明了本发明的某些示例性方面。然而，这些方面指示的仅仅是可使用本发明的原理的各种方式中的一些方式。此外，本发明旨在包括所有这些方面以及它们的等同物。
附图说明
通过参考以下结合附图的说明，并且随着对本发明的更全面理解，本发明的其它目的及结果将更加明白及易于理解。在附图中：
图1为根据本发明实施例的新型三维存储器阵列的架构原理图；
图2为根据本发明实施例的新型三维存储器阵列的纵向剖面图；
图3为根据本发明实施例的新型三维存储器阵列的横向剖面图；
图4为根据本发明实施例的新型三维存储器阵列的存储单元的结构原理图；
图5为根据本发明实施例的位线氧化法的制备流程图一；
图6为根据本发明实施例的位线氧化法的制备流程图二；
图7为根据本发明实施例的位线氧化法的制备流程图三；
图8为根据本发明实施例的位线氧化法的制备流程图四；
图9为根据本发明实施例的位线氧化法的制备流程图五；
图10为根据本发明实施例的位线氧化法的制备流程图六；
图11为根据本发明实施例的位线填充法的制备流程图一；
图12为根据本发明实施例的位线填充法的制备流程图二；
图13为根据本发明实施例的位线填充法的制备流程图三；
图14为根据本发明实施例的位线填充法的制备流程图四；
图15为根据本发明实施例的位线填充法的制备流程图五；
图16为根据本发明实施例的位线填充法的制备流程图六；
图17为根据本发明实施例的位线填充法的制备流程图七；
图18为根据本发明实施例的位线填充法的制备流程图八；
图19为根据本发明实施例的位线填充法的制备流程图九；
图20为根据本发明实施例的存储单元嵌入电极型的结构原理图；
图21为根据本发明实施例的存储单元自选择型的结构原理图。
附图中的标记包括：前置介质层1、隔离介质层2、位线3、选通层4、垂直通孔5、阻变层6、字线7、牺牲介质层8、选通凹槽9、避让空间10、中间电极11、自选择单元12。
在所有附图中相同的标号指示相似或相应的特征或功能。
具体实施方式
在下面的描述中，出于说明的目的，为了提供对一个或多个实施例的全面理解，阐述了许多具体细节。然而，很明显，也可以在没有这些具体细节的情况下实现这些实施例。在其它例子中，为了便于描述一个或多个实施例，公知的结构和设备以方框图的形式示出。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
为解决现有存储器方案存在的性能不稳定，且非线性有限，存在漏电风险，限制阵列的实际应用等问题，本发明提供一种新型三维存储器阵列及制备方法，存储单元的一端与字线WL连接，另一端与位线BL连接，每条字线WL的底部通过选通晶体管与源线SL连接；选通晶体管的栅极与栅线GL连接，通过位线BL、字线WL、源线SL及栅线GL共同对存储单元的状态进行控制及调整，能够大幅度降低1S1R对于选通管的非线性要求，提高阵列的存储规模；且相较于传统的1T1R结构而言，能够降低面积开销，提升存储单元密度及性能。
为详细描述本发明的新型三维存储器阵列及制备方法，以下将结合附图对本发明的具体实施例进行详细描述。
图1示出了根据本发明实施例的新型三维存储器阵列的架构原理，图2和图3分别示出了该实施例一的新型三维存储器阵列的不同方向上的剖面结构；图4示出了根据本发明实施例的新型三维存储器阵列的存储单元的结构原理。
如图1和图4共同所示，本发明实施例的新型三维存储器阵列，包括呈阵列分布的若干个存储单元，存储单元的一端与字线WL(垂直字线或字线7，下同)连接，另一端与位线BL连接，每条字线WL的底部设置有对应的选通晶体管，字线WL的底部与选通晶体管的漏极连接；选通晶体管的栅极与栅线GL连接，通过位线BL、字线WL、源线SL及栅线GL的共同配合，对存储单元的状态进行控制及调整。
其中，选通晶体管的栅极与栅线GL连接，选通晶体管的源极与源线SL连接，选通晶体管的漏极与字线WL连接；并且，字线WL、位线BL与栅线GL的设置方向相互垂直，源线SL与位线BL的设置方向相平行。其中，存储阵列的每条字线WL的底部与选通晶体管的漏极之间通过至少一层连接孔建立电学连接，使得存储阵列与选通晶体管底座隔离并对准连接。
具体地，设置在垂直方向(Z轴方向)上的字线WL与一列的存储单元(或1S1R单元)相连，每层(X-Y轴方向)的存储单元由所在层的位线BL存取，相应的字线WL底部设置有选通晶体管，选通晶体管通过栅线GL和源线SL施加电压操作来实现选通。其中，栅线GL连接沿Y轴方向的一排选通晶体管的栅极，源线SL连接沿X轴方向上的晶体管的源极，三维存储器阵列通过位线BL与字线WL，以及选通晶体管的栅线GL和源线SL共同控制存储单元的状态。
其中，在操作三维存储器阵列时，选中1S1R单元所处位线BL与字线WL之间施加有对应的操作电压，开启选中存储单元底部的选通晶体管，而其余列中的选通晶体管进行闭合。非选通的位线BL与字线WL之间的电压一致，但其底部的选通晶体管关闭。然后，采用1/2V偏置的读写方案，其中V应用于选中(寻址)存储单元，1/2V应用于非选中存储单元。其满足的电压要求为：Vdd>Vset>1/2Vdd>Vread，其中，Vset表示可以让1S1R单元发生HRS-LRS阻变的电压，选通晶体管在电压约为1/2Vdd时保持高电阻的关闭状态，此时漏电流被抑制。Vg表示让选通晶体管开启的电压(Vg>Vth，Vth表示选通晶体管的阈值电压)。可知，通过以上操作方法可以对三维存储器阵列内的任何存储单元进行存取操作。相应的，可以同时选通多条位线BL或多条源线SL来实现并行访问。
在本发明的一个具体实施方式中，存储器采用Nb/NbOx/HfOx/TiN的1S1R结构，存储单元的状态包括写操作、擦除操作和读操作，以下对不同操作下的各器件的状态进分别描述。
其中，写操作进一步包括：在选中存储单元所在的位线BL平面施加电压Vdd，非选中存储单元所在的位线BL平面施加电压1/2Vdd；选中存储单元所在的字线WL施加电压0，非选中存储单元中的字线WL施加电压1/2Vdd；选中存储单元所在栅线GL施加电压Vg，选中存储单元所在源线SL施加0偏置，并打开选中存储单元所在列的选通晶体管。
擦除操作进一步包括：在选中存储单元所在的位线BL平面施加0偏置，非选中存储单元所在的位线BL平面施加电压1/2Vdd；在选中存储单元所在字线WL施加电压Vdd，非选中存储单元中的字线WL施加电压1/2Vdd；选中存储单元所在栅线GL施加电压Vg，选中存储单元所在源线SL施加0偏置，并打开选中存储单元所在列的选通晶体管。
读操作进一步包括：在选中存储单元所在的位线BL平面施加电压Vread，非选中存储单元所在的位线BL和所有字线WL置0；选中存储单元所在栅线GL施加电压Vg，选中存储单元所在源线SL施加0偏置，并打开选中存储单元所在列的选通晶体管。
在本发明的一个具体实施方式中，存储单元为RRAM与选通管相结合的1S1R结构，其中，图4示出了根据本发型的存储单元与结构图之间的局部对应关系，如图4可知，多层的选通层4与垂直方向上的对应位置的阻变层6相连，形成1S1R存储单元，另一端与水平方向位线连接，字线通过底部连接孔与逻辑部分的选通晶体管连接。
在本发明的具体实施方式中，存储单元可以包括串联的RRAM和选通管(如图4所示)，此外存储单元还可选用自选择单元SSC，或者通过内嵌中间电极串联的RRAM和选通管。
与上述三维存储器阵列相对应地，本发明还提供一种三维存储器阵列的制备方法，利用位线氧化法、位线填充法或位线腐蚀法等方式制备如上所述的三维存储器阵列。
具体地，图5-图10分别示出了根据发明实施例的三维存储器阵列的位线氧化法的制备示意流程。
如图1-10共同所示，当存储单元为串联的RRAM和选通管时，本发明实施例的三维存储器阵列的位线氧化法的制备流程至少包括以下步骤：
S110：在预设的含连接孔的前置介质层1上制备交替堆叠的隔离介质层2和位线3；
S120：通过刻蚀在所述隔离介质层2和所述位线3上设置垂直通孔5，所述垂直通孔5贯穿所述隔离介质层2和所述位线3并延伸至所述前置介质层1；
S130：依次通过化学反应和腐蚀处理，制备选通层4；
S140：制备贯穿所述垂直通孔5的阻变层6，所述阻变层6与所述选通层4形成1S1R的存储单元；
S150：在所述垂直通孔5内设置垂直字线，以形成所述三维存储器阵列。
作为具体示例，图图示出了根据本发明实施例的位线氧化法的制备流程。
如图5所示，首先在准备好的前置介质层1(可以为金属层)上制备交替堆叠的隔离介质层2和位线3，其中位于前置介质层1正上方的一层为隔离介质层2，然后依次设置交替分别的位线3(层)和隔离介质层2。
如图6所示，通过光刻刻蚀交替堆叠的隔离介质层2和位线3，形成垂直通孔5，垂直通孔5贯穿整个隔离介质层2和位线3，并延伸至前置介质层1处；
如图7所示，利用相应的位线3材料的化学反应产物制备选通层4，选通层4与位线3位于同一层内；
如图8所示，腐蚀掉上一步骤中选通层4结构中的冗余部分，形成规则分布的选通层4结构；
如图9所示，制备阻变层6，阻变层6垂直分别在垂直通孔5内，并与一列选通层4进行连接，阻变层6与对应位置的选通层4之间形成串联的1S1R存储单元；
如图10所示，在垂直通孔5内设置垂直字线，垂直字线与阻变层6连接，形成三维存储器阵列。
在本发明的一个具体实施方式中，三维存储器阵列的位线氧化法的制备流程包括：在衬底上交替制备多层氧化硅SiO2和金属铌Nb叠层，工艺分别采用等离子体增强化学气相淀积PECVD和溅射，如图5所示；利用光刻和反应离子刻蚀(RIE)形成深孔，如图6所示；氧化深孔侧壁上的金属Nb，形成氧化铌NbOx选通层，如图7所示；利用湿法腐蚀祛除过量生长的NbOx层，并腐蚀其边缘，如图8所示；ALD沉积制备HfOx阻变层，如图9所示；利用等离子体增强化学气相淀积TiN制备垂直字线，如图10所示。
具体地，图11-图19分别示出了根据发明实施例的三维存储器阵列的位线3填充法的制备工艺的示意流程。
如图11-19共同所示，当存储单元为串联的RRAM和选通管时，本发明实施例的三维存储器阵列的位线填充法的制备工艺至少包括以下步骤：
S210：预设的前置介质层1上制备交替堆叠的隔离介质层2和牺牲介质层8；
其中，所述牺牲介质层8的材料包括SiNx；所述牺牲介质层8的制备工艺包括氧化或原子层沉积ALD、物理气相淀积PVD；
S220：通过刻蚀在所述隔离介质层2和所述牺牲介质层8上设置垂直通孔5，所述垂直通孔5贯穿所述隔离介质层2和所述牺牲介质层8并延伸至所述前置介质层1；
S230：对所述牺牲介质层8的边缘进行腐蚀，形成选通凹槽9，并在所述选通凹槽9内制备选通层4；
S240：制备贯穿所述垂直通孔5的阻变层6，所述阻变层6与所述选通层4形成1S1R的存储单元；
S250：在所述垂直通孔5内设置垂直字线；
S260：对剩余的牺牲层介质进行腐蚀，并在腐蚀后的牺牲层内填充金属位线3，以形成所述三维存储器阵列。
作为具体示例，图11至图19共同示出了当所述存储单元为串联的RRAM和选通管时，根据本发明实施例的位线氧化法的制备流程。
如图11所示，在预设的含连接孔的前置介质层1上制备交替堆叠的隔离介质层2和牺牲介质层8，其中，位于前置介质层1上方的为隔离介质层2，然后在其上交替沉积牺牲介质层8和隔离介质层；
如图12所示，通过光刻刻蚀交替堆叠的隔离介质层2和牺牲介质层8，形成垂直通孔5，垂直通孔5贯穿整个隔离介质层2和牺牲介质层8，并延伸至前置介质层1处；
如图13所示，腐蚀牺牲介质层8的边缘，形成选通所用的凹槽，也可称为选通凹槽9；
如图14所示，在选通凹槽9内制备选通层4；
如图15所示，对上一步骤中的选通层4进行腐蚀，去掉中间电极冗余的连接部分，形成规则选通层4；
如图16所示，制备阻变层6，阻变层6垂直分别在垂直通孔5内，并与一列选通层4进行连接，阻变层6与对应位置的选通层4之间形成串联的1S1R存储单元；
如图17所示，制备垂直电极，即在垂直通孔5内设置垂直字线，垂直字线与阻变层6连接；
如图18所示，腐蚀剩余的牺牲层介质，形成避让空间10，设置位线3；
如图19所示，在腐蚀掉的剩余的牺牲层的位置填充金属位线3，形成三维存储器阵列。
在本发明的一个具体实施方式中，三维存储器阵列的位线填充法的制备流程包括：在衬底上交替制备多层氧化硅SiO2和氮化硅SiNx叠层，工艺采用等离子体增强化学气相淀积PECVD，如图11所示；利用光刻和反应离子刻蚀(RIE)形成深孔，如图12所示；利用磷酸选择腐蚀介质层2氮化硅SiNx边缘，如图13所示；采用ALD制备NbOx选通层，如图14所示；利用湿法腐蚀除去过量生长的NbOx层，并腐蚀其边缘，如图15所示；采用ALD制备HfOx阻变层，如图16所示；利用等离子体增强化学气相淀积TiN垂直字线电极，如图17所示；利用磷酸腐蚀掉剩余牺牲介质层，如图18所示；利用ALD来填充位线金属Nb电极，完成存储阵列制备，如图19所示。
在本发明的另一个具体实施方式中，上述两种制备方案中的隔离介质层2的材料包括氧化硅SiO2或碳硅氧氢化物SiCOH；所述隔离介质层2的制备工艺包括化学气相沉积CVD或等离子体增强化学气相淀积PECVD；所述隔离介质层2的厚度范围为10-1000nm。
作为具体示例，在上述两种制备方法中，所述位线3和所述字线的材料包括金属钒V、金属铌Nb、金属钌Ru、金属钨W、金属钽Ta、氮化钽TaN、金属钛Ti、氮化钛TiN、钛钨TiW、金属铝Al、氧化铝AlOx、氮化铝钛TiAlN或AlTiN、金属铪Hf、金属铱Ir、金属锰Mn、金属锌Zn、金属铂Pt、金属钯Pd、金属铜Cu及其混合物中的一种或多种；所述位线3和所述字线中掺杂多晶硅材料；所述位线3和所述字线的设置工艺包括物理气相淀积PVD、等离子体增强化学气相淀积或原子层沉积；位线的厚度范围为10-1000nm。在上述两种制备方法中，所述选通层4的材料包括氧化铌NbOx、氧化钒VOx，及其混合物中的一种或多种；并且，所述选通层4的制备工艺包括：氧化或原子层沉积ALD、物理气相淀积PVD；或对材料进行掺杂，掺杂元素包括Al、Cu、Au、Ti中的一种或多种；所述掺杂的工艺包括离子注入IMP和共溅射；所述阻变层6的材料包括钽、氧化钽TaOx、氧化钛TiOx、氧化铪HfOx、氧化锆ZrOx、氧化硅SiOx等及其混合物中的一种或多种；所述阻变层6的制备工艺包括氧化或原子层沉积ALD；所述阻变层6包括掺杂元素，所述掺杂元素包括Al、Cu、Au、Ti等中的一种或多种；所述掺杂的工艺包括离子注入IMP和共溅射。
上述步骤中前置介质层优选氧化硅SiO2或低介电常数材料(Low-K介质)，如多孔SiO2、多孔SiCOH、USG、BPSG和SiCN等材料，及其它们的组合中的一种或多种。优选制备工艺为化学气相沉积CVD(APCVD、PECVD、LPCVD)等。
需要说明的是，在上述两种制备工艺中，相同结构件所用的材料或制备工艺可以相同，例如前置介质层1中的连接孔材料可选用Cu、W、Al、TaN等，本发明中所使用的带连字符的化学组合物表示法指示特定化合物或化合物中所包含的元素，且希望表示涉及所述所指示元素的所有化学计量。
在本发明的具体实施方式中，存储单元还可包括自选择单元SSC或者通过内嵌中间电极串联的RRAM和选通管。以下将以自选择单元SSC(自选择型)以及通过内嵌中间电极串联的RRAM和选通管(内嵌电极型)的具体结构进行分别阐述。
具体地，图20示出了根据本发明实施例的存储单元结构为通过内嵌中间电极串联的RRAM和选通管的示意图。
如图20所示，在该实施例中，在存储单元的RRAM(对应阻变层6)和选通管(对应选通层4)之间设置中间电极M，中间电极M用于对阻变层6和选通层4进行物理隔离，同时保证二者之间的电学连接，避免RRAM和选通管的材料之间产生成分干扰，确保存储单元的性能及稳定。
其中，中间电极11的材料包括金属钒V、金属铌Nb、金属钌Ru、金属钨W、金属钽Ta、氮化钽TaN、金属钛Ti、氮化钛TiN、钛钨TiW、金属铝Al、氧化铝AlOx、氮化铝钛TiAlN或AlTiN、金属铪Hf、金属铱Ir、金属锰Mn、金属锌Zn、金属铂Pt、金属钯Pd，金属铜Cu，及其混合物中的一种或多种，该混合物包括多层结构或多层材料的混合(下同)。或掺杂多晶硅材料，优选制备工艺为物理气相淀积PVD或等离子体增强化学气相淀积PECVD或原子层沉积(Atomic Layer Deposition，ALD)。
可知，在该实施例中，采用中间电极11可以电学连接选通层4和阻变层6，共同形成1S1R存储单元。中间电极11可以使物理隔离选通层4和阻变层6，使材料之间不会发生成分扩散，便于单独调控选通层4和阻变层6。并且采用内嵌电极的制备方法，将传统1S1R结构的中间电极11嵌入在隔离介质之间，解决了传统垂直集成结构阵列中生长在垂直侧壁1S1R采用中间电极11会短路的问题，拓展了可适用材料范围(非限定自选择功能材料)。
具体地，该实施例的三维存储器阵列的制备工艺包括：1)在衬底上制备交替堆叠的隔离介质层2和位线3；2)光刻刻蚀1)中制备的所有交替叠层，形成垂直通孔5；3)利用位线材料化学反应产物制备选通层4；4)腐蚀位线边缘，形成凹槽；5)在凹槽中制备中间电极11；6)刻蚀中间电极11冗余的连接部分；7)制备阻变层6，并通过中间电极11与选通层4相连，形成1S1R结构；8)制备垂直电极，形成最终的三维存储器阵列。
作为另一示例，图21示出了根据本发明实施例的存储单元结构为自选择单元SSC的示意结构。
如图21所示，在该实施例中，自选择单元12，也可理解为自选择层，其能够通过单层薄膜实现传统多层1S+1R存储单元的功能，具有巨大应用潜力，且可有效的简化三维存储器阵列的制备工艺，提高存储灵活性。
其中，自选择层的材料可包括氧化铌NbOx、氧化钒VOx，及其混合物中的一种或多种，自选择层的制备工艺优选氧化或原子层沉积ALD、物理气相淀积PVD。或对材料进行掺杂，掺杂元素优选Al、Cu、Au、Ti等中的一种或几种，掺杂工艺优选离子注入IMP和共溅射(Co-Sputter)。
具体地，该实施例的三维存储器阵列的制备工艺可采用刻蚀位线、氧化位线和填充位线三种方式(分别对应位线腐蚀法、位线氧化法和位线填充法)，其中，刻蚀位线工艺，包括1)在衬底上制备交替堆叠的隔离介质层和位线；2)光刻刻蚀1)中制备的所有交替叠层，形成垂直通孔；3)腐蚀掉位线边缘；
4)制备SSC自选通层；5)腐蚀掉选通层结构中冗余部分，将自选通单元隔离开来；6)制备垂直字线。
氧化位线工艺，包括：1)在衬底上制备交替堆叠的隔离介质层和位线；2)光刻刻蚀1)中制备的所有交替叠层，形成垂直通孔；3)利用位线材料化学反应产物制备自选择层；4)腐蚀掉选通层结构中冗余部分，将自选通单元隔离开来；5)制备垂直字线。
填充位线工艺，包括：1)在衬底上制备交替堆叠的隔离介质层和牺牲介质层；2)光刻刻蚀1)中制备的所有交替叠层，形成垂直通孔；3)腐蚀牺牲介质层边缘，形成凹槽；4)在凹槽中制备自选择层；5)腐蚀中间电极冗余的连接部分；6)制备垂直电极；7)腐蚀牺牲介质层；8)填充金属位线。
具体的上述三种制备工艺的流程可参考以上其他类型存储单元的制备工艺实施例中的描述，且上述针对三种不同的存储单元的结构的实施例，其制备工艺及选用材料，可相互参考借鉴，此处不再一一赘述。
根据上述本发明的新型三维存储器阵列及制备方法的方案，能大幅度降低1S1R对于选通晶体管的非线性要求，提高阵列的存储规模；相较于传统的1T1R而言，能够降低面积开销，提升阵列密度，此外，本发明所提供的三维1TnSnR可通过RRAM堆叠完全兼容CMOS逻辑工艺，能作为嵌入式存储器(>0.05Gb/mm2)或者独立存储器，并可随着堆叠层数的增加，工艺上更具有成本优势。
如上参照附图以示例的方式描述根据本发明的新型三维存储器阵列及制备方法。但是，本领域技术人员应当理解，对于上述本发明所提出的新型三维存储器阵列及制备方法，还可以在不脱离本发明内容的基础上做出各种改进。因此，本发明的保护范围应当由所附的权利要求书的内容确定。

Claims (10)

1.一种新型三维存储器阵列，其特征在于，包括呈阵列分布的存储单元；
所述存储单元的一端与字线WL连接，另一端与位线BL连接，在每条字线WL的底部设置有对应的选通晶体管，所述字线WL的底部与选通晶体管的漏极连接；
所述选通晶体管的栅极与栅线GL连接，所述选通晶体管的源极与源线SL连接；
所述位线BL、所述字线WL、所述源线SL及所述栅线GL共同控制所述存储单元的状态。
2.根据权利要求1所述的新型三维存储器阵列，其特征在于，
所述选通晶体管的漏极与所述字线WL连接；并且，
所述字线WL、所述位线BL与所述栅线GL的设置方向相互垂直，所述源线SL与所述位线BL的设置方向相平行。
3.根据权利要求1所述的新型三维存储器阵列，其特征在于，
所述存储单元包括串联的RRAM和选通管、自选择单元SSC，或者通过内嵌中间电极串联的RRAM和选通管。
4.一种新型三维存储器阵列的制备方法，其特征在于，包括：
利用位线氧化法或位线填充法制备如权利要求1至3任一项所述的三维存储器阵列。
5.根据权利要求4所述的新型三维存储器阵列的制备方法，其特征在于，当所述存储单元为串联的RRAM和选通管，所述位线氧化法包括：
在预设的前置介质层上制备交替堆叠的隔离介质层和位线；
通过刻蚀在所述隔离介质层和所述位线上设置垂直通孔，所述垂直通孔贯穿所述隔离介质层和所述位线并延伸至所述前置介质层；
依次通过化学反应和腐蚀处理，制备选通层；
制备贯穿所述垂直通孔的阻变层，所述阻变层与所述选通层形成1S1R的存储单元；
在所述垂直通孔内设置垂直字线，以形成所述三维存储器阵列。
6.根据权利要求4所述的新型三维存储器阵列的制备方法，其特征在于，当所述存储单元为串联的RRAM和选通管，所述位线填充法包括：
预设的前置介质层上制备交替堆叠的隔离介质层和牺牲介质层；
通过刻蚀在所述隔离介质层和所述牺牲介质层上设置垂直通孔，所述垂直通孔贯穿所述隔离介质层和所述牺牲介质层并延伸至所述前置介质层；
对所述牺牲介质层的边缘进行腐蚀，形成选通凹槽，并在所述选通凹槽内制备选通层；
制备贯穿所述垂直通孔的阻变层，所述阻变层与所述选通层形成1S1R的存储单元；
在所述垂直通孔内设置垂直字线；
对剩余的牺牲层介质进行腐蚀，并在腐蚀后的牺牲层内填充金属位线，以形成所述三维存储器阵列。
7.根据权利要求5所述的新型三维存储器阵列的制备方法，其特征在于，
所述隔离介质层的材料包括氧化硅SiO2或碳硅氧氢化物SiCOH；
所述隔离介质层的制备工艺包括化学气相沉积CVD或等离子体增强化学气相淀积PECVD；
所述隔离介质层的厚度范围为10-1000nm。
8.根据权利要求5或6所述的新型三维存储器阵列的制备方法，其特征在于，
所述位线和所述字线的材料包括金属钒V、金属铌Nb、金属钌Ru、金属钨W、金属钽Ta、氮化钽TaN、金属钛Ti、氮化钛TiN、钛钨TiW、金属铝Al、氧化铝AlOx、氮化铝钛TiAlN或AlTiN、金属铪Hf、金属铱Ir、金属锰Mn、金属锌Zn、金属铂Pt、金属钯Pd、金属铜Cu及其混合物中的一种或多种；
所述位线和所述字线中掺杂多晶硅材料；
所述位线和所述字线的设置工艺包括物理气相淀积PVD、等离子体增强化学气相淀积或原子层沉积；
所述位线的厚度范围为10-1000nm。
9.根据权利要求5或6所述的新型三维存储器阵列的制备方法，其特征在于，所述选通层的材料包括氧化铌NbOx、氧化钒VOx，及其混合物中的一种或多种；并且，
所述选通层的制备工艺包括：氧化或原子层沉积ALD、物理气相淀积PVD；或对材料进行掺杂，掺杂元素包括Al、Cu、Au、Ti中的一种或多种；所述掺杂的工艺包括离子注入IMP和共溅射；
所述阻变层的材料包括钽、氧化钽TaOx、氧化钛TiOx、氧化铪HfOx、氧化锆ZrOx、氧化硅SiOx等及其混合物中的一种或多种；
所述阻变层的制备工艺包括氧化或原子层沉积ALD；
所述阻变层包括掺杂元素，所述掺杂元素包括Al、Cu、Au、Ti等中的一种或多种；
所述掺杂的工艺包括离子注入IMP和共溅射。
10.根据权利要求6所述的新型三维存储器阵列的制备方法，其特征在于，所述牺牲介质层的材料包括SiNx；
所述牺牲介质层的制备工艺包括氧化或原子层沉积ALD、物理气相淀积PVD。
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